JPS649742B2 - - Google Patents
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- JPS649742B2 JPS649742B2 JP56055266A JP5526681A JPS649742B2 JP S649742 B2 JPS649742 B2 JP S649742B2 JP 56055266 A JP56055266 A JP 56055266A JP 5526681 A JP5526681 A JP 5526681A JP S649742 B2 JPS649742 B2 JP S649742B2
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- JP
- Japan
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- conductivity type
- type
- semiconductor substrate
- type semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はツエナー降伏電圧の経時変化の少ない
定電圧ダイオードを有する半導体装置に関するも
のである。
定電圧ダイオードを有する半導体装置に関するも
のである。
従来、半導体集積回路における定電圧ダイオー
ドを形成する方法として、例えば第１図の如くＰ
型半導体基板１にＮ型エピタキシヤル層２を成長
させ、選択拡散法によりＰ型絶縁分離層３を設け
た後、エピタキシヤル層２内にＰ型及びＮ型不純
物層を順次拡散して、トランジスタ構造のベース
領域５及びエミツタ領域６を各々形成し、前記ベ
ース領域５とエミツタ領域６が接することにより
形成される接合（以下、エミツタ接合と称す）に
より、定電圧ダイオードを構成していた。
ドを形成する方法として、例えば第１図の如くＰ
型半導体基板１にＮ型エピタキシヤル層２を成長
させ、選択拡散法によりＰ型絶縁分離層３を設け
た後、エピタキシヤル層２内にＰ型及びＮ型不純
物層を順次拡散して、トランジスタ構造のベース
領域５及びエミツタ領域６を各々形成し、前記ベ
ース領域５とエミツタ領域６が接することにより
形成される接合（以下、エミツタ接合と称す）に
より、定電圧ダイオードを構成していた。
前記構成になる定電圧ダイオードの降伏電圧
は、特に高温下で著しい経時変化を示し、例えば
125℃の温度雰囲気において逆方向降伏電流を所
定時間、例えば３ｍＡで30分間流した後、例えば
150℃の温度雰囲気中に放置する試験（以下Ｈ・
Ｔ・Ｏ・Ｒ試験と称す）により、短時間で数十か
ら数百ミリボルト変化するという不安定性を有し
ており、さらに前記不安定性は通常のエポキシ樹
脂でモールドする事により増加する事も確かめら
れた。例えば上記ベース領域の形成法として選択
拡散により980℃でＰ型不純物としてデポジツト
した後、1150℃で50分間水蒸気雰囲気中で拡散し
た（例えばツエナー電圧が6.8V）定電圧ダイオ
ードに於いて、前記Ｈ・Ｔ・Ｏ・Ｒ試験によりモ
ールド前において約50〜200ｍＶ、モールド後で
約200〜500ｍＶの降伏電圧の変化を生じた。
は、特に高温下で著しい経時変化を示し、例えば
125℃の温度雰囲気において逆方向降伏電流を所
定時間、例えば３ｍＡで30分間流した後、例えば
150℃の温度雰囲気中に放置する試験（以下Ｈ・
Ｔ・Ｏ・Ｒ試験と称す）により、短時間で数十か
ら数百ミリボルト変化するという不安定性を有し
ており、さらに前記不安定性は通常のエポキシ樹
脂でモールドする事により増加する事も確かめら
れた。例えば上記ベース領域の形成法として選択
拡散により980℃でＰ型不純物としてデポジツト
した後、1150℃で50分間水蒸気雰囲気中で拡散し
た（例えばツエナー電圧が6.8V）定電圧ダイオ
ードに於いて、前記Ｈ・Ｔ・Ｏ・Ｒ試験によりモ
ールド前において約50〜200ｍＶ、モールド後で
約200〜500ｍＶの降伏電圧の変化を生じた。
本発明は、前記Ｈ・Ｔ・Ｏ・Ｒ試験による降伏
電圧の不安定性を生じる原因を調べた結果、定電
圧ダイオードにおける降伏現象を発生する部分
（以下、ツエナー降伏部と称す）が半導体基体表
面に近い程上記不安定性を増加するという事実、
及びツエナー降伏部の半導体基体表面を絶縁膜を
介して配線金属で覆う事により、前記不安定性が
減少するという事実を見出した事、及びツエナー
降伏がダイオードとしての実効的接合を形成する
半導体領域のうち、不純物濃度の低い領域での最
大濃度部で発生することに着目し、なされたもの
であり、前記Ｈ・Ｔ・Ｏ・Ｒ試験での不安定性を
なくし、ツエナー降伏電圧の経時変化の生じない
定電圧ダイオードを有する半導体装置を提供する
ことを目的とする。
電圧の不安定性を生じる原因を調べた結果、定電
圧ダイオードにおける降伏現象を発生する部分
（以下、ツエナー降伏部と称す）が半導体基体表
面に近い程上記不安定性を増加するという事実、
及びツエナー降伏部の半導体基体表面を絶縁膜を
介して配線金属で覆う事により、前記不安定性が
減少するという事実を見出した事、及びツエナー
降伏がダイオードとしての実効的接合を形成する
半導体領域のうち、不純物濃度の低い領域での最
大濃度部で発生することに着目し、なされたもの
であり、前記Ｈ・Ｔ・Ｏ・Ｒ試験での不安定性を
なくし、ツエナー降伏電圧の経時変化の生じない
定電圧ダイオードを有する半導体装置を提供する
ことを目的とする。
上記目的を達成する為に、本発明の半導体装置
は、 第１導電型の半導体基体表面より形成され、該
半導体基体より不純物濃度の高い第２導電型第１
領域と、 前記第２導電型第１領域とは所定の間隔を有し
て、前記半導体基体表面より形成され、前記半導
体基体より不純物濃度の高い第１導電型第２領域
と、 前記第２導電型第１領域および前記第１導電型
第２領域に接して形成され、その不純物濃度が前
記第１導電型第２領域の濃度より低い領域であ
り、その不純物濃度最大部が前記半導体基体表面
からほぼ0.4μ以上の深さであつて、前記第１導電
型第２領域の側面に接するように形成された第２
導電型第３領域と、 前記第１導電型第２領域と前記第２導電型第３
領域とで形成されるPN接合部に対応する前記半
導体基体表面を、絶縁膜を介して完全に覆う配線
金属と を備える技術的手段を採用している。
は、 第１導電型の半導体基体表面より形成され、該
半導体基体より不純物濃度の高い第２導電型第１
領域と、 前記第２導電型第１領域とは所定の間隔を有し
て、前記半導体基体表面より形成され、前記半導
体基体より不純物濃度の高い第１導電型第２領域
と、 前記第２導電型第１領域および前記第１導電型
第２領域に接して形成され、その不純物濃度が前
記第１導電型第２領域の濃度より低い領域であ
り、その不純物濃度最大部が前記半導体基体表面
からほぼ0.4μ以上の深さであつて、前記第１導電
型第２領域の側面に接するように形成された第２
導電型第３領域と、 前記第１導電型第２領域と前記第２導電型第３
領域とで形成されるPN接合部に対応する前記半
導体基体表面を、絶縁膜を介して完全に覆う配線
金属と を備える技術的手段を採用している。
以下、本発明を図面に示す実施例に沿つて具体
的に説明する。第２図〜第４図は本発明の半導体
装置の製造方法を説明する断面図で、図示してな
い複数個のトランジスタ等の集積回路素子も同時
に形成する場合の一例である。まず第２図に示す
ように、Ｐ型シリコン半導体基板１にＮ型エピタ
キシヤル層２を成長させ、従来の方法と同様に選
択拡散法によりＰ型絶縁分離層３を設けた後、エ
ピタキシヤル層２内に集積回路素子に要求される
不純物濃度を持つたＰ型及びＮ型不純物を順次拡
散して、トランジスタ構造のベース領域と同時に
Ｐ型半導体領域５及びエミツタ領域と同時にＮ型
半導体領域６を形成する。尚、これらＰ型半導体
領域５及びＮ型半導体領域６はエピタキシヤル層
２内に拡散形成されるものであるから、当然にそ
の不純物濃度はエピタキシヤル層２の濃度より高
くなつており、しかもトランジスタ構造のベース
領域及びエミツタ領域と同時に形成されることか
ら一般に高濃度である。次に定電圧ダイオードと
して使用すべき領域内の基板表面の酸化膜４を、
第２図のようにＰ型半導体領域５及びＮ型半導体
領域６の全部又は一部を含んだ領域にわたつてホ
トエツチング技術により除去した後、Ｐ型半導体
領域５と同導電型のＰ型不純物、例えばボロンを
所定の加速電圧でイオン注入し、Ｐ型半導体領域
８を形成する。このＰ型半導体領域８はＰ型半導
体領域５及びＮ型半導体領域６に接し、しかもＮ
型半導体領域６に対してはその側面に接するよう
に形成される。しかる後、第３図のように例えば
化学気相成長法により表面保護膜７を形成し、例
えば1000℃で10分間窒素雰囲気中でアニールす
る。しかる後、従来と同様に電極形成を行うが、
第４図のようにＮ型半導体領域６とイオン注入に
より形成されたＰ型半導体領域８とで形成される
接合をＮ型半導体領域６に接する電極９の配線金
属で完全に覆う関係を成立させると共に、第４図
中の点線枠Ａの部分を拡大した第５図の部分拡大
図で示すようにＮ型半導体領域６に接する電極９
が半導体基体表面を覆う絶縁膜４の上部に延在す
る電極延在部９ａの長さｌが電極形成後でほぼ
1μ以上となるように設定する。
的に説明する。第２図〜第４図は本発明の半導体
装置の製造方法を説明する断面図で、図示してな
い複数個のトランジスタ等の集積回路素子も同時
に形成する場合の一例である。まず第２図に示す
ように、Ｐ型シリコン半導体基板１にＮ型エピタ
キシヤル層２を成長させ、従来の方法と同様に選
択拡散法によりＰ型絶縁分離層３を設けた後、エ
ピタキシヤル層２内に集積回路素子に要求される
不純物濃度を持つたＰ型及びＮ型不純物を順次拡
散して、トランジスタ構造のベース領域と同時に
Ｐ型半導体領域５及びエミツタ領域と同時にＮ型
半導体領域６を形成する。尚、これらＰ型半導体
領域５及びＮ型半導体領域６はエピタキシヤル層
２内に拡散形成されるものであるから、当然にそ
の不純物濃度はエピタキシヤル層２の濃度より高
くなつており、しかもトランジスタ構造のベース
領域及びエミツタ領域と同時に形成されることか
ら一般に高濃度である。次に定電圧ダイオードと
して使用すべき領域内の基板表面の酸化膜４を、
第２図のようにＰ型半導体領域５及びＮ型半導体
領域６の全部又は一部を含んだ領域にわたつてホ
トエツチング技術により除去した後、Ｐ型半導体
領域５と同導電型のＰ型不純物、例えばボロンを
所定の加速電圧でイオン注入し、Ｐ型半導体領域
８を形成する。このＰ型半導体領域８はＰ型半導
体領域５及びＮ型半導体領域６に接し、しかもＮ
型半導体領域６に対してはその側面に接するよう
に形成される。しかる後、第３図のように例えば
化学気相成長法により表面保護膜７を形成し、例
えば1000℃で10分間窒素雰囲気中でアニールす
る。しかる後、従来と同様に電極形成を行うが、
第４図のようにＮ型半導体領域６とイオン注入に
より形成されたＰ型半導体領域８とで形成される
接合をＮ型半導体領域６に接する電極９の配線金
属で完全に覆う関係を成立させると共に、第４図
中の点線枠Ａの部分を拡大した第５図の部分拡大
図で示すようにＮ型半導体領域６に接する電極９
が半導体基体表面を覆う絶縁膜４の上部に延在す
る電極延在部９ａの長さｌが電極形成後でほぼ
1μ以上となるように設定する。
前記の如くイオン注入された不純物イオンは、
深さ方向については、イオン加速電圧に応じたイ
オンの平均侵入深さRp（投影飛程という）を中心
にガウス分布すると考えられている。第６図はそ
の投影飛程Rpとイオン加速電圧Ｅの関係を示す。
第７図は、第５図のように電極９の電極延在部９
ａの長さｌが約1μ以上ある場合（以下、オーバ
ーラツプ有と称す）の特性(a)と、Ｎ型半導体領域
６とイオン注入により形成したＰ型半導体領域８
により形成される接合上に電極９（つまり、電極
延在部）がない場合の特性(b)について、イオン加
速電圧Ｅと降伏電圧変化ΔVzの関係を示す。
深さ方向については、イオン加速電圧に応じたイ
オンの平均侵入深さRp（投影飛程という）を中心
にガウス分布すると考えられている。第６図はそ
の投影飛程Rpとイオン加速電圧Ｅの関係を示す。
第７図は、第５図のように電極９の電極延在部９
ａの長さｌが約1μ以上ある場合（以下、オーバ
ーラツプ有と称す）の特性(a)と、Ｎ型半導体領域
６とイオン注入により形成したＰ型半導体領域８
により形成される接合上に電極９（つまり、電極
延在部）がない場合の特性(b)について、イオン加
速電圧Ｅと降伏電圧変化ΔVzの関係を示す。
前記形成法になるダイオードとしての実効的接
合の降伏電圧は、一般にトランジスタのエミツタ
と同時に形成されるＮ型半導体領域６に比し、イ
オン注入により形成されるＰ型半導体領域８の不
純物濃度が１桁以上低いため、イオン注入により
形成されるＰ型半導体領域８中のP+濃度の最大
濃度の値によつて殆ど決まつてしまい、またツエ
ナー降伏部は最大濃度に相当する基板表面からの
深さ（投影飛程Rpに等しい）によつて殆ど決ま
つてしまうことが理解される。これにより、イオ
ン注入により形成されたダイオード接合の降伏現
象を生じる部位を注入イオンの加速電圧により制
御する事ができる。前記の方法により形成した定
電圧ダイオードをモールドした後のＨ・Ｔ・Ｏ・
Ｒ試験による降伏電圧変化ΔVzについて、加速
電圧Ｅ、電極のオーバーラツプの有・無をパラメ
ータにして示したのが第７図の特性ａ，ｂであ
る。この図から明らかなように、加速電圧Ｅを高
くする程ΔVzは小さく、また電極９のオーバー
ラツプ有の方がオーバーラツプ無に比べてΔVz
は小さくなり、経時変化の少ない定電圧ダイオー
ドを形成する事ができるということが分かる。第
７図の特性ａに示されるように電極のオーバーラ
ツプ有で、しかもイオン注入加速電圧が少なくと
も150KeV以上であれば、P+濃度最大部が基板表
面からほぼ0.4μ以上の深さ位置となり、降伏電圧
の変化ΔVzを非常に小さくできることが認めら
れた。
合の降伏電圧は、一般にトランジスタのエミツタ
と同時に形成されるＮ型半導体領域６に比し、イ
オン注入により形成されるＰ型半導体領域８の不
純物濃度が１桁以上低いため、イオン注入により
形成されるＰ型半導体領域８中のP+濃度の最大
濃度の値によつて殆ど決まつてしまい、またツエ
ナー降伏部は最大濃度に相当する基板表面からの
深さ（投影飛程Rpに等しい）によつて殆ど決ま
つてしまうことが理解される。これにより、イオ
ン注入により形成されたダイオード接合の降伏現
象を生じる部位を注入イオンの加速電圧により制
御する事ができる。前記の方法により形成した定
電圧ダイオードをモールドした後のＨ・Ｔ・Ｏ・
Ｒ試験による降伏電圧変化ΔVzについて、加速
電圧Ｅ、電極のオーバーラツプの有・無をパラメ
ータにして示したのが第７図の特性ａ，ｂであ
る。この図から明らかなように、加速電圧Ｅを高
くする程ΔVzは小さく、また電極９のオーバー
ラツプ有の方がオーバーラツプ無に比べてΔVz
は小さくなり、経時変化の少ない定電圧ダイオー
ドを形成する事ができるということが分かる。第
７図の特性ａに示されるように電極のオーバーラ
ツプ有で、しかもイオン注入加速電圧が少なくと
も150KeV以上であれば、P+濃度最大部が基板表
面からほぼ0.4μ以上の深さ位置となり、降伏電圧
の変化ΔVzを非常に小さくできることが認めら
れた。
その理由を考察すると、ダイオード接合の降伏
現象を生じる部分を内部に形成することにより降
伏時に発生するホツトキヤリアーが絶縁膜中に進
入して電荷をつくり、その電荷の為に降伏電圧が
変化する現象を阻止することができ、またダイオ
ード接合部に対応する半導体基体表面を絶縁膜を
介して配線金属で覆うことにより、モールド樹脂
より絶縁膜中へ進入する汚染物質を配線金属で阻
止でき、配線物質による降伏電圧の変化を阻止で
きるからである。
現象を生じる部分を内部に形成することにより降
伏時に発生するホツトキヤリアーが絶縁膜中に進
入して電荷をつくり、その電荷の為に降伏電圧が
変化する現象を阻止することができ、またダイオ
ード接合部に対応する半導体基体表面を絶縁膜を
介して配線金属で覆うことにより、モールド樹脂
より絶縁膜中へ進入する汚染物質を配線金属で阻
止でき、配線物質による降伏電圧の変化を阻止で
きるからである。
さらに本実施例によると、降伏現象が生じるＮ
型半導体領域６と、Ｐ型半導体領域８との接合部
に対応する半導体基体表面にはPN接合が形成さ
れていない構成であるので、例えば半導体基体表
面にPN接合が形成された場合に、そのPN接合
における空乏層の広がりが、降伏現象が生じる接
合部における空乏層の幅に影響を与え、延いては
降伏電圧を変化させてしまうというような不具合
がなく、その分、降伏電圧の変化をより小さくす
ることができる。
型半導体領域６と、Ｐ型半導体領域８との接合部
に対応する半導体基体表面にはPN接合が形成さ
れていない構成であるので、例えば半導体基体表
面にPN接合が形成された場合に、そのPN接合
における空乏層の広がりが、降伏現象が生じる接
合部における空乏層の幅に影響を与え、延いては
降伏電圧を変化させてしまうというような不具合
がなく、その分、降伏電圧の変化をより小さくす
ることができる。
又、Ｎ型半導体領域６とＰ型半導体領域８との
接合部から、それぞれ電極９，１０につながる各
領域、すなわちＰ型半導体領域５，８、およびＮ
型半導体領域６は、不純物濃度が高濃度であるの
で、ダイオードの動作抵抗を小さくすることがで
き、ダイオードに流れる電流量が変化しても、降
伏電圧の変化を小さくすることができる。
接合部から、それぞれ電極９，１０につながる各
領域、すなわちＰ型半導体領域５，８、およびＮ
型半導体領域６は、不純物濃度が高濃度であるの
で、ダイオードの動作抵抗を小さくすることがで
き、ダイオードに流れる電流量が変化しても、降
伏電圧の変化を小さくすることができる。
なお、以上の実施例ではNPNトランジスタを
含む半導体集積回路装置について述べてきたが、
本発明はこれとは全く逆極性のトランジスタを含
む半導体集積回路装置、MOSトランジスタを含
む半導体集積回路装置についても同様に実施でき
ることは勿論である。また、ブレーナ型の定電圧
ダイオードであれば広く一般に実施可能である。
含む半導体集積回路装置について述べてきたが、
本発明はこれとは全く逆極性のトランジスタを含
む半導体集積回路装置、MOSトランジスタを含
む半導体集積回路装置についても同様に実施でき
ることは勿論である。また、ブレーナ型の定電圧
ダイオードであれば広く一般に実施可能である。
上述の如く本発明なる半導体装置によれば、前
記Ｈ・Ｔ・Ｏ・Ｒ試験による不安定性をなくし、
ツエナー降伏電圧の経時変化がほとんど生じるこ
となく、又、ダイオードに流れる電流が変化して
も降伏電圧の変化を小さくすることができ、信頼
性の高い定電圧ダイオードを有する半導体装置を
得ることができるという効果がある。
記Ｈ・Ｔ・Ｏ・Ｒ試験による不安定性をなくし、
ツエナー降伏電圧の経時変化がほとんど生じるこ
となく、又、ダイオードに流れる電流が変化して
も降伏電圧の変化を小さくすることができ、信頼
性の高い定電圧ダイオードを有する半導体装置を
得ることができるという効果がある。
第１図は従来から用いられている定電圧ダイオ
ードの断面図、第２図乃至第４図は夫々本発明半
導体装置の実施例における各製造工程中の断面
図、第５図は同半導体装置の拡大断面図、第６図
は、ボロンイオン注入加速電圧に対する投影飛程
の変化を示す特性図、第７図はボロンイオン注入
加速電圧及び電極オーバーラツプに対する定電圧
ダイオードの降伏電圧の変化を示す特性図であ
る。 １……Ｐ型半導体基板、２……半導体基体部分
に相当するＮ型エピタキシヤル層、３……Ｐ型絶
縁分離層、４……酸化膜、５……Ｐ型半導体領
域、６……Ｎ型半導体領域、７……酸化膜、８…
…イオン注入により形成したＰ型半導体領域、９
……Ｎ型半導体領域の電極、１０……Ｐ型半導体
領域の電極。
ードの断面図、第２図乃至第４図は夫々本発明半
導体装置の実施例における各製造工程中の断面
図、第５図は同半導体装置の拡大断面図、第６図
は、ボロンイオン注入加速電圧に対する投影飛程
の変化を示す特性図、第７図はボロンイオン注入
加速電圧及び電極オーバーラツプに対する定電圧
ダイオードの降伏電圧の変化を示す特性図であ
る。 １……Ｐ型半導体基板、２……半導体基体部分
に相当するＮ型エピタキシヤル層、３……Ｐ型絶
縁分離層、４……酸化膜、５……Ｐ型半導体領
域、６……Ｎ型半導体領域、７……酸化膜、８…
…イオン注入により形成したＰ型半導体領域、９
……Ｎ型半導体領域の電極、１０……Ｐ型半導体
領域の電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体表面より形成され、
該半導体基体より不純物濃度の高い第２導電型第
１領域と、 前記第２導電型第１領域とは所定の間隔を有し
て前記半導体基体表面より形成され、前記半導体
基体より不純物濃度の高い第１導電型第２領域
と、 前記第２導電型第１領域および前記第１導電型
第２領域に接して形成され、その不純物濃度が前
記第１導電型第２領域の濃度より低い領域であ
り、その不純物濃度最大部が前記半導体基体表面
からほぼ0.4μ以上の深さであつて、前記第１導電
型第２領域の側面に接するように形成された第２
導電型第３領域と、 前記第１導電型第２領域と前記第２導電型第３
領域とで形成されるPN接合部に対応する前記半
導体基体表面を、絶縁膜を介して完全に覆う配線
金属と を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055266A JPS57169273A (en) | 1981-04-13 | 1981-04-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055266A JPS57169273A (en) | 1981-04-13 | 1981-04-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169273A JPS57169273A (en) | 1982-10-18 |
| JPS649742B2 true JPS649742B2 (ja) | 1989-02-20 |
Family
ID=12993796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055266A Granted JPS57169273A (en) | 1981-04-13 | 1981-04-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169273A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064481A (ja) * | 1983-09-19 | 1985-04-13 | Hitachi Ltd | 半導体装置 |
| JPS60158676A (ja) * | 1984-01-28 | 1985-08-20 | Rohm Co Ltd | 定電圧ダイオ−ド |
| JPS60233864A (ja) * | 1984-05-02 | 1985-11-20 | Nec Ic Microcomput Syst Ltd | 半導体装置の構造 |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636171A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Zener diode and manufacture thereof |
-
1981
- 1981-04-13 JP JP56055266A patent/JPS57169273A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169273A (en) | 1982-10-18 |
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