JPS649748B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電導素子に係り、特にジヨセフソン
素子を使つた論理集積回路に関する。

〔従来技術〕

ジヨセフソン素子を使つた論理回路はスイツチ
速度が速く、消費電力が少いことから、高速計算
機の論理回路として採用することが期待されてい
る。計算機のように大きなシステムを実現するに
は多品種の論理LSIを短い期間のうちに供給する
必要がある。従来技術では複雑な論理を構成する
のに、論理LSIの品種に応じて任意の位置に論理
回路を配置し、論理回路間の接続も論理回路の間
隙をうめる様にしておこなつていた。しかしこの
方法は設計に多くの時間を費し、計算機の設計変
更や誤設計による論理修正に素早く対応できない
欠点がある。

〔発明の目的〕

本発明の目的は大集積度で設計が容易、かつ短
期間のうちに供給できるジヨセフソン論理LSIを
提供することにある。

〔発明の概要〕

本発明は、論理回路に電力を供給するパワーバ
スに添つて、それぞれ共通のジヨセフソン素子の
配置を有する複数の論理セルをあらかじめ決めら
れた位置に配置し、論理セルの内部配線、及び論
理セル間の配置を選択的に行なうことにより所望
の論理回路を構成するようにした点を特徴とす
る。

〔発明の実施例〕

以下に本発明を実施例を使つて説明する。第１
図は本発明による論理LSIの構成例である。論理
LSIチツプ１００には接地面１０１、接地パツド
１０２、電源バツド１０３、信号パツド１０４、
が配置される。接地面１０１は論理回路の電気的
な接地面としての役目と、磁気的な遮へい面とし
ての役目を兼ねている。接地面１０１上には論理
回路を納めた複数個の論理セル１０５が格子状の
あらかじめ決められた位置に配置される。論理セ
ル１０５は内部の配線を変えることにより色々な
論理回路を構成できる。論理セル１０５には電源
パツド１０３より、パワートリー１０６、レギユ
レータ１０７、パワーバス１０８を介して交流電
力が供給される。論理セル１０５間は論理セルの
間にある決められた配線格子を使つて配線された
信号配線１０９、配線層間コンタクト１１１によ
り接続される。論理セル１０５と信号パツド１０
４の間も同様に信号配線１１０と配線層間コンタ
クト１１１により接続される。パワートリー１０
６は高周波の交流電力を位相をそろえて分配でき
るように配線長を等しくし配線幅を変えて、伝送
線路としての特性インピーダンスがマツチングす
るようにしてある。第２ａ図はレギユレータ１０
７、パワーバス１０８の構成を示す図である。レ
ギユレータ１０７は少くとも１個以上のジヨセフ
ソン接合２０３を直列接続し、１端を接地し、他
端をパワーバス１０８の根本に接続した構造をし
ている。パワーバス１０８にはスイツチ素子２１
１と抵抗２１０を直列接続したスイツチ回路２０
１が複数個並列に接続されている。パワーバス１
０８はパワーバス１０８の特性インピーダンスと
スイツチ回路２０１のインピーダンスを並列接続
した回路インピーダンスが次に続くパワーバスの
特性インピーダンスと整合するように、パワーバ
ス１０８の特性インピーダンスを場所により変え
てある。パワーバス１０８の終端は抵抗２０２を
介して接地する。抵抗２０２はパワーバス１０８
の終端抵抗としての役目と、パワーバス１０８に
重畳するスイツチングノイズを接地に吸収させる
ための通路を構成する役目を兼ねている。第２ｂ
図は第２ａ図に示した回路のより具体的な構成例
である。レギユレータ１０７は４個のジヨセフソ
ン接合２０３が配線１０６をはさんで配置されて
いる。パワーバス１０８は伝送線路の特性インピ
ーダンスを変えるため配線幅ｌを変えてある。

第３図は論理セル１０５間または論理セル１０
５と信号パツド１０４の間の接続法を示す図であ
る。論理セル１０５の間には格子状に配線格子３
００が定義される。信号配線はこの配線格子３０
０の上を走る。配線は横方向に走る配線層３０１
と縦方向に走る配線層３０２の２層を使う。２つ
の配線層はジヨセフソン接合のベース電極層とコ
ントロール電極層を使う。２つの配線層は配線層
コンタクト１１１で接続される。２つの配線層を
接続しない場合は絶縁膜３０３を配置し相互の配
線層を絶縁する。

論理回路は第４ａ〜４ｃ図、第５ｃ〜５ｄ図、
第６ａ〜６ｃ図の３種の素子を組み合わせて構成
する。第４ａ図は分割給電形量子干渉回路（以下
分割形干渉回路と呼ぶ）の等価回路であり、この
回路を以下に第４ｂ図に示すシンボル４００で表
わす。分割形干渉回路４００はジヨセフソン接合
４０１，４０２，４０３とジヨセフソン接合を結
ぶインダクタ４０４より２つの超電導ループが構
成されている。インダクタ４０４には共振をおさ
えるためダンピング抵抗４０７が並列に接続され
る。インダクタ４０４の中点には抵抗４０６を介
して電流が供給される。インダクタ４０４の近傍
に複数のコントロール配線４０５が配置され、コ
ントロール配線４０５に流れる電流Icにより発生
する磁束は該超電導ループに鎖交する。鎖交した
磁束により第４ａ図に示す分割形干渉回路は超電
導状態から電圧状態に移る。複数のコントロール
線４０５のどれか１本にでもコントロール電流Ic
が流れると分割形干渉回路は超電導状態から電圧
状態に移るから、この回路は論理的にOR回路に
相当する。第４ｃ図は第４ａ図に示す分割形干渉
回路の平面図の例である。インダクタ４０４はベ
ース電極で構成する。ジヨセフソン接合４０２は
２つのジヨセフソン接合４０２ａ，４０２ｂで構
成してある。第５ａ図は中央給電形量子干渉回路
（以下、中央形干渉回路と呼ぶ）の等価回路であ
り、この回路を以下に第５ｂ図に示すシンボル５
００で表わす。中央形干渉回路５００は第４ａ図
に示した分割形干渉回路に比べ電流を供給するの
がジヨセフソン接合４０２の１端であることが異
る。中央形干渉回路５００は論理的にはOR回路
に相当し、分割形干渉回路４００が使えない様な
特殊な場合に使用する。第５ｃ図は中央形干渉回
路の平面図の例である。中央形干渉回路は第４ｃ
図に示す分割形干渉回路に比べ電流を供給する場
所が異る。第５ａ図に示す中央形干渉回路は第５
ｄ図に示す様に第４ｃ図に示す分割形干渉回路に
配線５１０を付加することにより構成できること
は明かである。第６ａ図は注入形干渉回路の等価
回路であり、この回路を以下に第６ｂ図に示すシ
ンボル６００で表わす。注入形干渉回路６００は
ジヨセフソン接合４１０，４１１とジヨセフソン
接合を結ぶインダクタ４１２，４１３より１つの
超電導ループが構成されている。インダクタには
共振をおさえる目的でダンピング抵抗４１４が並
列に接続されている。注入形干渉回路はジヨセフ
ソン接合４１０の１端と、インダクタ４１２，４
１３の接続点の両方に電流が注入された時のみ、
超電導状態から電圧状態に移る様に動作させるこ
とができるから、この回路は論理的にAND回路
に相当する。第６ｃ図は注入形干渉回路の平面図
の例である。インダクタ４１２，４１３はベース
電極で構成する。

第７ａ図はコントロール線４０５のインダクタ
ンスと信号線の特性インピーダンスをマツチング
させる方法を示している。コントロール線４０５
は等価的にLcなる容量を持つインダクタと見な
せる。そのため特性インピーダンスZ₀の伝送線路
とマツチングさせるためにはコントロール線４０
５の両端にＣ＝Lc／2Z² ₀なる容量を持つキヤパシ
タ７００を接続すれば良い。第７ｂ図は分割形干
渉回路４００のコントロール線４０５の両端にキ
ヤパシタ７０１を付けた例である。具体的には領
域７０１は接地面の陽極酸化した部分を露出させ
た部分で、他の部分より接地面に乗る絶縁層の膜
厚は薄い部分であり、その上をコントロール線４
０５が通つている。コントロール線４０５が領域
７０１を通過する部分がキヤパシタ７０１に相当
する。同様に中央形干渉回路でもコントロール線
４０５と信号機の特性インピーダンスをマツチン
グさせられることは明かである。

第８図は論理セル１０５に配置された素子を示
す図である。論理セル１０５の中心をパワーバス
１０８が通り、パワーバスにより上下２つの部分
に分割される。論理セル１０５の下半分には分割
形干渉回路４００ａ，４００ｂが両端に合計２個
と注入形干渉回路６００が真中に配置されてい
る。分割形干渉回路に配線を付け加えると中央形
干渉回路になることは第５ｄ図で説明した。左端
にある分割形干渉回路４００ａにはバイアス抵抗
８０１より電流が供給される。分割形干渉計４０
０ａより流れ出る電流は論理セル１０５の論理機
能により接地に流れることも、他の回路に流れる
こともある。分割形干渉計４００ａの近傍には終
端抵抗８０７が配置されており、コントロール線
４０５を終端抵抗８０７を介して接地できるよう
にしてある。分割形干渉計４００ａの出力は出力
抵抗８０４を介して他の論理セルと接続すること
も、同じ論理セル内の注入形干渉回路と抵抗８０
２を介して接続することもできる。右端にある分
割形干渉回路４００ｂも左端にある分割形干渉回
路４００ａと同様な機能を持つ。分割形干渉回路
４００ｂは、論理セル１０５の論理機能により、
バイアス抵抗８０１より電流が供給される場合
と、他の素子から電流が供給される場合とがあ
り、分割形干渉回路４００ｂより流れ出る電流は
接地に流れ込む。分割形干渉回路４００ｂの出力
は出力抵抗８０４を介して他の論理セルと接続す
ることも、抵抗８０３を介して注入形干渉回路６
００と接続することもできる。論理セル１０５の
上半分は下半分にある素子の他にストレージルー
プダンピング抵抗８１０とジヨセフソン接合８１
１を加えた素子が配置されている。第９図は第８
図に示した素子を論理セル１０５内に配置した例
である。分割形干渉回路４００ａ，４００ｂと注
入形干渉回路６００は接地面に穴を明けた溝８３
０によつて囲まれている。溝８３０の内部の接地
面は部分的にもうけられた橋８３１により溝８３
０の外側の接地面と接続されている。溝８３０は
接地面を介して溝８３０の内部に流れ込む電流の
経路を制限し、分割形干渉回路４００ａ，４００
ｂ、注入形干渉回路６００に磁束がトラツプされ
るのを防ぐ役目をしている。溝８３０の内部には
接地領域８２０、外部には接地領域８２１が配置
され回路の接地として使われる。

第１１ａ〜１１ｅ図は論理セル１０５で構成で
きる論理回路を示している。第１１ａ図は分割形
干渉回路４００を使つて構成した２入力OR回路
である。入力信号Ａ，Ｂと出力信号Ｆとの関係は
Ｆ＝Ａ＋Ｂで表わされる。第１１ａ図に示す２入
力OR回路は論理セル１０５の1/4で構成できる。
第１１ｂ図は分割形干渉回路４００ａ，４００ｂ
と注入形干渉回路６００を使つて構成した２入力
AND回路である。入力信号Ａ，Ｂ，Ｃ，Ｄと出
力信号Ｆとの関係はＦ＝（Ａ＋Ｂ）・（Ｃ＋Ｄ）で
表わされる。第１１ｂ図に示す２入力AND回路
は論理セル１０５の1/2で構成できる。第１１ｃ
図は分割形干渉回路４００ａ、中央形干渉回路５
００、注入形干渉回路６００で構成したタイムド
インバータ回路である。中央形干渉回路５００は
第５ｄ図で述べた様に分割形干渉回路４００ｂに
配線を付加して構成する。入力信号Ａ、タイミン
グ信号Ｔと出力信号Ｆとの関係はＦ＝Ｔ・で表
わされる。第１１ｃ図に示すタイムドインバータ
回路は論理セル１０５の1/2で構成できる。第１
１ｄ図は分割形干渉回路４００ａ，４００ｂと注
入形干渉回路６００とストレージループ１１００
を使つて構成したストレージループ回路である。
ストレージループ１１００は配線格子３００を使
つた信号配線１０９を使つて構成される。入力信
号Ａ，Ｂに相当した信号をタイミング信号Ｔによ
りストレージループに永久電流Isとしてためる。
第１１ｄ図に示すストレージループ回路は論理セ
ル１０５の1/2で構成できる。第１１ｅ図は分割
形干渉計を使つて構成したセルフゲートAND回
路である。交流電源の立上り時に入力信号Ａ，Ｂ
に対応した相補信号が出力Ｆ，に表われる。第
１１ｅ図に示すセルフゲートAND回路は論理セ
ル１０５を１個使つて構成できる。第１２図はマ
スタースレーブフリツプフロツプ回路の構成例で
ある。第１１ｄ図に示したストレージループ回路
９００のストレージループ１１００の永久電流Is
を第１１ｅ図に示したセルフゲートAND回路９
０１の入力信号として使つている。セルフゲート
AND回路９０１の出力電流は微小であるため、
OR回路９０２で、分割形干渉計４００のコント
ロール線を２重まきにし発生する磁束を増大させ
る工夫をして、セルフゲートAND回路の出力電
流を増幅している。

第１３図は回路間でおこなうワーイヤードOR
回路の構成例を示している。２つの分割形干渉回
路４００の出力を出力抵抗８０４を介して接続さ
れ、さらに終端抵抗８０７に接続される。出力抵
抗８０４の抵抗値は終端抵抗８０７のそれより非
常に小さく設ける。第１３図に示す回路構成では
どちらか一方の分割形干渉回路４００が電圧状態
になれば他方も電圧状態になり、論理的にOR回
路を構成する。入力信号Ａ，Ｂ，Ｃ，Ｄと出力信
号Ｆの関係はＦ＝（Ａ＋Ｂ）＋（Ｃ＋Ｄ）である。
２つの出力抵抗８０４と終端抵抗８０７の間の接
続は配線格子を使つた信号配線１０９でおこなう
ことも論理セル内で処理することもできる。

第１４ａ図は回路間でおこなうワイヤード
AND回路の構成例を示している。第１の分割形
干渉回路４００ａの出力電流を第２の分割形干渉
回路に流し込む構造になつている。そのため、第
１４ａ図に示す回路は第１、第２の分割形干渉回
路４００ａ，４００ｂのコントロール線４０５の
両方に電流が流れた場合にのみ第２の分割形干渉
回路が超電導状態から電圧状態に遷移するAND
回路である。すなわち第１４ａ図に示す回路は入
力信号Ａ，Ｂ，Ｃ，Ｄと出力信号Ｆとの関係がＦ
＝（Ａ＋Ｂ）・（Ｃ＋Ｄ）で表わされる。２入力
AND回路である。ワイヤードAND回路の結線は
配線格子を使つた信号配線１０９を使つてもでき
るし、論理セル内で処理することもできる。第１
４ｂ図は第１４ａ図でのべたワイヤードアンド回
路を２個と注入形干渉回路６００を使つて構成し
た４入力AND回路の例である。入力信号Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈと出力信号Ｆの関係は Ｆ＝（Ａ＋Ｂ）・（Ｃ＋Ｄ）・（Ｅ＋Ｆ）・（Ｇ＋Ｈ） で表わされる。第１４ｂ図に示す４入力AND回
路は論理セル１０５を１個使つて構成できる。

第１０ａ図は論理回路の終端方法を示した図で
ある。分割形干渉回路４００′より送られた信号
は分割形干渉回路４００″，４００を信号伝送
線路１０００を介して駆動する。信号伝送線路の
終端すなわち分割形干渉回路４００′の出力は配
線１００１、終端抵抗８０７を介して接地する。
第１０ｂ図は第１０ａ図で示した終端方法の実施
例である。各々の分割形干渉回路４００″，４０
０の近傍には終端抵抗８０７を配置しておく。
分割形干渉回路４００″，４００のコントロー
ル線４０５の端部と、終端抵抗８０７の端部は配
線格子３００に整合させる。信号伝送線路１００
０は配線格子上を走る配線１００１が分割形干渉
回路４００のコントロール線４０５と終端抵抗
８０７を接続することにより終端される。

第１５図はセルフゲートAND回路９０１を構
成した論理セルのバイアス抵抗８０１の処理法を
示している。第１１ｅ図に示すセルフゲート
AND回路はバイアス抵抗８０１を２個しか使わ
ない。そのためセルフゲートAND回路を論理セ
ル１０５で構成すると、バイアス抵抗８０１は２
個使わないで残る。残されたバイアス抵抗はパワ
ーバス１０８のインピーダンスマツチングをさせ
るため第１５図に示す様に１端は接地する。論理
セル１０５内では常に４個のバイアス抵抗を介し
て電流が接地に対して流れる構成にしておけばパ
ワーバスのインピーダンスマツチングをさせるこ
とができる。そのため使わないで残されたバイア
ス抵抗８０１も必ず接地に接続する。

〔発明の効果〕

本発明によればジヨセフソン素子を使つた
AND回路、OR回路、インバータ回路、フリツプ
フロツプ回路を任意に構成できて、しかも設計期
間の短い大規模な論理LSIを供給できる。そのた
め計算機の設計変更等による論理修正に素早く対
応できるため大規模の計算機が構成できる様にな
る。ジヨセフソン素子のスイツチングスピードは
速く、しかも大規模の集積回路を採用できるた
め、計算機の性能は飛躍的に向上させることが可
能であり、本発明の効果は非常に大きい。

【図面の簡単な説明】

第１図は本発明の一実施例による集積回路の構
造図、第２ａ図及び第２ｂ図は電源回路の構成
図、第３図は信号配線の方法を示す図、第４ａ
図、第４ｂ図、第４ｃ図、第５ａ図、第５ｂ図、
第５ｃ図、第５ｄ図、第６ａ図、第６ｂ図、第６
ｃ図はそれぞれ論理素子の説明図、第７ａ図及び
第７ｂ図は信号線のマツチング法を示す図、第８
図及び第９図は論理セルの構造図、第１０ａ図及
び第１０ｂ図は信号線の終端法を示す図、第１１
ａ図、第１１ｂ図、第１１ｃ図、第１１ｄ図及び
第１１ｅ図は論理回路図、第１２図はマスタース
レーブフリツプフロツプの構成図、第１３図はワ
イヤードOR回路の構成図、第１４ａ図及び第１
４ｂ図はワイヤードAND回路の構成図、第１５
図は使つていないバイアス抵抗の処理法を示す図
である。 １００……論理LSIチツプ、１０１……接地
面、１０２〜１０４……パツド、１０５……論理
セル、１０６……パワートリー、１０７……レギ
ユレータ、１０８……パワーバス、１０９……信
号配線、２０１……論理回路、３００……配線格
子、４００……分割給電形量子干渉回路、５００
……中央給電形量子干渉回路、６００……注入形
量子干渉回路、７００……マツチングキヤパシ
タ、８０１……バイアス抵抗、８０７……終端抵
抗、８３０……溝、１１００……ストレージルー
プ、１０００……信号伝送線路。

Claims (1)

1. 【特許請求の範囲】 １ 接地面上に配置されジヨセフソン素子で構成
   された複数の論理セルと、該論理セルに給電する
   パワーバスと、該論理セル間を接続する信号配線
   とからなる集積回路であつて、 該論理セルは該パワーバスに沿つて決められた
   位置に配置され第１及び第２の分割給電形量子干
   渉回路と１個の電流注入形量子干渉回路とを含ん
   で構成され、 該第１の分割給電形量子干渉回路の１端はバイ
   アス抵抗を介して該パワーバスに接続され、他端
   は接地されるか、他の素子に接続するかを選択で
   きる手段を持ち、 第２の分割給電形量子干渉回路の１端はバイア
   ス抵抗を介して該パワーバスに接続されるか、他
   の素子に接続するかを選択できる手段を持ち、他
   端は接地されており、 該第１及び第２の分割給電形量子干渉回路の出
   力は他の論理セルと接続できるか、同一論理セル
   内の該電流注入形量子干渉回路と接続できるかを
   選択できる手段を持ち、 該論理セルの間に配置された所定の配線格子を
   使つた信号配線により選択的に相互接続されて所
   望の論理を得ることを特徴とするジヨセフソン論
   理集積回路。 ２ 前記第１及び第２の分割給電形量子干渉回路
   の出力端子に直列に出力抵抗を接続する手段を有
   し、該出力抵抗を使つて論理セル間にまたがつた
   ワイヤードオア回路が構成されることを特徴とす
   る特許請求の範囲第１項に記載のジヨセフソン論
   理集積回路。 ３ 前記第１の分割給電形量干渉回路の出力と、
   前記第２の分割給電形量子干渉回路の１端を論理
   セル内及び論理セル間にわたつて接続する接続手
   段を有し、該接続手段を使つてワイヤードアンド
   回路が構成されることを特徴とする特許請求の範
   囲第１項に記載のジヨセフソン論理集積回路。 ４ 前記論理セルの第１及び第２の分割給電形量
   子干渉回路の近傍に終端抵抗が配置され、該分割
   給電形量子干渉回路のコントロール線と該終端抵
   抗が前記線格子を使つて接続されることを特徴と
   する特許請求の範囲第１項に記載のジヨセフソン
   論理集積回路。 ５ 前記論理セルのバイアス抵抗を接地する手段
   を有する特許請求の範囲第１項記載のジヨセフソ
   ン論理集積回路。 ６ 前記第１及び第２の分割給電形量子干渉回路
   及び前記電流注入形量子干渉回路は前記接地面に
   設けられた不連続な溝で囲まれた領域中に配置さ
   れることを特徴とする特許請求の範囲第１項に記
   載のジヨセフソン論理集積回路。 ７ 前記配線格子は、前記論理セルを構成するジ
   ヨセフソン素子のベース電極と同層の第１の配線
   層と、そのコントロール電極と同層の第２の配線
   層とから成ることを特徴とする特許請求の範囲第
   １項に記載のジヨセフソン論理集積回路。 ８ 前記配線格子を用いてループ状の信号線を形
   成し、単一の論理ユニツトに該信号線を接続して
   ストレージループとなした特許請求の範囲第１項
   に記載のジヨセフソン論理集積回路。 ９ 前記分割給電形量子干渉回路は選択的に配線
   を追加して中央給電形量子干渉回路とされるもの
   である特許請求の範囲第１項に記載のジヨセフソ
   ン論理集積回路。