KR100189727B1 - 반도체 소자의 액티브 영역 확대 및 소자 격리방법 - Google Patents

반도체 소자의 액티브 영역 확대 및 소자 격리방법 Download PDF

Info

Publication number
KR100189727B1
KR100189727B1 KR1019910018131A KR910018131A KR100189727B1 KR 100189727 B1 KR100189727 B1 KR 100189727B1 KR 1019910018131 A KR1019910018131 A KR 1019910018131A KR 910018131 A KR910018131 A KR 910018131A KR 100189727 B1 KR100189727 B1 KR 100189727B1
Authority
KR
South Korea
Prior art keywords
oxide film
isolation
active area
field
field oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910018131A
Other languages
English (en)
Other versions
KR930009059A (ko
Inventor
박남규
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019910018131A priority Critical patent/KR100189727B1/ko
Publication of KR930009059A publication Critical patent/KR930009059A/ko
Application granted granted Critical
Publication of KR100189727B1 publication Critical patent/KR100189727B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching

Landscapes

  • Element Separation (AREA)

Abstract

본 발명은 반도체 제조공정에 관한 것으로서 특히 MOS소자에 적당하도록 액티브 영역확대 및 소자격리기술에 관한 것이다. 이를 위하여 본 발명에서는, 반도체 소자의 액티브 영역확대 및 소자격리 방법에 있어서, 실리콘 기판 상에 두꺼운 필드 산화막을 형성한 뒤 HF를 이용하여 습식에치백을 실시하므로 소자간을 격리하고 이로인해 액티브 영역의 둥근 면을 이루며 위로 솟아 면적의 확장효과를 얻을 수 있다.

Description

반도체 소자의 액티브 영역확대 및 소자 격리방법
제1도는 종래 기술의 반도체 셀 제조 공정도
제2도는 본 발명의 반도체 셀 제조 공정도
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 질화막
3 : 필드 산화막 4 : 폴리실리콘
5 : 캡 산화막 6 : 산화막
7 : 산화막 8 : 폴리실리콘
9 : ONO 10 : 폴리실리콘 플레이트
11 : BPSG 12 : 워드라인
본 발명은 반도체 제조공정에 관한 것으로서 특히 MOS 소자에 적당하도록 액티브 영역확대 및 소자격리방법에 관한 것이다.
반도체 소자의 고집적화에 따라 대두되는 문제중에 규격 축소로 인한 소자간 격리 및 액티브 면적제한 등의 문제가 있다. 이를 해결하기 위해서 종래에는 격리기술로서는 트랜치 격리방법과 그 이전부터 가장 보편적으로 사용되는 LOCOS를 이용한 필드산화막 격리방법이 있다.
트랜치 격리는 실리콘 기판에 깊은 트랜치를 형성하여 소자간의 분리를 시도한 것이다. LOCOS라 함은 액티브 영역이 될 부분에 질화막(Si3N4)을 패터닝 한 뒤 열 산화를 하면 질화막 밑의 액티브 영역을 제외한 필드부에 두꺼운 산화막이 형성됨으로써 소자 격리 효과를 얻는 것이다.
이를 첨부된 도면 제1도를 참조하여 설명하면 다음과 같다.
LOCOS 격리를 이용하는 경우 질화막 밑으로의 측면 확산에 의해 버즈비크가 생겨 액티브 영역을 잠식함으로써 액티브 면적이 줄어들게 되며 LOCOS 격리로써는 완벽한 소자 분리가 불가능하여 필드 산화전에 채널 스톱 이온주입을 사용하게 된다.
공정의 진행순서를 보면 먼저 제1도의 (a)와 같이 실리콘 기판위에 액티브 영역을 정의하고 채널스톱 이온주입을 실시한다. 계속해서 제1도의 (b)와 같이 필드산화(LOCOS)를 수행한다. 제 1도의 (c)와 같이 폴리실리콘을 데포지션하고 캡 산화막을 데포지션한다. 그후 게이트를 정의하여 LDD(Lightly Doped Drain)이온 주입을 실시한다. 이 때 주입 이온은 As+를 사용한다. 계속해서 제1도의 (d)와 같이 스페이서 산화막 데포지션을 실시하며, LDD에치를 수행하여 스페이서를 형성한다. 이어서 N+이온주입을 실시한다.
그 후 제1도의 (e)와 같이 베리드 콘택을 위한 산화막 데포지션을 실시한다.
그 후 제1도의 (f)와 같이 베리드 콘택 정의, 노드 폴리실리콘 데포지션 및 정의 데포지션 플레이트 폴리실리콘 데포지션, BPSG 막 데포지션 및 콘택정의, 워드라인 형성의 공정을 거쳐서 메로리 셀을 완성한다.
이러한 종래 기술에서는 필드 산화막형성시 버즈비크에 의한 액티브 면적감소를 감수해야하며 완전한 소자격리가 불가능하여 채널 스톱 이온주입 공정이 필요하다는 문제점이 있다.
본 발명은 이와같은 문제점을 시정, 보완하기 위해 안출된 것이다.
본 발명에서는 LOCOS를 이용하여 종래보다 훨씬 두꺼운 필드 산화막을 형성한 뒤 습식식각의 높은 선택비를 이용하여 에치 백을 실시하여 원하는 두께 만큼의 필드 산화막을 남긴다. 이때 필드 산화막의 두께는 종래보다 얇게하여도 액티브 영역이 위로 솟아있어서 효과적인 격리가 되며 또한 채널 스톱이온주입을 실시하지 않아도 된다.
본 발명을 첨부된 도면 제2도를 참조하여 설명하면 다음과 같다.
먼저 제2도의 (a)와 같이 질화막(2)(Si3N4)으로 액티브 영역을 정의하고 (b)와 같이 필드산화막(3)을 형성한다.(LOCOS)
이어서 제2도의 (c)와 같이 습식에치 백을 하고(HF) 폴리실리콘(4) 및 캡 산화막(5)을 데포지션하고 게이트를 정의한다. 그 후 이온 주입(As)을 실시한다. 이어서 (d)와 같이 스페이서 산화막(6)을 데포지션하고 드라이에치백으로 스페이서를 형성하고 N+이온주입을 실시한다.
계속해서 (e)와 같이 베리드 콘택용 산화막(7)을 데포지션한다. 제2도의 (f)는 본 발명의 완성도로서 계속되는 공정은 베리드 콘택을 정의하고, 노드 폴리실리콘(8)을 데포지션 한 후, 이온주입 및 정의 단계와, ONO(9)를 데포지션하는 단계, 폴리실리콘 플레이트(10)을 데포지션하는 단계, BPSG(11) 데포지션 및 콘택 정의단계, 워드라인(12) 형성단계로서 종래의 단계와 같다.
이와같이 본 발명의 방법을 사용하므로, 즉 필드 산화막을 두껍게 성장한 뒤 습식 에치 백을 실시함으로써 액티브영역이 둥근 원형을 가지고 필드산화막 보다 높게 위로 솟아 있게 되고 트랜치와 같은 격리를 할 수 있어 BF2I/I등의 채널 스톱 I/I가 필요없으며, 기존의 필드 산화막보다 두께가 얇아도 되므로 액티브 면적의 이득을 얻을 수 있고 평면보다 확장된 곡면을 액티브로 사용하므로 상대적인 면적 확장을 가할 수 있어서 고집적과 소자의 팩킹밀도를 높일 수 있으며, 효과적으로 격리된 MOS를 제조할 수 있다.

Claims (3)

  1. 반도체기판 상에 필드영역과 액티브영역을 정의하는 공정과, 상기 필드영역에 두꺼운 필드산화막을 형성하는 공정과, 상기 필드산화막이 소정의 두께만큼 남도록 식각하여 액티브영역이 필드영역 보다 높게 형성하는 것을 특징으로 하는 반도체 소자의 액티브 영역확대 및 소자격리방법.
  2. 제1항에 있어서, 상기 필드산화막을 HF를 이용하여 습식에치 백하는 것을 특징으로 하는 반도체 소자의 액티브 영역 확대 및 소자격리방법.
  3. 제1항에 있어서, 상기 액티브영역을 둥근원형을 이루며 위로 솟아난 형태로 형성하는 것을 특징으로 하는 반도체 소자의 액티브 영역 확대 및 소자격리방법.
KR1019910018131A 1991-10-15 1991-10-15 반도체 소자의 액티브 영역 확대 및 소자 격리방법 Expired - Fee Related KR100189727B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910018131A KR100189727B1 (ko) 1991-10-15 1991-10-15 반도체 소자의 액티브 영역 확대 및 소자 격리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910018131A KR100189727B1 (ko) 1991-10-15 1991-10-15 반도체 소자의 액티브 영역 확대 및 소자 격리방법

Publications (2)

Publication Number Publication Date
KR930009059A KR930009059A (ko) 1993-05-22
KR100189727B1 true KR100189727B1 (ko) 1999-06-01

Family

ID=19321278

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910018131A Expired - Fee Related KR100189727B1 (ko) 1991-10-15 1991-10-15 반도체 소자의 액티브 영역 확대 및 소자 격리방법

Country Status (1)

Country Link
KR (1) KR100189727B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184232B2 (en) 2003-05-28 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592193B2 (ja) * 2001-02-06 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184232B2 (en) 2003-05-28 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9263588B2 (en) 2003-05-28 2016-02-16 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9595612B2 (en) 2003-05-28 2017-03-14 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9847422B2 (en) 2003-05-28 2017-12-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
KR930009059A (ko) 1993-05-22

Similar Documents

Publication Publication Date Title
US5177027A (en) Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path
US5372950A (en) Method for forming isolation regions in a semiconductor memory device
JPH06350090A (ja) 半導体装置の製造方法
US7265011B2 (en) Method of manufacturing a transistor
US5652152A (en) Process having high tolerance to buried contact mask misalignment by using a PSG spacer
JPH04328864A (ja) 超高集積半導体メモリ装置の製造方法
US5563091A (en) Method for isolating semiconductor elements
KR100248506B1 (ko) 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법
US6372606B1 (en) Method of forming isolation trenches in a semiconductor device
KR100379336B1 (ko) 반도체 소자의 분리영역 제조방법
KR960011664B1 (ko) 반도체 장치의 캐패시터 형성방법
KR20060042460A (ko) 반도체소자의 리세스 채널을 갖는 트랜지스터 제조방법
KR100189727B1 (ko) 반도체 소자의 액티브 영역 확대 및 소자 격리방법
KR960005249B1 (ko) 반도체 집적 소자의 디램(dram) 제조방법
US5998254A (en) Method for creating a conductive connection between at least two zones of a first conductivity type
KR940011096B1 (ko) 반도체장치의 소자분리방법
KR100239690B1 (ko) 반도체 메모리 셀의 필드산화막 형성방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR20050049582A (ko) 리세스 채널을 갖는 트랜지스터의 제조방법
KR100197987B1 (ko) 반전층 드레인 트랜지스터 제조방법
KR920003557A (ko) 반도체 장치 및 그 방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100215843B1 (ko) 반도체 소자의 격리층 형성 방법
KR101012438B1 (ko) 반도체 소자의 제조방법
KR100261991B1 (ko) 반도체 메모리셀의 트랜지스터 제조방법 및 구조

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20051219

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20070119

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20070119

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000