KR100247227B1

KR100247227B1 - 전극들간의 인가전압에 관해 안정된 캐패시턴스를 가지는 굴곡형 다결정 실리콘 전극상의 고유전체 스토리지 캐패시터 및 그 제조방법

Info

Publication number: KR100247227B1
Application number: KR1019970048930A
Authority: KR
Inventors: 김영선; 원석준; 김영대; 김영민; 김경훈; 남갑진; 박영욱
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-07-28
Filing date: 1997-09-26
Publication date: 2000-03-15
Anticipated expiration: 2017-09-26
Also published as: KR19990013221A; KR19990012156A

Abstract

표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정 실리콘층으로 만들어진 하부 전극층과 상부 전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서,

상기 하부전극층과 상기 고유전체층 사이에 형성되고 후열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도저하를 방지하는 확산방지층 또는 확산장벽층을 가짐으로써 동작중 인가되는 바이어스 전압에 대해 안정된 캐패시턴스값을 유지하는 반도체장치 및 제조방법이 제공된다.

Description

전극들간의 인가전압에 관해 안정된 캐패시턴스를 가지는 굴곡형 다결정 실리콘 전극 상의 고유전체 스토리지 캐패시터 및 그 제조방법

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히 반도체 메모리에서 사용되는 전극들간에 인가되는 전압에 관해 안정된 캐패시턴스를 가지는 굴곡형 다결정 실리콘 전극상의 고유전체 스토리지 캐패시터 및 그 제조방법에 관한 것이다.

통상의 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터로 구성된 메모리 쎌의 다수를 사용하는 다이나믹 랜덤 액세스 메모리(이하 DRAM 이라 칭함)와 같은 반도체 메모리의 집적 밀도가 증가할 때 메모리 칩의 면적을 크게 증가하지 않게 하기 위하여 반도체 장치들의 크기를 축소하는 것이 필요한다. 특히 스토리지 캐패시터의 점유면적을 축소하는 것은 불가피하다. 그러나 스토리지 캐패시터의 면적 축소는 입사하는 알파입자들에 기인한 소프트에러들을 방지하기 위하여 필요한 스토리지 전하를 유지하는 것을 어렵게 하여왔다. 소프트 에러들을 방지하는 충분히 큰 캐패시턴스를 유지하기 위하여 스토리지 캐패시터의 유전체층의 두께를 축소시켜왔지만, 상기 유전체층 사이에 인가되는 보다 높은 전계는 수명신뢰도를 악화시키는 원인이되기 때문에 유전체층의 두께를 얇게하는 것은 한계를 갖는다.

이 한계를 극복하기 위하여 증가된 표면적을 가지는 적층 또는 트렌치 캐패시터와 같은 3차원 캐패시터 구조 및 고유전 상수를 갖는 고유전체 스토리지 캐패시터 구조가 개발되어 왔다.

약 25의 유전상수를 가지는 탄타륨산화막을 사용하는 고유전체 스토리지 캐패시터를 제조하는 방법이 "CVD Ta₂O₅막 형성전 RTN 처리를 사용하여 제조된 초 박막 캐패시터의 특성"이란 제목으로 1992년 발행된 Solid State Devices and Materials의 페이지 521∼523에 개시되어 있고 이 논문은 미합중국 특허번호 제 5,352,623호로 발행되어 왔다. 이 종래기술은 인이 도우핑된 다결정 실리콘층 즉 하부전극층과 탄타륨 산화막층 사이에 개재된 실리콘 질화막층을 가지는 스토리지 캐패시터를 개시하고 있다. 이 실리콘 질화막층은 다결정 실리콘층의 표면을 암모니아 개스 분위기에서 램프가열에 의한 RTN(rapid thermal nitridation)공정을 행하는 것에 의해 형성된다. 이 실리콘 질화막층은 탄타륨 산화막층의 CVD 침적후 행해지는 열처리 즉 치밀화(densification)공정중 다결정 실리콘이 산화되는 것을 방지한다. 탄타륨 산화막층상에는 티타늄 질화막층 또는 티타늄 질화막층과 도우핑된 다결정 실리콘층의 2층과 같은 상부전극층이 형성된다.

적층 캐패시터의 하부전극층의 더 큰 표면적을 얻기위하여 반구 또는 버섯모양의 결정입자들을 가지는 굴곡형 다결정 실리콘층의 제조방법이 미합중국 특허 번호 제 5,385,863호에 개시되어 있다. 이 종래기술에서 비정질 실리콘층이 LPCVD에 의해 형성되고 인으로 이온주입된다. 비정질 실리콘층의 표면을 세정하고 이 위의 자연산화막을 제거한후 웨이퍼는 초고진공 CVD 장비의 챔버내에 넣어진다. 챔버는 10^-9Torr와 같은 초고진공으로 유지되고 기판은 500℃ 내지 620℃의 온도 범위에서 일정온도로 가열된다. 그후 사일레인(SiH₄) 또는 다이사일레인(Si₂H₆)과 같은 소오스 개스를 공급하는 것에 의해 결정핵들이 발생된다. 이 기술은 결정종자(crystal seeding)법이라 불리워진다. 결정핵들의 형성후 고진공하의 열처리에 의해 상기 결정핵들의 각각은 버섯 또는 반구 모양의 결정입자들로 성장된다. 결국 비정질 실리콘은 버섯 또는 반구모양의 결정입자들에 의해 발생된 굴곡형의 표면을 가지는 다결정 실리콘으로 변환된다.

집적밀도가 크면 클수록 반도체 장치들의 크기는 더 축소된다. 반도체 장치들의 축소는 이들의 신뢰성을 보장하기 위하여 동작전압의 저하를 야기한다. 예를들어 256 메가 비트 DRAM에 대해서 1.2볼트 그리고 1기가 비트 DRAM에 대해서는 1볼트 또는 이보다 낮은 전원전압이 제안되어 왔다. 이러한 전원전압의 저하는 메모리 쎌 면적의 축소와 함께 메모리 쎌당 더큰 캐패시턴스를 요구한다. 그러므로 3차원 메모리 쎌의 스토리지 캐패시터에서 캐패시턴스의 증대에 대한 바람직한 해결책은 굴곡형의 다결정 실리콘의 하부전극상에 고유전상수(ε_r=25)를 가지는 오 산화탄타륨 Ta₂O₅의 유전체층을 사용하는 것이다.

그러나 전술된 종래기술에 의해 굴곡형 다결정 실리콘의 하부전극층상에 형성된 탄타륨 산화막층을 가지는 스토리지 캐패시터는 하부전극층과 상부전극층 사이에 인가되는 전압에 관하여 그의 캐패시턴스 값이 불안정한 문제를 갖는다. 통상의 DRAM에서 스토리지 캐패시터의 상부전극층으로 전원전압의 반(

Vcc)이 인가된다. 스토리지 캐패시터에 데이터를 저장 또는 독출하기 위하여 하부전극층으로 접지전압 또는 전원전압(Vcc)이 인가된다. 이것은 기준전압 즉 0볼트가 하부전극층으로 인가될 때

Vcc 또는

Vcc가 상부전극층에 인가되는 것과 등가이다. 따라서 n형이 도우핑된 하부전극층은 정바이어스 또는 역바이어스된다. 전술된 바와 같이 평탄한 표면을 가지는 인이 도우핑된 다결정 실리콘상에 형성된 탄타륨 산화막을 가지는 스토리지 캐패시터는 인가전압에 관계없이 일정한 캐패시턴스 값을 갖는데 반해 굴곡형 다결정 실리콘의 하부전극층상에 형성된 탄타륨 산화막을 가지는 스토리지 캐패시터는 정바이어스되는 하부전극층에 대한 캐패시턴스 값과 역바이어스되는 하부전극층에 대한 캐패시턴스값 사이에 상당한 차이를 갖는다는 것을 발견하였다. 특히 역바이어스되는 하부전극층에 대한 캐패시턴스 값은 정바이어스되는 하부전극층에 대한 캐패시턴스값보다 작다는 것이 발견되었다. 더욱이 탄타륨 산화막의 침적후 스토리지 캐패시터의 특성향상을 위해 행해지는 고온 열처리공정 즉 치밀화(densification) 공정에 의해 스토리지 캐패시터의 캐패시턴스 값들의 차이는 더 크게 증대된다. 이 저하된 캐패시턴스 값은 소프트에러를 극복할 만큼 충분한 값이 못될 수 있고 그 결과 데이터를 올바로 독출하거나 기입하는 것을 방해한다. 따라서 하부전극층으로 전압의 인가에 관계없이 안정된 캐패시턴스 값을 유지하는 스토리지 캐패시터가 요망된다.

따라서 본 발명의 목적은 굴곡형 다결정 실리콘으로 형성된 하부전극층으로 전압의 인가에 관계없이 안정된 캐패시턴스 값을 유지하는 고유전체 스토리지 캐패시터를 제공함에 있다.

본 발명의 또다른 목적은 고유전체층의 증착후 열처리에도 불구하여 굴곡형 다결정 실리콘의 전극으로 전압의 인가에 관계없이 안정된 캐패시턴스 값을 가지는 고유전체 스토리지 캐패시터를 제공함에 있다.

상기한 목적을 달성하기 위해 본 발명은, 표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정실리콘층으로 만들어진 하부 전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서, 상기 하부전극층과 상기 고유전체층 사이에 형성되고, 후 열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도 저하를 최소화하는 확산방지층(또는 확산장벽층)을 가짐을 특징으로 한다.

또한 굴곡형의 다결정 실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체장치의 제조방법에 있어서, 상기 다결정 실리콘층을 고농도의 불순물로 도우핑하는 과정과, 후열처리에 의한 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도 저하를 최소화하는 확산방지층 또는 확산장벽층을 상기 도우핑된 다결정 실리콘층과 상기 고유전체층 사이에 형성하는 과정으로 구성됨을 특징으로 한다.

본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.

제 1도는 본 발명의 실시예들이 적용되는 DRAM의 부분적 구조의 확대 단면도

제 2a-2d는 제1도의 한쌍의 스토리지 캐패시터중 하나의 제조공정을 보여주는 부분적 단면도

제 3도는 종래기술과 본 발명의 실시예의 비교관계를 보여주는 스토리지 캐패시터의 캐패시턴스 특성 곡선들

제 4도는 본 발명의 실시예에 따른 실리콘 질화막층의 두께들에 관한 캐패시턴스 특성 곡선들

제 5도는 종래기술과 본 발명의 타의실시예의 스토리지 캐패시터들의 비교관계를 보여주는 캐패시턴스 특성 곡선들

제 6도는 제 5도에 나타낸 스토리지 캐패시터들의 누설전류를 나타낸 그래프

굴곡형 다결정 실리콘표면을 가지는 하부전극으로 전압의 인가에 관계없이 안정된 커패시턴스 값을 가지는 고유전체 스토리지 캐패시터의 구조 및 제조방법에 대한 본 발명의 바람직한 실시예가 상세히 설명된다.

도1을 참조하면, 본 발명의 실시예에 따라 DRAM중 한쌍의 메모리쎌에 대응하는 구조의 부분적 단면도가 도시되어 있다. 라인 I-I'에 관해 대칭이 되는 한쌍의 메모리 쎌들(1A, 1B)의 구조가 도시되어 있지만 본 발명은 그러한 구조에 한정되는 것이 아니라는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다.

P형 반도체 기판(2)의 일표면 상에는 활성영역(3)을 한정하는 필드산화막들(4A, 4B)이 형성되어 있다. 한쌍의 액세스 트랜지스터들(5A, 5B)은 활성영역(3)상에 형성되어 있다. 액세스 트랜지스터들(5A, 5B)은 반도체 기판(2)의 표면에 필드산화막(4A, 4B)과 접하여 형성된 n형의 소오스영역들(6)과, 각 채널영역(7)을 통하여 소오스영역(6)과 이격되고 반도체 기판(2)의 표면에 형성된 n형의 공통 드레인 영역(8)과, 각 채널영역(7)상에 형성된 게이트 산화막(9)과, 각 게이트 산화막(9)상에 형성된 다결정 실리콘층(11)과 고융점 금속실리사이드층(12)으로 구성된 폴리사이드층(10)과, 각 폴리사이드층(10)의 양 측벽에 형성된 측벽절연막(13)으로 구성되어 있다. 필드산화막들(4A, 4B)상에는 액세스 트랜지스터들(5A, 5B)와 인접하는 액세스 트랜지스터들의 폴리사이드층들로부터 신장하는 폴리사이드층들 즉 워드라인들(14)이 형성되어 있다. 워드라인들(14)과 액세스 트랜지스터들(5A, 5B)상에는 제1층간 절연막(15)이 형성되어 있다. 공통 드레인영역(8)의 표면의 일부분을 노출하는 관통개구(17)가 제1층간 절연막(15)을 관통하여 제공되어 있다. 관통개구(17)내에 공통드레인영역(8)과 접촉하는 도우핑된 다결정 실리콘 또는 텅스텐과 같은 플러그(16)가 충진되어 있다. 플러그(16)는 도우핑된 다결정 실리콘 또는 고융점 금속 또는 폴리사이드 또는 실리사이드로 만들어진 비트라인(18)과 접촉되어 있다. 비트라인(18)과 제1층간 절연막(15)상에는 제2층간 절연막(19)이 형성되어 있다. 소오스 영역들(6)의 표면의 일부분을 노출하기 위하여 관통개구들(20)이 제1 및 제2 층간 절연막들(15, 19)과 게이트 산화막(9)을 관통하여 제공되어 있다.

제2층간 절연막(19)상에는 본 발명에 따른 스토리지 캐패시터 부들(25A, 25B)이 형성되어 있다. 스토리지 캐패시터 부들(25A, 25B)의 각각은 반구 또는 버섯 모양(이하 굴곡형이라 칭함)의 표면을 가지는 인이 도우핑된 다결정 실리콘층 즉 하부 전극층(21)을 가지고 있다. 다결정 실리콘층들(21)은 관통개구들(20)을 통하여 소오스 영역들(6)과 각각 접촉된다. 각 다결정 실리콘층(21)상에는 이 다결정 실리콘층(21)의 표면에 높게 도우핑된 불순물이 밖으로 확산되는 것을 방지 또는 최소화하는 확산 방지층(22)이 형성되어 있다. 확산방지층(22)상에는 탄타륨 산화막층과 같은 고유전체층(23)이 형성되어 있고 고유전체층(23)상에는 도전물질의 상부전극층(24)이 형성되어 있다.

지금 굴곡형 다결정실리콘의 하부 전극층상에 고유전체층을 가지는 스토리지 캐패시터의 제조방법에 대한 바람직한 실시예가 도2a-2d를 참조하여 상세히 설명된다.

도2a는 제2층간절연막(19)의 침적과 그후 관통개구(20)의 형성후 하부전극층을 형성하는 공정을 보여주는 도1의 DRAM장치의 부분단면도이다. 이 도면은 한쌍의 메모리쎌들(1A, 1B)중 하나의 메모리쎌(1B)과 관련된 스토리지 캐패시터의 제조방법을 도시의 간결성을 위해 나타내고 있지만 후술되는 공정들은 메모리쎌(1A)과 관련된 스토리지 캐패시터의 제조방법에 동일하게 적용됨을 유의하여야 한다.

도2a를 참조하면, 인이 도우프된 비정질 실리콘이 통상의 화학기상침적(CVD) 방법에 의해 침적되고 통상의 사진식각방법에 의해 패턴처리된다. 패턴화된 비정질 실리콘층(26)은 공지의 원통형 또는 왕관형의 층일 수 있다. 관통개구(20)는 상기 화학기상침적중 비정질 실리콘으로 충진될 수 있다. 그러나 상기 비정질 실리콘층(26)의 형성전에 관통개구(20)는 인으로 도핑된 다결정 실리콘으로 충진될 수 있다. 비정질 실리콘의 도우핑농도로서 1 × 10²⁰atomas/㎤ 이하의 저농도가 바람직하다. 그 이유는 후술되는 바와같이 비정질 실리콘층(26)의 도우핑농도가 낮을수록 비정질 실리콘층을 다결정 실리콘층으로 변환하는 공정중 상기 다결정실리콘층의 표면상에 형성되는 결정입자들의 직경은 더 커지기 때문이다. 또한 비정질 실리콘층(26)의 도우핑농도가 낮을 때 상기 결정입자들은 상기 다결정 실리콘층의 표면상에 균일하게 형성될 수 있다.

비정질실리콘층(26)의 형성후 비정질 실리콘층(26)의 표면은 세척되고 그 표면상의 자연산화막은 희석된 불산으로 제거된다. 그후 웨이퍼는 초고진공 CVD 장비의 챔버내에 넣어진다. 그후 웨이퍼는 전술된 공지의 결정종자법과 열처리 공정으로 처리된다. 그 결과 비정질실리콘층(26)의 표면상에 버섯 또는 반구 모양의 결정입자들을 가지는 다결정 실리콘층이 형성된다. 그후 이 다결정 실리콘층 아래에 있는 비정질 실리콘층은 약 800℃의 열처리 공정에 의해 다결정 실리콘층으로 변환될 수 있다. 이 변환된 다결정 실리콘층은 비정질 실리콘층과 비교할 때 불순물 예컨데 인의 보다 높은 농도로 도우핑될 수 있다.

도 2b 내지 도 2d는 도시의 편의상 도2a의 비정질 실리콘층의 형성후 변환된 굴곡형 다결정 실리콘층 즉 하부전극층의 표면의 일부분에 대한 연속공정들을 보여주는 상기 하부전극층의 확대 부분단면도들이다.

도2b를 참조하면 반구형 또는 버섯모양의 결정입자들(28)을 표면에 가지는 굴곡형의 다결정 실리콘층(21)이 도시되어 있다. 전술된 바와같이 비정질 실리콘층(26)의 농도가 낮을수록 결정입자들(28)의 직경은 더 커지고 결정입자들의 분포는 보다 균일해진다는 것을 유의해야 한다. 본 실시예에서 비정질 실리콘층(26)의 인도핑농도는 약 3.8 × 10¹⁹atoms/㎤이고 그 결과 성장된 결정입자들은 약 1000Å의 평균직경을 갖는다.

굴곡형의 다결정실리콘층(21)의 형성후, 이 다결정 실리콘층(21)은 고농도의 n형 불순물로 도우핑된다. 이온주입에 의한 도우핑방법은 결정입자들의 측벽들상으로의 균일한 도우핑을 곤란하게 할 수 있다. 또한 Pocl₃확산방법은 결정입자들 표면상에 실리콘과 반응하여 유리층을 만들기 때문에 성장된 결정입자들의 크기가 작아지는 문제를 갖는다. 그러므로 결정입자들(28)의 표면상의 실리콘을 소모하지 않는 확산방법 예컨데 포스핀(PH₃) 개스와 같은 불순물 함유 개스를 사용한 확산방법이 바람직할 수 있다.

본실시예에서 굴곡형 다결정실리콘층(21)은 포스핀에 함유된 인에 의해 확산된다. 이 확산은 로드록기구(load-lock mechanism)를 가지는 열처리장치 예컨데 RTP(rapid thermal process) 장비에 의해 웨이퍼온도는 약 800℃, 확산챔버내의 압력은 120Torr, 포스핀개스의 유속은 약 270 SCCM(Standard cubic centimeters per minute) 그리고 수소개스의 유속은 약 9.5 SLM(Standard litter per minute)의 조건으로 약 5분동안 행해진다. 이 확산에 의해 상기 다결정실리콘층(21)은 그 표면으로부터 약 50Å의 깊이까지 약 3 × 10²⁰atoms/㎤의 고농도로 도우핑된다.

굴곡형 다결정실리콘층(21)의 표면을 약 3 × 10²⁰atoms/㎤의 인으로 도우핑한 후 인의 밖으로의 확산을 방지 또는 최소화하는 확산방지층(또는 확산장벽층)(22)이 도2c에 보인 바와같이 상기 다결정 실리콘층(21)상에 형성된다. 확산방지층(22)은 굴곡형 다결정실리콘층(21)의 표면상의 실리콘의 소모를 최소화할 수 있고 이 표면상의 불순물 즉 인 농도의 저하를 최소화할 수 있는 물질의 층 예컨데 CVD 실리콘질화막층과 같은 물질층이다. 본 실시예에서 확산방지층(22)으로서 실리콘질화막층이 로드록장치를 가지는 클러스터(cluster) CVD장치에 의해 침적된다. 굴곡형 다결정실리콘(21)의 표면상의 자연산화막이 제거된 후 상기 굴곡형 다결정 실리콘(21)상에 CVD실리콘질화막층이 웨이퍼온도가 약 650℃이고, 암모니아 개스의 유속이 약 900 SCCM이고, 소오스개스인 다이클로로실란(Si₂H₂Cl₂)의 유속이 약 30 SCCM, 수소개스의 유속은 약 20 Slm, 반응챔버내의 압력이 약 100Torr인 조건에서 침적된다. CVD실리콘질화막층은 실리콘 함유 혼합개스와 암모니아개스의 반응에 의해 650℃와 같은 저온에서 침적되기 때문에 다결정 실리콘층(21)의 표면상의 실리콘소모를 최소화할 수 있고 표면농도의 감소를 최소화할 수 있다. 후술되는 바와같이 탄타륨산화막의 치밀화 공정에서 행해지는 열처리공정중 표면농도의 감소를 최소화하기 위한 실리콘질화막층의 두께는 약 15Å이상이 바람직하다. 다결정실리콘층(21)의 표면농도의 저하를 방지하는 것은 스토리지 캐패시터의 완성후 독출 또는 기입동작중 상부와 하부 전극간에 역바이어스가 인가될 때 상기 다결정 실리콘층(21)의 표면에 형성되는 공핍층의 확장을 방지하여 상기 캐패시터의 캐패시턴스값의 저하를 방지하는 것이다. 그러므로 역바이어스의 인가시 캐패시턴스값의 저하를 방지하기 위하여 다결정실리콘층(21)의 표면농도는 가능한 한 높이 유지되고, 이후 공정중 열처리공정에 의해 상기 캐패시컨스값이 저하되지 않게 하는 것이 요망된다.

따라서 실리콘을 함유하는 혼합개스와 질소를 함유하는 혼합개스의 반응에 의해 CVD 침적되는 실리콘 질화막층은 표면농도의 저하를 최소화할 수 있다. 실리콘질화막층은 인이 도우핑된 실리콘질화막층일 수 있다. 암모니아와 같은 질소함유개스 분위기에서 급속 열처리에 의해 형성된 RTN 실리콘 질화막층이 상기 CVD 실리콘 질화막층의 형성전에 다결정 실리콘층(21) 상에 형성될 수 있다. RTN 실리콘 질화막은 상기 역바이어스 인가시 스토리지 캐패시터의 캐패시턴스의 저하를 최소화할 수 있는 두께를 가질 수 있다.

확산방지층(22)은 다결정 실리콘층(21)의 불순물 도전형과 동일한 도전형을 가지는 도우핑된 실리콘 질화막층일 수 있다. 이 도우핑된 실리콘 질화막층은 도2b의 도우핑된 다결정 실리콘층(21)상에 형성될 수 있다. 실리콘 질화막층은 탄타륨 산화막층의 치밀화 공정과 같은 후 열처리공정중 다결정 실리콘층(21) 표면상의 도우핑 레벨의 저하가 최소화될 정도로 도우핑된다. 그러한 도우핑된 실리콘 질화막층의 사용은 다결정 실리콘층(21) 표면상의 불순물의 외부확산을 최소화하는 원인이 되고, 이에 의해 스토리지 캐패시터의 역 바이어스중 다결정 실리콘층(21)의 표면에 형성되는 공핍층의 두께가 증가하는 것을 방지할 수 있다. 그러므로 스토리지 캐패시터에 저장된 데이터의 독출 및 기입동작중 스토리지 캐패시터의 캐패시턴스의 변동을 극소화할 수 있다.

상기 도우핑된 실리콘 질화막층은 n형 불순물 함유 개스 예컨데 포스핀(PH₃)과 질소함유개스 예컨데 암모니아(NH₃)의 분위기에서 급속열처리 공정 또는 CVD 공정 또는 이들의 조합에 의해 형성될 수 있다. 또한 상기 급속열처리 또는 상기 CVD 기술에 의해 얇은 실리콘 질화막층의 형성후 이층내에 인 또는 비소를 열처리에 의해 도우핑된 실리콘 질화막층이 형성될 수 있다. 또한 급속열처리공정을 사용하는 도우핑된 실리콘 질화막층의 형성은 다결정 실리콘층(21) 표면상의 실리콘과 질소개스의 반응에 의해 다결정 실리콘층(21) 표면상의 실리콘을 소모하는 반면 CVD 공정을 사용하는 도우핑된 실리콘 질화막층의 형성은 그러한 실리콘의 소모는 없다.

급속열처리공정이 사용되는 경우 반응 챔버내에서 500∼900℃범위의 온도와 5∼500Torr의 범위의 압력에서 포스핀 개스와 암모니아 개스의 적절한 유속을 가지고 인이 도우핑된 실리콘 질화막층이 침적될 수 있다. CVD공정이 사용되는 경우 반응챔버내에서 550∼850℃ 범위의 온도와 0.1∼200Torr범위의 압력에서 SiH₄또는 SiH₂Cl₂, 포스핀 및 암모니아 개스의 적절한 유속을 가지고 인이 도우핑된 실리콘 질화막층이 침적될 수 있다.

확산방지층(22)의 침적후 침적된 CVD 실리콘질화막층의 전기적 특성을 개선하기 위하여 급속열산화(RTO)공정이 웨이퍼온도가 약 850℃이고 산소의 유속이 약 8 Slm이고 질소의 유속이 약 8 slm인 조건에서 약 120초동안 램프 가열챔버속에서 행해질 수 있다.

확산방지층(22)의 형성후 도2d에 보인 바와같이 탄타륨산화막층(23)이 웨이퍼온도가 약 410℃이고 반응챔버의 압력이 약 400mTorr이고 펜타에톡시탄타륨(Ta(OC₂H₅)₅)의 소오스개스의 유속이 약 300 SCCM이고 산소의 유속이 약 1Slm인 조건에서 CVD에 의해 침적된다. 침적된 탄타륨산화막층(23)의 두께는 약 60Å 이다. 탄타륨산화막층(23)의 CVD침적후 치밀화공정이 행해진다. 치밀화공정은 약800℃의 온도에서 건조 산소분위기에서 약 30분동안 해해진다. 상기 치밀화공정에 의해 상기 탄타륨 산화막층내의 불순물 예컨데 탄소가 제거될 수 있고 상기 티타륨 산화막층 아래의 확산방지층의 물리적 특성이 향상될 수 있다.

탄타륨산화막층(23)의 전기적 특성을 개선하기 위하여 치밀화공정은 약 30Å의 제1탄타륨 산화막층의 CVD침적후 약 15분동안 약 300℃의 온도에서 수은등으로 자외선을 방사하면서 오존개스 분위기에서 행해지고 나머지 약 30Å의 제2탄타륨산화막층의 CVD침적후 다시 약 15분동안 약 300℃의 온도에서 오존개스 분위기에서 행해지고 난후 약 30분동안 약800℃의 온도에서 건조 산소분위기에서 행해질수 있다. 치밀화 공정은 N₂0 분위기에서 약 800℃의 온도에서 급속열 아닐링에 의해 행해질 수도 있다. 또한 치밀화 공정은 습식산화(wet oxidation) 기술에 의해 행해질 수도 있다.

양호한 스텝커버리지를 가지는 CVD탄타륨 산화막층의 침적후 필수적으로 행해지는 치밀화공정은 약 800℃의 고온처리를 필요로 한다. 그러므로 전술된 바와같이 이 고온처리중 굴곡형 다결정 실리콘층(21)의 표면에 도우핑된 인 불순물농도가 밖으로의 확산에 의해 저하되는 것을 방지하는 것은 안정된 캐패시턴스를 유지하기 위해 중요하다.

도2d에 보인 바와같이 티타늄질화막층이 탄타륨산화막층(23)상에 상부전극층(24)으로서 형성된다. 그러나 상부전극층(24)으로서 텅스텐질화막층, 또는 티타늄질화막과 고융점 금속 실리사이드의 2층, 또는 티타늄질화막과 도우핑된 다결정 실리콘의 2층, 또는 티타늄질화막과 고융점금속층들, 또는 티타튬질화막과 폴리사이드층들이 사용될 수 있다.

도3을 참조하면 곡선(30)은 종래기술에 따른 램프가열에 의한 급속가열질화(RTN) 공정과 급속가열산화(RTO) 공정에 의해 형성된 실리콘질화막과 실리콘산화막을 굴곡형 다결정실리콘층(21)상에 형성한 경우 탄타륨산화막층을 가지는 스토리지 캐패시터의 캐패시턴스 특성곡선을 나타내고 있다. 곡선(32)는 본 발명 실시예에 따라 확산방지층(22)으로서 약 20Å의 두께를 가지는 CVD실리콘 질화막층의 형성후 RTO 공정을 행한 경우 스토리지 캐패시터의 캐패시턴스 특성곡선을 나타내고 있고 곡선(34)는 본 발명의 실시예에 따라 확산방지층(22)으로서 약 20Å의 두께를 가지는 CVD실리콘 질화막층의 형성후 RTO공정을 행하지 않는 경우 스토리지 캐패시터의 캐패시턴스 특성 곡선을 나타내고 있다.

종래기술의 RTN공정은 웨이퍼온도가 약 900℃이고 암모니아 개스의 유속이 약 900 SCCM이고 수소개스의 유속이 약 20 slm인 조건에서 행해졌다. RTO공정은 웨이퍼온도가 850℃이고 산소개스의 유속이 약 8 slm이고 질소개스의 유속이 약 8slm인 조건에서 약 2분동안 행해졌다. 나머지 공정들은 동일하게 적용되었다.

도3에서 수평축은 하부전극에 접지전압이 인가될 때 상부전극에 인가되는 전압을 나타내고 수직축은 89600μ㎡의 면적을 가지는 굴곡형 다결정실리콘상에 형성된 스토리지 캐패시터의 캐패시턴스값을 나타낸다.

지금 전원공급전압이 1.2볼트라 가정한다. 그러면 독출 또는 기입동작중 캐패시터의 상부전극에 인가되는 등가전압은 -0.6볼트와 0.6볼트가 된다. -0.6볼트와 0.6볼트에서 캐패시턴스값들은 각각 C_min과 C_max라 칭한다. 그러면 종래기술의 곡선(30)에서 C_min대 C_max의 비는 약 0.75이고, 본 발명의 실시예에 따른 곡선들(32)와 (34)에서 C_min대 C_max의 비는 각각 약 0.94와 약 0.92이다. 따라서 본발명에 따른 스토리지 캐패시터의 캐패시턴스가 종래기술의 것보다 안정된 캐패시턴스값을 갖는다는 것이 명백하다. 또한 곡선(34)에서 알 수 있는 바와같이 CVD실리콘 질화막층의 형성후 RTO공정을 행하는 것이 보다 높은 캐패시턴스 특성을 나타냄을 알 수 있다.

도4는 본 발명의 실시예에 따라 CVD 실리콘 질화막층의 두께들에 대한 캐패시턴스 특성곡선들을 나타내고 있다. 곡선(38)는 도3의 곡선(34)와 동일한 곡선이다. 즉 곡선(38)은 CVD실리콘질화막층의 두께가 약20Å일 경우의 캐패시턴스 특성곡선이고 곡선(36)과 (37)은 각각 CVD실리콘 질화막층의 두께가 약10Å과 약 15Å일 경우의 캐패시턴스 특성곡선이다. CVD실리콘질화막층의 두께가 얇을수록 탄타륨산화막층의치밀화 공정중 열처리에 의해 굴곡형 다결정실리콘층(21)의 표면농도가 더 낮아짐을 알 수 있다. 따라서 CVD실리콘질화막층의 두께는 적어도 15Å 이상 일것이 요망된다.

도 5는 종래기술의 RTN 실리콘 질화막층을 가지는 스토리지 캐패시터와 본 발명에 따른 도우핑된 실리콘 질화막층을 가지는 스토리지 캐패시터의 상부전극 인가전압에 관한 캐패시턴스의 변동을 보여주는 그래프이다. 도면중 수평축은 하부전극에 접지전압이 인가될때 상부전극에 인가되는 전압을 나타내고 수직축은 89600μ㎡의 면적을 가지는 굴곡형 다결정 실리콘상에 형성된 스토리지 캐패시터의 캐패시턴스값을 나타낸다.

도면중 ○표로 표시된 곡선(40)은 급속열처리장치로 450 SCCM의 포스핀 유속과 750℃의 온도에서 5분동안 굴곡형 다결정 실리콘을 도우핑한후 종래기술의 RTN공정에 의해 실리콘 질화막층이 상기 굴곡형 다결정 실리콘상에 형성된 경우 탄타륨 산화막층을 가지는 스토리지 캐패시터의 캐패시턴스 특성곡선이다. 상기 RTN 공정은 약 1분동안 0.9 slm의 암모니아 유속과 850℃의 온도에서 행해졌다. □ 표로 표시된 곡선(42)은 전술한 것과 동일한 방식으로 굴곡형 다결정 실리콘을 도우핑한 후 본 발명의 실시예에 따라 450 SCCM의 포스핀 유속과 0.9 slm의 암모니아 유속과 850℃의 온도에서 약 1분동안 급속열처리 장치에 의해 형성된 인이 도우핑된 실리콘 질화막층이 굴곡형 다결정 실리콘층상에 형성된 경우 탄타륨 산화막층을 가지는 스토리지 캐패시터의 캐패시턴스 특성곡선이다.

△ 표로 표시된 곡선(44)은 전술된 것과 동일한 방식으로 굴곡형 다결정 실리콘을 도우핑한후, 본 발명의 실시예에 따라 30 sccm의 SiH₂Cl₂유속과 0.9 slm의 암모니아 유속과 450 SCCM의 포스핀 유속과 750℃의 온도에서 약 1분동안 CVD장치에 의해 형성된 인이 도우핑된 실리콘 질화막층이 상기 굴곡형 다결정 실리콘층 상에 형성된 경우 탄타륨 산화막층을 가지는 스토리지 캐패시터의 캐패시턴스 특성곡선이다. ∇ 표로 표시된 곡선(46)은 굴곡형 다결정 실리콘의 도우핑후 곡선(42)와 관련된 상기 실리콘 질화막 형성후 곡선(44)와 관련된 상기 실리콘 질화막 형성이 연속적으로 행해진 경우 상기 스토리지 캐패시터의 캐패시턴스 특성곡선이다.

-0.6볼트와 0.6볼트에서 캐패시턴스값들이 각각 C_min과 C_max라 하면, 종래기술에 따른 곡선(40)의 C_min/C_max는 약 0.77이고 본 발명의 실시예들에 따른 곡선들(42), (44) 및 (46)의 C_min/C_max는 각각 0.97, 0.97 및 0.98이다. 따라서 본 발명에서 상부전극과 하부전극사이의 인가전압들에 관한 캐패시턴스의 변동은 종래기술에서의 이들사이의 인가전압들에 관한 캐패시턴스의 변동과 비교할때 현저하게 개선됨을 알 수 있다.

도 6은 종래기술과 본 발명의 실시예들에 따른 스토리지 캐패시터의 누설전류를 보여주는 그래프이다. 도 6에 나타낸 표시들 ○, □, △ 및 ▽과 관련된 스토리지 캐패시터들의 제조공정들은 도 5에 나타낸 상기 표시들과 관련된 제조공정들과 동일하다. 도 6에서 알 수 있는 바와같이 스토리지 캐패시터의 동작전압 즉 0∼5MV/cm의 범위에서 종래기술과 본 발명의 실시예들의 누설전류는 10^-11A/89600μ㎡이하로서 유사한 수준들을 갖는다.

전술된 바와같이 본 발명의 실시예는 고유전체층으로서 탄타륨산화막층을 사용한 스토리지 캐패시터의 제조방법에 대하여 설명되었지만 TiO₂, SrTiO₃, BaTiO₃, (Ba, Sr) TiO₃또는 pb(Zr, Ti)O₃등의 유전체층을 사용한 스토리지 캐패시터의 제조방법에도 적용될 수 있다.

전술한 바와같이 높게 도우피오딘 굴곡형 다결정실리콘층인 하부전극층과 상부전극층 사이에 탄타륨 산화막층과 같은 고유전체층을 가지는 스토리지 캐패시터에 있어서 상기 탄타륨산화막층과 상기 하부전극층 사이에 형성되는 CVD실리콘 질화막층 또는 도우핑된 실리콘질화막층과 같은 확산방지층은 탄타륨 산화막층의 치밀화와 같은 후 열처리에 관계없이 상기 높게 도우핑된 굴곡형 다결정 실리콘층의 표면 농도의 저하를 최소화함으로써 C_min대 C_max의 비값을 최대화하는 이점을 갖는다. 또한 굴곡형 다결정 실리콘층은 불순물이 함유된 개스 예컨데 포스핀개스로 도우핑되기 때문에 이 굴곡형 다결정 실리콘층의 표면은 고농도의 상기 불순물로 도우핑된 이점을 갖는다.

Claims

표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정실리콘층으로 만들어진 하부 전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서,

상기 하부전극층과 상기 고유전체층 사이에 형성되고, 후 열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도 저하를 최소화하는 확산방지층을 가짐을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 고유전체층은 탄타륨 산화막층임을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 확산방지층은 화학 기상 침적법에 의해 침적된 실리콘 질화막임으로 구성됨을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 확산방지층은 급속열처리에 의해 형성된 실리콘 질화막과 화학 기상 침적법에 의해 상기 실리콘 질화막상에 형성된 실리콘 질화막으로 구성됨을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 굴곡형의 다결정 실리콘층 표면의 도우핑된 불순물은 n형 불순물을 함유하는 혼합개스에 의해 확산된 n형 불순물임을 특징으로 하는 반도체장치.
제5항에 있어서, 상기 혼합개스는 포스핀 개스임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 실리콘 질화막층의 두께는 적어도 15Å임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 실리콘질화막층상에 형성된 실리콘 산화막층을 더 가짐을 특징으로 하는 반도체 장치.
제1항에 있어서 상기 확산방지층은 상기 다결정 실리콘층의 도전형과 동일한 도전형을 가지는 불순물로 도우핑된 실리콘 질화막층임을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 굴곡형 다결정 실리콘층 표면의 도우핑된 불순물은 n형 불순물을 함유하는 혼합개스에 의해 확산된 n형 불순물임을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 혼합개스는 포스핀 개스임을 특징으로 하는 반도체 장치.
표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정 실리콘으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서,

상기 하부전극층과 상기 고유전체층 사이에 형성되고 후 열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도 저하를 최소화하기 위하여 상기 굴곡형 다결정 실리콘 표면의 불순물의 도전형과 동일한 도전형으로 도우핑된 실리콘 질화막층 임을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 고유전체층은 탄타륨 산화막층임을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 실리콘 질화막층은 n형으로 도우핑된 층임을 특징으로 하는 반도체 장치.
표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정 실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 스토리지 캐패시터 장치에 있어서,

상기 하부전극층과 상기 고유전체층 사이에 형성되고 상기 스토리지 캐패시터의 동작중 상기 하부전극층과 상기 상부전극층 사이에 인가되는 전압에 의해 발생되는 상기 굴곡형의 다결정 실리콘층 표면상의 디플레숀층의 두께의 증가를 최소화하는 확산 장벽층을 가짐을 특징으로 하는 스토리지 캐패시터 장치.
제15항에 있어서, 상기 확산 장벽층은 화학기상 침적법에 의해 침적된 실리콘 질화막층임을 특징으로 하는 스토리지 캐패시터 장치.
제16항에 있어서, 상기 실리콘 질화막층은 상기 굴곡형의 다결정 실리콘층 표면의 불순물과 동일한 도전형을 가지는 불순물로 도우핑된 층임을 특징으로 하는 스토리지 캐패시터장치.
굴곡형의 다결정실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체장치의 제조방법에 있어서,

상기 다결정 실리콘층을 고농도의 불순물로 도우핑하는 과정과,

후열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도 저하를 최소화하는 확산방지층을 상기 도우핑된 다결정 실리콘층과 상기 고유전체층 사이에 형성하는 과정으로 구성됨을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 고유전체층은 탄타륨산화막층임을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 확산방지층은 실리콘 함유 개스와 질소 함유개스로 화학 기상 침적에 의해 침적된 실리콘 질화막층임을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 고농도의 불순물로 도우핑하는 것은 상기 불순물을 함유하는 개스에 의해 도우핑됨을 특징으로 하는 반도체 장치의 제조방법.
제21항에 있어서, 상기 개스는 포스핀 개스임을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 후열처리는 상기 탄타륨산화막층의 침적후 행해지는 치밀화공정중의 과정임을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 확산방지층은 상기 다결정 실리콘층의 불순물과 동일 도전형을 가지는 불순물로 도우핑된 실리콘 질화막임을 특징으로 하는 반도체 장치의 제조방법.
제24항에 있어서, 상기 도우핑된 실리콘 질화막층은 실리콘 함유개스와 질소 함유개스와 상기 다결정 실리콘층의 불순물과 동일한 도전형을 가지는 불순물을 함유하는 개스의 분위기에서 급속열처리에 의해 형성됨을 특징으로 하는 반도체 장치의 제조방법.
제24항에 있어서, 상기 도우핑된 실리콘 질화막층은 실리콘 함유개스와 질소함유개스와 상기 다결정 실리콘층의 불순물과 동일한 도전형을 가지는 불순물을 함유하는 개스의 분위기에서 CVD에 의해 형성됨을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 확산방지층은 질소함유 개스 분위기에서 급속열처리로 실리콘 질화막을 형성하는 공정과 실리콘 함유개스와 질소함유 개스 분위기에서 CVD에 의해 형성됨을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 확산방지층을 형성하고나서 상기 다결정 실리콘의 불순물과 동일한 도전형을 가지는 불순물을 상기확산방지층에 도핑하는 단계를 더 가짐을 특징으로 하는 반도체 장치의 제조방법.