KR100256830B1 - 평탄화된 필드 분리 영역 형성 방법 - Google Patents

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Abstract

평탄화된 필드 분리 영역은, 필드 분리 영역을 한정하도록 패터닝된 기판에 산소 및 질소 이온과 같은 분리 재료를 주입함으로써 반도체 기판에 형성되어, 인접 반도체 장치를 분리시킨다. 기판의 표면으로부터 하부로 연장된 필드 분리 영역을 형성하기 위해 주입된 분리 재료를 기판의 실리콘과 결합시킨다.

Description

평탄화된 필드 분리 영역 형성 방법 {METHOD FOR FORMING PLANARIZED FIELD ISOLATION REGIONS}
본 발명은 필드 분리 영역을 형성하는 방법에 관한 것으로, 특히, 분리 재료를 분리 영역이 될 기판 영역으로 주입함으로써 평탄화된 필드 분리 영역을 형성하는 방법에 관한 것이다.
일반적으로, 기판 내부로 연장하여 장치를 물리적으로 분리시키는 필드 산화 영역에 의하여 인접한 MOSFET 장치가 서로 분리된다. 이러한 필드 산화 영역을 형성하는 가장 일반적인 기술로는 잘 알려진 실리콘 국부 산화(LOCOS) 공정이 있다.
도 1 은 LOCOS 공정을 사용한 한 쌍의 필드 산화 영역(FOX)의 모양을 설명하는 단면도이다. 도 1 에 도시한 바와 같이, LOCOS 공정에서, 패드 산화박층 (10) 이 기판 (8) 에 형성되고, 다음으로 상부에 두꺼운 실리콘 질화물층 (12) 이 형성된다. 실리콘 질화물층 (12) 은 패터닝되고, 그 후, 실리콘 지로하물층 (12) 및 하부의 산화물층 (10) 이 기판 (8) 의 선택 영역 (14)을 노출시키도록 에칭된다. 그 다음에, 선택 영역 (14) 이 산화되어 필드 산화 영역 (FOX) 이 형성된다.
비록, 통상적인 0.5 미크론급 장치에 사용하더라도, LOCOS 로 형성된 필드 산화 영역은 영역의 소형화를 더 제한하는 다수의 결점을 갖는다. 이들 결점들 중에 가장 심각한 것은 소위 "버즈 비크(bird's beak)"라 불리는 영역에 의한 필드 산화 영역(FOX)의 과도한 측면잠식이다.
도 1 에 도시한 바와 같이, "버즈 비크" 영역은 상부 실리콘 질화물층 (12) 의 단부를 강제로 상승시키는 필드 산화 영역의 테이퍼된(tapered) 영역이 됨으로써, 필드 산화 영역의 폭을 확장 시킨다.
따라서, 버즈 비크 영역에 따른 결과로서, 항상 필드 산화 영역의 최소 폭은 포토리소그래피로 얻을 수 있는 최소 형태의 크기보다 충분히 크게 된다. 결과적으로, 이것은 최소 포토리소그래피의 형태 크기와 거의 동일한 필드 산화 영역의 폭에 비하여 얻을 수 있는 패킹(packing) 밀도를 매우 감소시킨다.
LOCOS 에 의해 형성된 필드 산화 영역(FOX)과 관련된 다른 결점은 기판 (8) 의 표면으로부터 측정된, 필드 산화 영역의 높이가 패터닝 및 에칭 단계에서 한정되는 선택 영역 (14) 의 폭에 의해 제한된다는 것이다. 따라서, 도 1 에 도시한 바와 같이, 필드 산화 영역의 폭 크기가 줄어들면, 필드 산화 영역의 높이 또한 감소한다. 높이에 있어서의 이러한 변화는 "산화물 박형화(oxide thinning)"라고 알려져 있으며, 필드 산화 영역에 의해 제공되는 절연을 감소시킨다.
거의 평탄하지 않은 상면 및 채널 주입 잠식을 포함하는 이러한 결점들은 LOCOS 로 형성된 필드 산화 영역이 하프-미크론급 이하의 공정을 수행하기에는 충분하지 않게 한다.
필드 산화 영역을 형성하는 다른 기술로는 소위 "폴리-버퍼(poly-buffer)" LOCOS 공정이라 불리는 것이 있다. 일반적으로 말하자면, 폴리-버퍼 LOCOS 공정은, 실리콘 질화물로 선택 영역 (14) 의 측벽을 라이닝(lining)하는 것이 달라진, 종래 LOCOS 공정의 변형이다.
도 2a 내지 2c 는 "폴리-버퍼" LOCOS 공정을 사용하여 필드 산화 영역을 형성하는 과정을 도시하는 단면도이다. 도 2a 에 도시한 바와 같이, 산화박층 (20) 이 기판 (8) 에 형성되고, 폴리실리콘층 (22) 및 상부 실리콘 질화물층 (24)을 형성한다. 그 다음에, 결과적인 구조가 기판 (8) 의 선택 영역에 다소의 트랜치가 형성될 때까지 패터닝된다.
도 2b를 참조하면, 에칭 단계가 완료된 후, 상기 구조는 산화되어 폴리실리콘층 (22) 의 측면 및 기판 (8) 의 노출된 영역상에 산화박층 (26)이 형성된다. 다음으로, 실리콘 질화박층 (28) 이 폴리실리콘층 (22) 의 측면 및 선택 영역 (14) 의 수직측의 산화박층 (26) 상에 형성된다.
그 다음에, 실리콘 질화박층 (28)을 갖는 도 2c를 참조하면, 선택 영역 (14) 이 산화되어 필드 산화 영역을 형성한다. 도 2c 에 도시한 바와 같이, 트렌치가 형성된 개구의 질화물 라이닝은 버즈 비크 영역에 의한 측면 잠식을 충분히 제한한다.
비록, 종래의 LOCOS 공정에 대해 충분한 향상이 있다고 해도, 폴리-버퍼 공정은 여전히 산화물 박형화에 문제가 있으며, 표면 또한 거의 평탄하지 않다. 게다가, 폴리-버퍼 공정은 전공정 흐름의 복잡성을 증가시킨다. 결과적으로, 폴리-버퍼 LOCOS 공정은 0.35 미크론 및 그 이상의 크기에 제한된다고 여겨진다.
많은 경우에, LOCOS 및 폴리-버퍼 필드 산화 영역과 관련된 결점의 상당 부분이 "트렌치 분리(trench isolation)"이라고 알려진 기술에 의해서 제거된다. "트렌치 분리"에 따르면, 우선 기판에 트렌치가 형성되고, 상기 트렌치를 산화물로 채워서 평탄화한다. 따라서, 예를 들면, 트렌치 분리는 균일한 두께 및 포토리소그래피 공정의 최소 형태 크기와 거의 동일한 폭을 갖는 완전히 평탄화된 필드 산화 영역을 형성할 수 있게 한다.
도 3a 내지 3d 는 일련의 트렌치 산화물 영역의 형성과정을 도시하는 단면도이다. 도 3a 에 도시한 바와 같이, 실리콘 질화박층 (32) 이 기판 (8) 에 형성된다. 다음으로, 질화박층 (32) 이 패터닝되고, 기판 (8) 의 선택 영역 (14) 에 트렌치가 형성될 때까지 에칭된다.
다음으로, 도 3b 에 도시한 바와 같이, 노출된 기판 영역이 산화되어 산화박층 (34)이 성장된다. 도 3c 에 도시한 바와 같이, 산화박층 (34) 이 성장된 후에, 두꺼운 산화물층 (36) 이 전 구조물 상에 형성된다. 그 다음에, 도 3d 에 도시한 바와 같이, 결과적인 구조가 실리콘 질화물 (32) 및 과잉 두께 산화물 (36) 이 제거될 때까지 평탄화됨으로써 일련의 필드 산화 영역 (38) 이 형성된다.
도 3d 에 도시되고 상기한 기재로부터 알 있는 바와 같이, 트렌치 분리는 비교적 적은 결점을 갖는다. 그러나, 한가지 결점은, 상대적으로 넓은 필드 산화 영역 (38) 에 대하여, 반응성 이온 에칭(RIE) 및 화학적 기계적 연마(CMP)와 같은 공지된 평탄화 공정이 필드 산화 영역 (38) 의 중심부에서의 산화물의 두께를 감소시키거나 디슁(dishing)시키는 경향을 갖는다는 것이다.
또다른 결점은 트렌치 분리가 비교적 복잡한 공정이라는 것이다. 따라서, 트렌치 분리에 의해 제공되는 모든 이점을 유지하면서도 종래의 트렌치 분리 공정보다는 덜 복잡하고 디슁을 제거한 평탄화된 필드 산화 영역을 형성하는 공정이 필요하다.
본 발명은 필드 분리 영역을 한정하도록 패터닝된 기판으로 분리 재료를 주입함으로써 반도체 기판에 평탄화된 필드 분리 영역을 형성하는 방법을 제공하기 위한 것이다.
도 1 은 LOCOS 공정을 사용한 한 쌍의 필드 산화영역(FOX)의 모양을 도시하는 단면도.
도 2a 내지 2c 는 "폴리-버퍼" LOCOS 공정을 사용한 필드 산화영역(FOX)의 형성 과정을 도시하는 단면도.
도 3a 내지 3d 는 일련의 트렌치 산화영역의 형성 과정을 도시하는 단면도.
도 4a 내지 4c 는 본 발명에 따른 평탄화된 필드 분리 영역을 형성하는 공정을 도시하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 기판 110 : 패터닝 재료
112 : 노출된 표면부 114 : 스크린 산화물층
116 : 주입 영역 120 : 필드 분리 영역
본 발명의 방법은 반도체 기판 상에 패터닝 재료층을 형성하는 것으로 시작된다. 그 다음에, 패터닝 재료층을 패터닝하고 기판의 표면 영역을 노출시켜서 에칭한다. 다음으로, 본 발명에 따라, 기판의 표면 영역에는 산소 및 질소와 같은 분리 재료가 주입된다. 주입된 분리 재료는 기판의 실리콘과 결합하여 기판의 표면으로부터 하부로 연장하는 필드 분리 영역을 형성한다.
본 발명의 원리가 사용된 실시예를 나타내는 첨부 도면 및 이하의 상세한 설명으로부터 본 발명의 특징 및 이점이 더 잘 이해될 수 있다.
도 4a 내지 4c 는 본 발명에 따른 평탄화된 필드 분리 영역을 형성하는 공정을 도시하는 단면도이다. 이하 상세한 설명에 따르면, 본 방법은, 종래의 경우인 산화물을 트렌치가 형성된 기판 영역에 증착시키기 보다는 분리 영역이 될 기판 영역으로 분리 재료를 주입함으로써, 평탄화된 필드 분리 영역을 형성하는데 필요한 공정을 단순화한다.
도 4a 에 도시한 바와 같이, 본 발명의 공정은 반도체 기판 (100) 상에 패터닝 재료층 (110)을 형성하는 것으로 시작된다. 산화박층을 형성한 다음에 두꺼운 질화물층을 형성함으로써 패턴 재료층 (110) 이 형성되는 것이 바람직하다. 산화박층은 하드 마스크로서 작용하는 상부 실리콘 질화물층으로부터 스트레스를 완화시키는 버퍼로서 작용한다.
다음으로, 패터닝 재료(질화물층)가 패터닝되어 일련의 필드 분리용 개구를 한정한다. 그 다음에, 패터닝 재료 (110) 의 마스크되지 않은 영역이 기판 (100) 의 대응하는 일련의 표면부 (112) 가 노출될 때까지 에칭된다. 도 4b 에 도시한 바와 같이, 에칭이 완료된 후, 박층의 스크린 산화물 (114) 이 후속 공정 단계에서 기판 (100)을 보호하도록 기판 (100) 의 노출된 표면부 (112) 에 성장된다.
다음으로, 본 발명에 따르면, 스크린 산화물로 덮인 기판 (100) 의 표면에는 산소 이온 (O+), 질소 이온 (N+) 또는 다른 유사 이온과 같은 분리 재료가 주입되어 기판 (100) 의 상면으로부터 하부로 연장하는 주입 영역 (116)을 형성한다. 주입 단계 중에 표면이 그 결정을 유지하는 것을 확보하기 위하여 웨이퍼가 외부에서 가열되거나 주입으로부터 생성된 열을 사용할 수도 있다.
산소 또는 질소 이온은 1 ×1017내지 1 ×1020㎝-2범위 내의 도즈(dose) 및 50KeV 내지 4MeV 범위 내의 에너지로 단일 주입 단계를 사용함으로써 주입될 수 있다. 선택적으로, 더 큰 필드 분리 영역의 깊이가 요구되는 경우, 동일한 도즈 및 에너지의 다중 주입 단계가 사용될 수 있다.
도 4c를 참조하면, 주입 단계가 완료된 후에, 패터닝 재료층 (110) 이 제거된다. 다음으로, 기판 (100) 은 N2와 같은 중성 분위기에서, 2 내지 10 시간의 충분한 시간 동안 1,000 내지 1400℃ 범위 내의 온도로 어닐링된다.
어닐링 단계에서, 주입된 산소 (또는 질소) 이온은 실리콘 기판과 결합하여 기판 (100) 의 상면으로부터 하부 방향으로 연장하는 필드 분리 영역 (120)을 형성한다. 또한, 어닐링 단계는 주입 단계에 의해서 발생되는 실리콘 격자에 대한 손상을 회복시킨다.
그 다음에, 스크린 산화물층 (114) 이 제거되고, 공정은 종래 공정으로 계속된다. 전체의 제조 공정에 관련하여, 본 발명의 공정 흐름은 필드 주입 및 임의의 웰 주입이 수행되기 전에 또는 후에 삽입될 수 있다.
상기한 본 발명에 따르면, 디슁 없이 완전히 평탄한 상면(기판 (100) 의 표면으로부터 얇은 스크린 산화물만을 제거하면 됨), (주입의 방향성으로 인한) 버즈 비크 효과가 없는 분리 영역 천이에 대한 급격한 활성, 및 (주입의 깊이 균일성으로 인한) 균일한 필드 산화물 두께를 갖는 필드 분리 영역을 형성하는 방법이 제공된다. 또한, 본 발명의 방법은, 트렌치 분리 공정보다 덜 복잡할 뿐만 아니라 주입 폭이 패터닝 재료층 상에 형성된 패턴 폭에 의해서 한정되기 때문에 고도의 소형화가 가능하다.
본 발명의 실행 시에 전술한 본 발명의 실시예에 대한 다양한 변경이 이루어질 수도 있다는 것을 이해하여야 한다. 따라서, 첨부된 특허청구의 범위가 본 발명의 범위를 규정하며, 이에 의해 특허청구의 범위와 균등한 범위 내의 방법 및 구조가 커버된다.

Claims (6)

  1. (정정) 실리콘 기판에 필드 분리 영역을 형성하는 방법에 있어서,
    상기 기판 상에 패터닝 재료층을 형성하는 단계;
    상기 패터닝 재료층을 패터닝 및 에칭하여 상기 기판의 표면 영역을 노출시키는 단계;
    상기 기판의 표면 영역에 분리 재료를 주입하여 상기 기판의 상면으로부터 하부로 연장하는 주입 영역을 형성하는 단계; 및
    상기 주입 영역에 주입된 재료가 실리콘 기판과 결합하여 상기 기판의 상면으로부터 하부로 연장하는 필드 분리 영역을 형성하도록 상기 기판을 어닐링하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. (정정) 제 1 항에 있어서, 상기 패터닝 재료층이 산화물층 및 상부 실리콘 질화물층을 구비하는 것을 특징으로 하는 방법.
  3. (정정) 제 1 항에 있어서, 상기 분리 재료가 산소 이온을 구비하는 것을 특징으로 하는 방법.
  4. (정정) 제 1 항에 있어서, 상기 분리 재료가 질소 이온을 구비하는 것을 특징으로 하는 방법.
  5. (정정) 제 1 항에 있어서, 상기 주입 단계에 앞서, 상기 기판 영역에 스크린 산화물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  6. (정정) 제 5 항에 있어서, 상기 어닐링 단계에 앞서, 상기 패터닝 재료층을 제거하는 단계, 및
    상기 어닐링 단계 후에, 상기 스크린 산화물층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 방법.
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