KR100292012B1 - 실리콘에집적된강유전체커패시터를위한장벽층 - Google Patents

실리콘에집적된강유전체커패시터를위한장벽층 Download PDF

Info

Publication number
KR100292012B1
KR100292012B1 KR1019970710022A KR19970710022A KR100292012B1 KR 100292012 B1 KR100292012 B1 KR 100292012B1 KR 1019970710022 A KR1019970710022 A KR 1019970710022A KR 19970710022 A KR19970710022 A KR 19970710022A KR 100292012 B1 KR100292012 B1 KR 100292012B1
Authority
KR
South Korea
Prior art keywords
layer
perovskite
ferroelectric
metal
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970710022A
Other languages
English (en)
Other versions
KR19990035743A (ko
Inventor
라마무르티 라메쉬
Original Assignee
엔, 마이클 그로브
텔코디아 테크놀로지스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔, 마이클 그로브, 텔코디아 테크놀로지스, 인코포레이티드 filed Critical 엔, 마이클 그로브
Publication of KR19990035743A publication Critical patent/KR19990035743A/ko
Application granted granted Critical
Publication of KR100292012B1 publication Critical patent/KR100292012B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B12/00—Superconductive or hyperconductive conductors, cables, or transmission lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 페로브스카이트 금속-산화물 도전성 전극(50,56)의 사이에 끼워진 페로브스카이트 강유전체 물질로 된 강유전체 스택(44)이 실리콘 트랜지스터(34)위에 있는 전계 산화물(40)을 관통하는 폴리실리콘 플러그(42)와 같은 실리콘 몸체위에 형성된다. 본 발명에 따라, 산화 장벽(46)이 하부 금속-산화물 전극과 폴리실리콘 사이에 위치된다. 산화 장벽은 Ru 및 SrRuO〈SB〉3〈/SB〉의 화합물 또는 이와 유사한 물질의 화합물; 또는 NiAl과 같은 산화 장벽 또는 플라티늄 전극 바로 아래의 금속간 장벽; 또는 플라티늄 매트릭스의 내용해성 산화물을 형성하는 두 개의 플라티늄 사이에 끼워진 내용해성 금속일 수 있다. 이렇게하여, 폴리실리콘 플러그가 산화되는 것이 방지된다.

Description

[발명의 명칭]
실리콘에 집적된 강유전체 커패시터를 위한 장벽층
[기술분야]
본 발명은 일반적으로 강유전체 및 다른 높은 유전체 페로브스카이트(perovskite)에 기초하는 메모리에 관한 것으로 특히, 실리콘 기판 상에 결정성 물질로서 형성되는 강유전체 물질을 허용하는 물질 구조에 관한 것이다.
[배경기술]
현재 상업적으로 이용가능한 대부분의 메모리 디바이스는 실리콘 기술을 기초로 하여, 디바이스 집적도의 증가 및 비용 감소로 인해 막대한 상업적 및 기술적 성공을 누려왔다. 가장 대중적인 메모리 디바이스중의 하나는 캐패시터가 본질적으로 이산화 실리콘 갭을 사이에 개재시킨 폴리실리콘 전극으로 이루어진, 동적 임의 접근 메모리(dRAM)이다. 갭을 가로지르는 누설전류는 전하가 유효 전력 없이도 수밀리초 동안 셀에 저장될 수 있을 만큼 충분히 작고, 셀이 자신의 현재 값을 판독함으로써 리프레싱된 후, 만일 충전 상태가 검출되면, 본래 전하량을 재저장한다. 응용에 있어서 주기적 리프레싱이 동작적인 주요 사안인 경우에, 본질적으로 2개의 안정한 파워공급 상태사이에서 스위칭될 수 있는 플립-플롭인 정적 램(sRAM)을 이용할 수 있지만, 만일 파워가 끊기면 메모리 상태는 소실된다. 즉, dRAM 및 sRAM은 모두 휘발성 메모리이다. 하지만, 어떤 응용에선 오랜 시간에 걸쳐 메모리셀에 아무런 파워가 공급되지 않는 경우에도 저장된 데이터가 보유되도록 적어도 일부 메모리가 비휘발성일 필요가 있다. 판독 전용 메모리(ROM)는 이러한 성능을 지니지만, 일반적으로 새로운 데이터를 재기록할 수 없다. 전형적으로 전하를 절연층에 주입하는 것에 의존하는, 다양한 유형의 전기적으로 변경가능한 ROM(EAROM)이 개발되어 왔지만, 일반적으로 이러한 EAROM의 기록 속도는 매우 느리며 고전압을 필요로 한다.
결과적으로, 메모리 물질로 실리콘-기초 물질을 사용하는 대신 저장매체로서 납 지르코뮴 티탄산염(PZT)과 같은 강유전체 물질을 사용하는 강유전체 메모리에 대해 개발이 과거 수년간 이루어져 왔다. 다음 설명은 초기의 강유전체 물질로서 PZT 사용을 설명할 것이지만, 본 발명은 기타 여러 강유전체 물질에도 응용할 수 있다.
커패시터를 형성하기 위해 강유전체 물질이 두 전극 사이에 삽입된다. 강유전체 물질은 두개의 전기적 분극(polarization) 상태간에 스위칭 가능한 것을 특징으로한다. 이러한 두 상태중의 어느 하나는 파워가 끊기면 안정 상태에 있게 되고, 분극 상태는 커패시터 플레이트에 강유전체를 유도하는 전하의 극성을 측정함으로써 알 수 있다. 따라서 강유전체 메모리는 비휘발성이고 실리콘 dRAM과 마찬가지로 고밀도로 집적될 수 있다. 흔히 강유전체 메모리 셀은, 미합중국 특허 제 5,146,299 호에 Lampe 등에 의해 개시된 바와 같이, 실리콘 전극을 위해 게이트 전극에 직접 집적된다.
그러나 상업적으로 이용가능한 강유전체 메모리는 소망하는 대로 조밀하게 대형 어레이에 집적되지 못하였다. 금속성 전극 위에 성장된 강유전체 물질의 다결정 특성으로부터 많은 문제점이 생기는 것으로 여겨진다. 고품질의 다결정 물질을 소형 셀에 유지하는 것은 어렵다. 더욱이, 다결정 입자 경계는 하나의 칩에 다수의 메모리 셀이 있는 조밀한 집적화를 달성하기 위해 요구되는 얇은 강유전체 물질에 있어서는 불량 모드가 존재한다. Inam과 본 발명자는 미합중국 특허 제 5,155,658 호에서 이트륨 바륨 구리 산화물(YBC0)이 결정성 기판위에 에피택셜 방식으로 성장할 수 있고 결정성 강유전체 납 지르콘산염 티탄산염(PZT)이 YBCO 위에 에피택셜 방식으로 성장할 수 있고 YBCO가 최종 강유전체 메모리 셀을 위한 최하부 전극으로 작용한다는 것을 확인했다. 이러한 구조는 본 발명자와 Tarascon의 미합중국 특허 제 5,168,240 호에 개시한 이전 연구 다음에 모델링되었다.
YBCO 및 PZT와 같은 상기 페로브스카이트 물질이 결정성 페로브스카이트 기판상에서 단일 결정질로서 성장하는 것으로 알려져 왔을지라도, 실리콘 기판이 사용될 수 있다면 훨씬 바람직하다. 실리콘 웨이퍼는 저렴하고 광범위하게 이용가능하며, 집적화된 메모리 어레이는 실리콘에 가장 양호하게 구현되는 지지 회로를 필요로 한다. 따라서, 실리콘 기판상에 결정성 강유전체 물질을 성장시킬 필요가 있다. 과거에는 이와 같은 개발은 소망하는 결정학적 방향으로 올바른 상(phase)의 결정화 및 형성을 개시하기 위해 하부에 놓인 실리콘 위에 강유전체 및 템플레이트층으로부터 하부에 놓인 실리콘을 화학적으로 격리시키기 위한 버퍼층에 대한 최적선택에 대해 중점을 두어왔다.
본 발명자는 미합중국 특허 제 5,270,298 호에서 (100)으로 배향된 실리콘 기판이 YBCO 또는 비즈머쓰 티탄산염(Bi4Ti3O12, 이후엔 BTO로 참조됨)과 같은 이방성 페로브스카이트로 이루어진 템플레이트 층이 뒤따르는 이트리아(ytrria) 안정화된 산화 지르코늄(YSZ)과 중첩된 구조를 개시하였다. 그 위에 다층의 결정성 페로브스카이트 디바이스 구조체가 성장된다. 예로서, 강유전체 커패시터는 초기의 전형적인 페로브스카이트 초전도체 YBCO에 대해 실온에서의 금속 특성에 좌우되는 YBCO/PZT/TBCO 구조체이다. YSZ 층은 실리콘 기판상에 형성된 반도체 디바이스를 열화시키기 위해 더욱 이동할 수 있는 화학 종(species)이 층으로부터 실리콘 기판으로 확산되는 것을 방지하는 버퍼층 및 장벽으로서 작용한다. c-축 방향으로 성장하며 결정성 질이 뛰어난 하부 YBCO 전극은 3차원 PZT 층의 후속 성장을 위해 구조적 템플레이트 및 전기적 콘택트로서의 역할을 한다.
그러나, YBCO는 c-축 방향으로 성장되어야 하는 것과 함께, 기판 표면 온도가 약 50℃ 미만임에도 불구하고 기판 히터 온도가 거의 800℃에 가까운 온도를 필요로 한다는 단점을 갖는다. 이러한 온도는 집적된 강유전체 메모리 회로의 지지회로에 대해 바람직한 Si-CMOS 공정과는 호환성이 없다. 더욱이, 전극 또는 기타 엘리먼트용으로 YBCO와 같은 층을 이룬 이방성 페로브스카이트의 사용은 반드시 피해야 할 문제점을 야기시킨다.
YBCO 전극의 사용으로 인한 문제점은 등방성이고 매우 낮은 온도에서 결정성이 높게 성장하는 3차원 금속 산화물의 전극을 사용함으로써 방지할 수 있다. 이러한 산화물의 일예로는 LaSrCoO3(LSCO, 실질적으로는 거의 La1-xSrxCoO3, 여기서 x는 0.15내지 0.85 사이이고 바람직하게는 약 0.5이다)로서, 550-650℃ 온도범위에서 거의 단결정으로 성장한다. 기타 예로는 LaCrO3, SrRuO3, 및 관련된 금속성 페로브스카이트이다. 그러나 이들 3차원 금속성 산화물 물질은 소망하는 결정학적 방향으로 YSZ-버퍼링된 실리콘 기판상에서 직접 성장되어, 결과적으로 열악한 결정학적 특성을 갖는 강유전체 PZT가 성장하게된다.
그러나 미합중국 특허 제 5,270,298 호에서는, 중간층으로서 얇은(20 내지 40 nm)층의 페로브스카이트, 특히 BTO의 사용으로 LSCO 또는 YSZ-버퍼링 된 실리콘이 높은 결정성을 갖도록 성장한다는 것을 개시했다. c-축으로 배행된 결정학적 템플레이팅 층이 적절한 온도(BTO의 경우엔 600-690℃ 의 온도, 바람직하게는 약 640℃)에서 성장할 때, 템플레이팅 층은 실리콘 기판에 대해 수직인 c-축으로 성장하는 것이 바람직하다. 결정학적 성장 방향의 선택은 이들 층을 이룬 페로브스카이트의 이방성 결정 구조 및 상이한 결정학적 면들의 표면 에너지의 이방성을 따른다. 이 경우에, 최하위-에너지 표면은 a-b평면 즉, c-축에 대해 수직인 평면이고 거의 정방형 표면 격자 공간을 갖는다.
층을 이룬 페로브스카이트 템플레이팅 층의 a-b평면은 3차원 페로브스카이트의 것들과 거의 동일한 결정 화합물 즉, 금속-산소 본딩 및 평면내(in-plane) 격자 크기를 갖는다. 결과적으로, LSCO와 같은 3차원 페로브스카이트 또는 이방성 강유전체 페로브스카이트(PZT)가 템플레이팅층의 상부에서 성장할 때, 소망하는 결정학적 상 및 방향으로 성장하고, 전형적으로 (001) 방향을 갖는 페로브스카이트 상은 표면에 대해 수직이다. 이러한 방식으로 성장된 3차원 페로브스카이트는, x-선 회절 및 투과형 전자 현미경에 의해 나타난 바와 같이 매우 뛰어난 결정성을 나타내며, 더욱 중요하게는 유사한 금속-산화물로 된 결정학적 템플레이팅 층에서 생기는 화학적 템플레이팅에 기인하는 매우 바람직한 강유전체 특성을 나타낸다. 이러한 템플레이팅을 이용한 방법은 매우 일반적이고 따라서 전형적으로 YSZ-버퍼링 된 실리콘 웨이퍼의 상부에 다양한 3차원 페로브스카이트 산화물 또는 보다 복잡한 페로브스카이트를 성장시키는 데 사용될 수 있어, 두 개의 매우 상이한 물질을 결합하여 매우 광범위한 응용 가능성이 있다.
Lampe 등의 방법에 따라 트랜지스터의 게이트에 강유전체 메모리 셀을 결합하는 방법 외에, 집적화된 강유전체 메모리 엘리먼트를 제조하는 방법은 실리콘 패스-게이트 트랜지스터의 드레인 또는 소스에 전기적으로 결합된 강유전체 커패시터를 선택적으로 설계하는 것이 바람직하다. 따라서, 실리콘과 강유전체 스택간의 인터페이스는 전도 상태로 남아있어야 한다.
동작시, 패스-게이트 트랜지스터의 게이트에 인가되는 전기 신호는 강유전체 커패시터가 판독 또는 기록을 위해 워드 라인에 연결되었는지 또는 분리되었는지의 여부를 결정한다. 패스-게이트 트랜지스터는 전형적으로 게이트 유전체로서 SiO2를 갖춘 CMOS로 구성된다. 따라서 강유전체 물질의 증착은 종래의 실리콘 CMOS 공정과 혼환성이 있는 조건에서 실행되어야 한다. 더욱 양호하게는, 강유전체 메모리셀은 CMOS 제조 공정의 일부에 대해 실리콘 웨이퍼상에 이미 형성된 SiO2층 위에 또는 SiO2층 내에 성장되어야 한다. 그러나, SiO2-코팅된 실리콘상의 LSCO와 같은 3차원 페로브스카이트의 직접 성장은 열화된 강유전체 특성을 나타냄을 경험적으로 알고 있다.
미합중국 특허 제 5,248,564 호에서는 올바른 성장 조건하에서 SiO2상에 성장한 BTO로 이루어진 템플레이팅층이 그위에 성장되는 배향된 LSCO층을 허용하는 것을 나타냈다. LSCO층은 c-축 방향으로 템플레이팅된 PZT의 상부 강유전체 층에 대한 결정학적 템플레이팅 기판 및 전극으로서의 역할을 한다. 이것의 두께는 중첩층이 SiO2/Si 기판과 접촉하지 않도록 충분히 두꺼워야 한다. BTO 층은 과성장된 3차원 페로브스카이트 LSCO의 a,b 격자 파라미터와 거의 매칭되는 파라미터를 갖는 층을 이룬 페로브스카이트의 얇은 템플레이팅층이다.
c-축 배향된 LSCO/PZT/LSCO 강유전체 커패시터는 SiO2-버퍼링된 실리콘 웨이퍼상에서 성장하는 결과로 된다. 이들 용량성 구조는 매우 바람직한 강유전체 특성을 도시할 지라도, LSCO 전극의 전기 전도성은 집적 회로 메모리 어레이에 바람직한 전기 전도도 보다 낮고 후에 성장된 결정질 강유전체 메모리 스택의 하부에 위치되어야 할 금속 플라티늄과 같은 전도성 물질로부터 획득될 수 있는 전기 전도성 보다 낮다.
1994년 10월 5일 출원된 미합중국 특허출원 제 08/318,587 호에는, 크게 방향을 이룬 플라티늄 박막이 SiO2-피복된 Si와 같은 기판의 표면이 비록 비정질인 경우에도 성장될 수 있음을 개시하였다. 예를들어, 도 1에 단면이 도시된 바와 같이, SiO2층(10)은 SiO2기판(12)위에 성장되고, 이것은 도우핑에 의해 수직으로 정의되고 실리콘 트랜지스터를 위해 측면으로 정의된 상이한 층을 포함하는 것이 가능한 것으로 여겨진다. 640 내지 680℃ 온도 범위에서 30 내지 50nmm 두께로 성장된 BTO 템플레이팅층(14)은 c-축 방향으로 형성한다. 그후, 플라티늄 박막(16)이 580 내지 640℃ 성장온도 범위로 이 표면에 성장할 때, 매우 강한(001)-방향으로 성장된다. 배향된 플라티늄 박막(16)은 강유전체 PZT층(22)을 사이에 끼우는 LSCO로 된 두 개의 3차원, 금속-산화물층(18, 20)과 같은 성장된 층이 매우 강한 결정성을 갖거나 또는 적어도 크게 방향을 이룬 구조로 에픽택셜로 증착된 후 형성된다. 이렇게하여, 결정질 강유전체 메모리가 형성될 수 있다. 강유전체 물질은 매우 일반적이다. 이 물질은 PZT 또는 기타 납 란타늄 지르코늄 티탄산염(PLZT) 또는 납니오븀 지르코늄 티탄산염(PNZT)과 같은 치환된 유도체 또는 La, Nb와 같은 도너 도펀트의 치환체인 유사한 물질, 또는 Pb 사이트에서 생기는 기타 물질일 수 있다. PZT에서, 지르코늄 및 티타늄의 비율은 상당히 변화될 수 있다. 또다른 강유전체 물질이 1994년 11월 11일에 특허출원된 미합중국 특허출원 제 08/341,728호에 개시되어 있다.
결정학적 템플레이팅 방법은 뛰어난 강유전체 신뢰도 특성을 갖춘 크게 방향을 이룬 강유전체 커패시터 스택을 제공할지라도, 비스머쓰 티탄산염 템플레이팅 층은 메모리 엘리먼트의 형성에서 추가의 에칭 단계 및 추가의 증착 단계를 필요로 한다. 중간층의 페로브스카이트 템플레이팅층 없이 실리콘 웨이퍼상에 강유전체 물질을 성장시키는 것이 바람직하다. 더욱이 강유전체 층 바로 아래의 금속층은 과거의 경험상 플라티늄상에서 성장한 PZT가 열악한 강유전체 특성, 현저히 나쁜 피로 특성을 나타낸다 할지라도 바람직할 것이다. 마지막으로, CMOS-패스 게이트 트랜지스터는 실리콘 웨이퍼위에 산화 실리콘 층을 필요로 한다. 템플레이팅층 없이 시트 저항을 감소시키기 위해 중간 Pt 층을 갖춘 SiO2/Si 웨이퍼상에 강유전체 스택을 성장시키는 것이 바람직 할 것이다. 도 2에 도시된 상기 특허출원 08/341,728호의 구조는 도 1의 구조와 유사하지만, BTO 결정학적 템플레이팅 층이 없고 SiO2층(10)의 최상부에 Pt 층(16)이 가로놓인 티타늄층(24)이 있다. 이러한 구조는 실리콘 산화물층 위에 강유전체 스택을 위해 작용하지만, 실리콘 위에 형성된 유사한 스택은 더 이상 산화되지 말아야 할 실리콘-금속 산화물 인터페이스를 필요로 한다.
상기 설명한 성장 프로세서는, 1MB정도의 메모리 집적에 유용하지만, 웨이퍼의 Si을 기초로한 CMOS부와 전기적으로 직접 콘택트되고 실리콘 회로와 직접 집적된 커패시터 구조가 바람직한 고밀도 구조에 대해서는 단점을 가진다. 실리콘 웨이퍼의 콘택트는 전형적으로 임의의 계면 SiO2층 없이 실리콘 웨이퍼상에 증착된 폴리실리콘 플러그를 통해 이루어 진다. 강유전체의 증착 동안 폴리실리콘에 대해 하향으로 어떠한 산소 확산 및 절연 SiO2층 내부로의 산화도 허용되지 않아야 한다. 그러나 강유전체 커패시터 스택과 폴리실리콘 플러그를 콘택팅은 LSCO/PZT/LSCO와 같은 강유전체 스택이 550-700℃의 상승된 온도 범위에서의 산화 분위기에서 성장하기 때문에 매우 곤란하다. 산소는 매우 용이하게 이용할 수 있고 고온에서 SiO2로 이루어진 표면층을 형성하도록 폴리실리콘 플러그로의 확산이 용이하여, 폴리실리콘과 강유전체 스택간의 전기적 콘택트를 끊는다. 플라티늄은 강유전체의 금속성 콘택트 층이 바람직하다. 산소가 Pt와 많이 반응하지 않는다 해도, 산소는 하부 층과 반응하는 Pt를 통해 용이하게 확산한다.
결과적으로, 강유전체 스택의 하부 전극과 폴리실리콘 플러그 사이에 장벽층이 삽입될 것이 요구된다. TiN과 같은 장벽층은 공지되어 있지만 현재 상황으로는 실행 가능성이 없으며 이는 이들이 강유전체 스택을 제조하기 위해 사용된 가공 조건하에서 지나치게 산화되었기 때문이다.
[발명의 요약]
본 발명은 전도성 페로브스카이트 층 특히, 3차원 페로브스카이트 층이 금속 전극 위에 형성되어지고 페로브스카이트 강유전체 층을 위한 화학적 템플레이트로서의 역할을 하는 강유전 전도성 셀로 요약할 수 있다. 혼합물 확산 장벽은 LSCO/PZT/LSCO와 같은 페로브스카이트 강유전체 스택을 증착하는 동안 행해지는 거친 산화 환경으로부터, 일반적으로 폴리실리콘 플러그인 하부에 놓인 실리콘을 절연시키는데 사용된다. 제 1 실시예에서, 확산 장벽은 플라티늄 층 바로 아래의 내화(refractory) 금속층일 수 있다. 산소는 플라티늄 층을 통해 확산되지만 플라티늄 매트릭스내에서 내화 산화물로 형성된 볼과 반응한다. 제 2 실시예에서, 금속 간 층은 산소가 실리콘으로 확산하는 것을 방지한다. 제 3 실시예에서, Ru 및 SrRuO3와 이와 유사한 물질의 화합물은 전극 및 산화장벽으로서 작용한다.
[도면의 간단한 설명]
제1도 및 제2도는 금속층 위에 템플레이팅 층을 이용하는 본 발명에 따른 강유전체 구조에 대한 단면도.
제3도는 본 발명의 장벽층을 이용하는 강유전체 셀에 대한 단면도.
제4도는 금속층 위의 3차원 페로브스카이트 층을 이용하는 본 발명의 제 1 실시예의 단면도.
제5도는 금속층에서의 산화 결과를 도시하는 도 4의 실시예의 단면도.
제6도는 산화-확산 장벽으로서 금속간 합금을 이용하는 본 발명의 제 2 실시예의 단면도.
제7도는 스트론튬 금속 층 및 전도성 스트론튬 산화물 층을 이용하는 본 발명의 제 3 실시예의 단면도.
[실시예]
본 발명의 일반적 실시예를 도 3에 단면도로 도시되어 있다. 소스(30) 및 드레인(32)이 실리콘 웨이퍼(34)에 형성된다. SiO2로 이루어진 게이트 절연층(36)과 금속 콘택트 및 상호접속층(38)은 게이트 영역위에 형성된다. 전계 산화물(40)이 그 위에 증착된다. 폴리실리콘 플러그(42) 영역은 드레인(32)위에 놓인 전계 산화물(40)이 에칭되어 플러그(42)가 증착된 것으로, 그 위로 강유전체 스택(44)이 형성된다. 도 3의 구조는 소스(30) 및 게이트에 대한 콘택트를 도시하지 않으며, 이것은 그 위에 금속 콘택트를 갖는 자신의 폴리실리콘 플러그일 수 있다.
본 실시예에서, 유전체 스택(44)은 전기적 전도성 장벽층(46), 금속층(48) 및 하부 전도성 금속 산화 전극(50)을 포함한다. 스택(44)은 패터닝 및 에칭되고, 그 위에 스택(44)의 하부의 일부에 균일하게 증착된 SiO2또는 TiO2로 이루어진 인터-유전층(52)이 형성된다. 그 위에 강유전체 층(54), 상부 전극(56) 및 상부 금속화층(58)이 증착된다. 이들 구조는 패터닝 및 에칭되고, 그 위에 또다른 SiO2층 (60)이 증착된다. 금속화층에 대한 콘택트는 명확히 도시되어 있지 않다. 이 도면은 게이트 및 드레인에 대한 콘택트를 도시하지 않으며, 마찬가지로 또는 다른 방식으로 형성될 수 있다.
본 발명의 장벽층(46)은 풍부한 템플레이팅 층(48) 및 그 위에 놓인 다른 층으로부터의 산소가 산화 금속이 형성된 것으로부터 확산되어 폴리실리콘 플러그(42)의 상부 표면영역이 이산화 실리콘 절연막으로 산화되는 것을 방지한다. 특히, 페로브스카이트 중첩층을 성장시키는데 사용되는 산화 분위기는 바람직하게는 500-650℃의 상승 온도로, 전형적인 중첩층을 관통하는 산소의 고온 확산에 의해 비보호된 하층을 강하게 산화시킨다.
본 발명의 제 1 실시예에서, 도 4에 단면도로 도시된 바와 같이, 강유전체스택(70)은 폴리실리콘 플러그(42) 위에 증착된 TiN으로 이루어진 종래의 베이스 장벽층(72)을 포함하고, TiN 장벽층(72)의 위로는 하부 전도성 금속층(74), 내화 금속층(76) 및 상부 전도성 금속층(78)을 포함하는 산소-확산 장벽이 증착된다. 바람직하게, 전도성 금속층(74, 78)은 귀금속, 바람직하게는 플라티늄과 같은 전도성 금속으로 이루어지고, 내화 금속층(76)은 Ti, Mo, W 및 Ta로 이루어진다. 그 위에는 예를 들어, LSCO로 이루어진 전도성 3차원 페로브스카이트 층(80), PZT 강유전층(82) 및 상부 전도성 3차원 페로브스카이트 층(84)이 형성된다. 하부 전도성 3차원 페로브스카이트 층(80)은 c-축으로 배향된 층을 이룬 페로브스카이트 강유전층(82)을 형성하기 위한 화학적 템플레이트로서의 작용을 한다. LSCO는 산소와 8면으로 결합된 금속을 제공하며, 이것은 과성장된 산화물 PZT와 화학적으로 호환성이 있다. 예를 들어, LSCO로 이루어진 상부 전극층(84)은 PZT층(82) 위에 성장되고 상부 Pt층(86)은 상부 LSCO층(84)과 콘택트되어 금속화를 제공한다. 드레인(32)은 위에놓인 금속층과 함께 소스 플러그(42)에 평행한 폴리실리콘 플러그와 같은 개별 수단에 의해 콘택트된다.
본 발명에서 사용되는 내화 금속은 산소 게터(getterer)로서 알려져 있다. LSCO 및 PZT 층(80,82 및 84)의 성장에 바람직한, 550-650℃의 상승된 온도범위에서 산화분위기에 노출될 때, 산소는 귀금속층(78)을 통해 확산되고 내화 금속층(76)을 산화시킨다. 도 5에 단면도로 도시된 바와 같이, 금속 산화물은 둥글게 뭉쳐지고 플라티늄 매트릭스층(92)에서 아일랜드(90)를 형성한다. 그후, 전기 도선(94)은 상부 전극층(86)에 접속되고, 아일랜드(90)에서 결합되는 산소는 Pt 매트릭스(92)를 통한 전기적 콘택트를 방해하지 않게 된다. 내화 금속층(76)에 사용된 금속 형태에 따라, 이들 금속 산화물 아일랜드(90)는 전도성, 반도체성 또는 절연성을 가질 수 있다. 층(76)에 사용될 수 있는 다른 내화 금속으로는 Ta 및 Mo 가 있다.
본 실시예는 상기 08/341,728호 특허 출원과 관련되고, 즉 SiO2-버퍼링 된 실리콘 기판은 Pt가 뒤따르는 Ti로 된 하이브리드 스택과 중첩되고, 그 위엔 LSCO/PZT/LSCO 강유전체 셀이 증착된다. 그러나, 본 실시예와 상기 08/341,728호 특허출원은 매우 상이하다. 08/341,728호 특허출원에서, SiO2층은 실리콘 기판과 Ti/Pt 하이브리드 층 사이에 놓인다. SiO2는 절연성이 높아 기판을 향하는 산소의 확산 또는 Ti 산화는 중요한 문제가 아니다. 실제로, 상기 특허 출원의 기하학적 구조는 LOCO 전극층 하부만이 전도성을 필요로하도록 전방측에서 콘택트를 가지며 Pt 및 Ti층의 전도성은 중요하지 않다. 대조적으로, 도 5의 실시예에서, TiN 층(72)은 전도성을 지니며 폴리실리콘 플러그(42)는 산화가 덜되어 절연성을 갖는 것을 보호해야 하며 후면으로부터 콘택팅되는 것을 방지한다. 따라서, Pt 및 Ti 층(74,76 및 78)은 둥글게 형성된 TiOx주위에서 전도성이 유지되도록 산화가능한 Ti를 사이에 끼우는 이중 Pt 구조로 배열된다.
이들 두 구조에는 공통점이 있다. 즉 종래의 결정학적 템플레이트는 고품질의 강유전체 셀에는 필요치 않지만 화학적 템플레이트로는 충분해야한다. BTO로 된 결정학적 템플레이팅층은 c-방향으로 크게 배향된 결정학적 성장을 제공하고 페로브스카이트 BTO 및 성장된 페로브스카이트 PZT 또는 기타 강유전체 층간에 화학적 일관성을 제공한다. LSCO로 된 템플레이팅층은 약간 배향된 템플레이팅을 이룰 수 있고, 특히 부분적으로 배향된 Pt층 위에 성장할 때 그러하다. 그러나, 열역학적인 면에선 층을 이룬 BTO 보다 강하지 못하다. 반면에, LSCO의 주요한 역활은 화학적으로 템플레이팅 효과를 나타내는 것으로 여겨진다. PZT와 같은 금속 산화물은 페로브스카이트(perovskite), 파이로클로로(pyrochlore) 또는 루타일(rutile)과 같은 다양한 상으로 성장할 수 있다. 단지 페로브스카이트 상만이 소망하는 강유전체 효과를 나타낸다. 그러나, 만일 하부층이 금속 원자 주위에 산소의 동일 8면체 결합을 갖는 LSCO와 같은 또다른 페로브스카이트 물질로 형성된다면, 후-성장된 층은 다양한 불량 매커니즘을 촉진하는 커다란 입자간(intergranular) 공간없이 고품질의 페로브스카이트 층을 더욱 많이 형성한다. LSCO가 PZT 층으로 된 강한 방향을 이룬 템플레이팅을 야기시키지 않을 지라도, 형성된 PZT는 결정학적 정도를 개선시키기 위한 추가의 노력없이 Pt상에 성장한 PZT에 손상을 가하는 피로(fatigue) 문제를 방지하는데 충분한 균일성을 갖는다.
만일 내화 금속층(76)이 Ru, Ir 또는 Os 로 된 Ⅷ 족 금속간 층으로 대체된다면, 산화에 의해 산출된 산화물은 전도성을 가지며 금속간 산화물로 이루어진 층(48)은 산화 후 상당한 균일성을 지닐 수 있다.
도 6에 단면도로 도시된 본 발명의 제 2 실시예에서, 유전체 스택(100)은 폴리실리콘 플러그(42)위에 증착된 NiAl, NiTi, NiMn 또는 NiFe와 같은 산화-저항성 2진 금속간 합금으로 이루어진 박층(102)을 포함한다. 플라티늄 하부 전극(104)은 금속간 합금층(102)위에 성장되고, LSCO/PZT/LSCO 스택(80,82 및 84)은 그 전극 위에 걸쳐 성장된다. 금속간 합금층(102)은 화학양론적 조성으로 성장할 때, 매우 전도성이 강한 금속이고 산화되기 어려운 것으로 알려져 있다. 중요한 것은, 이것이 페로브스카이트 LSCO(80 및 84) 및 PZT(82)가 고온 성장하는 동안 산소 확산에 대한 장벽층으로서 작용한다는 것이다. 금속간 합금층(102)은 거의 AB 또는 A3B 형태의 조성을 가질 수 있고, 여기서 A는 Ni 또는 Co 일 수 있고, B는 Al, Ti, Mg, Cr 또는 Fe일 수 있다.
도 7에 단면도로 도시된 본 발명의 제 3 실시예에는, 폴리실리콘 플러그상에서 높은 유전상수를 갖춘 물질의 집적화에 효과적인 것으로 알려진 구조를 사용한다. 유전체 스택(110)은 자신의 하부에 폴리실리콘 플러그위에 증착되고 산화 장벽으로서 작용하는 Ru로 이루어진 박층(112)을 포함한다. SrRuO3또는 더욱 일반적으로는 SrxRu2-xO3, 여기서 x는 0.9〈x〈1.1 일 수 있지만 화학양론 층을 산출하기 위해 바람직하게는 1이고 Ru층(112)위에 증착되며, 또한 산화장벽으로서 작용하며 중요하게는 LSCO와 같은 과성장된 페로브스카이트 층(80)을 위해 화학적 템플레이팅을 촉진하도록 페로브스카이트 구조로 형성된다. 두 층(112 및 114)은 기상 또는 스퍼터링으로 증착될 수 있다. 루테늄(ruthenium)은 전도성 금속이지만 이것의 산화물은 루타일을 형성하고, 이것은 필요한 템플레이팅을 제공하지 못한다. 반면에 스트론튬 루테네이트(strontium ruthenate)는 바람직한 전도성 페로브스카이트 산화물이다. SrRuO3층(114)을 통하여 확산되는 산소는 Ru층(112)에서 RuOx를 형성할 것이다. 이 산화물(RuOx)은 매우 높은 전도성을 갖는다. 더우기, 페로브스카이트 구조 산화물로 되는 SrRuO3층은 LSCO/PZT/LSCO 강유전체 스택(110)으로 소망하는 페로브스카이트 구조의 핵 형성을 돕는다. 대안으로적으로, 금속/금속-산화물 헤테로구조는 Ir 및 SrxIr2-xO3로 형성될 수 있다. Ir로 된 금속층 및 SrIrO3로 된 산화 금속층은 대응 Ru층에 상응하는 유사한 특성을 갖는다. 이리듐 층은 금속성 및 전도성이고, 페로브스카이트 SrIrO3층은 적절한 전도성을 갖는다.
상기 실시예가 강유전체 메모리를 설명하였을 지라도, 본 발명은 페로브스카이트 층이 예를 들어 고성능 dRAM인 고 유전층을 형성하는 기타 반도체 구조 및 메모리에 적용할 수 있다.
이렇게하여 본 발명은 실리콘 기판에 집적화되는 기타 페로브스카이트 구조 또는 산화물-기초 강유전체 스택을 허용하는 산화 장벽층을 제공한다.

Claims (18)

  1. 실리콘 표면을 갖는 기판; 상기 표면에 산소의 이동을 방지하기 위해 상기 기판 표면상에 형성된 전기적으로 전도성을 띤 장벽을 포함하는데, 상기 장벽은,
    a) 그내부에 금속 산화물 아일랜드를 갖는 금속성 매트릭스를 포함하는 금속성 조성물,
    b) Ni, Co, Fe 및 Mn으로 이루어진 그룹에서 선택된 제 1 원소 및 Al, Ga, Ti 및 Cr로 이루어진 그룹에서 선택된 제 2 원소를 포함하는 전기적으로 전도성을 띤 금속간 합금을 포함하는 금속성 조성물, 및
    c) 그내부에 형성된 제 1 금속의 전도성 페로브스카이트를 갖는 제 1 금속의 조성물층을 포함하는 금속성 조성물로 이루어진 그룹에서 선택된 조성물층을 포함하고; 상기 장벽 상에 형성되고 전기적으로 전도성을 띠고, 화학적 템플레이트층을 포함하는 하부 전극; 상기 화학적 템플레이트층 상에 형성되어 템플레이트되는 강유전체층; 및 상기 강유전체 층에 형성된 상부 전극을 포함하는 것을 특징으로 하는 다층 강유전체 셀.
  2. 제1항에 있어서, 상기 기판이 폴리실리콘을 포함하는 것을 특징으로 하는 강유전체 셀.
  3. 제1항에 있어서, 상기 화학적 템플레이팅 층이 페로브스카이트를 포함하는 것을 특징으로 하는 강유전체 셀.
  4. 제3항에 있어서, 상기 페로브스카이트가 3차원 페로브스카이트인 것을 특징으로 하는 강유전체 셀.
  5. 제1항에 있어서, 상기 금속 산화물이 내화 금속인 것을 특징으로 하는 강유전체 셀.
  6. 제5항에 있어서, 상기 내화 금속이 티타늄인 것을 특징으로 하는 강유전체 셀.
  7. 제1항에 있어서, 상기 금속 산화물이 Ru, Ir 또는 Os 로 이루어진 그룹으로부터 선택된 Ⅷ 족 금속인 것을 특징으로 하는 강유전체 셀.
  8. 제1항에 있어서, 상기 금속성 매트릭스가 귀금속인 것을 특징으로 하는 강유전체 셀.
  9. 제8항에 있어서, 상기 귀금속이 플라티늄인 것을 특징으로 하는 강유전체 셀.
  10. 제1항에 있어서, 상기 금속간 합금이 NiAl인 것을 특징으로 하는 강유전체 셀.
  11. 제1항에 있어서, 상기 금속간 합금층과 상기 하부 전극 페로브스카이트 층 사이에 형성된 플라티늄 층을 더 포함하는 것을 특징으로 하는 강유전체 셀.
  12. 제1항에 있어서, 상기 제 1 금속이 루테늄 및 이리듐으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 강유전체 셀.
  13. 제12항에 있어서, 상기 제 1 금속이 루테늄이고 상기 전도성 페로브스카이트 층은 루테늄, 스트론튬 및 산소인 것을 특징으로 하는 강유전체 셀.
  14. 전도성 실리콘 표면을 갖는 실리콘 기판; 상기 표면에서 산소의 이동을 방지하기 위해 상기 실리콘 표면상에 형성된 전기적으로 전도성을 띤 장벽을 포함하는데, 상기 장벽은,
    a) 그내부에 포함된 금속 산화물을 갖는 플라티늄 매트릭스에 의해 겹쳐진 플라티늄을 포함하는 금속성 조성물,
    b) Ni, Co, Fe 및 Mn으로 이루어진 그룹에서 선택된 제 1 원소 및 Al, Ga, Ti 및 Cr로 이루어진 그룹에서 선택된 제 2 원소를 포함하는 금속간 합금을 포함하는 금속성 조성물.
    c) Sr, Ru 및 O를 포함하는 금속성 산화물에 의해 중첩된 Ru를 포함하는 금속성 조성물로 이루어진 그룹에서 선택된 조성물 층을 포함하고; 상기 장벽상에 형성된 전도성 3차원 페로브스카이트의 하부 전극; 상기 하부 전극상에 형성된 페로브스카이트의 비전도성 층; 상기 비전도성층 상에 형성된 상기 3차원 페로브스카이트의 상부 전극을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로 구조.
  15. 제14항에 있어서, 상기 비전도성 층이 강유전체 페로브스카이트인 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  16. 제14항에 있어서, 상기 금속 산화물이 내화 금속인 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  17. 제16항에 있어서, 상기 내화 금속이 Ti인 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  18. 제14항에 있어서, 상기 금속간 합금은 NiAl인 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
KR1019970710022A 1995-06-28 1996-06-24 실리콘에집적된강유전체커패시터를위한장벽층 Expired - Fee Related KR100292012B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US49745795A 1995-06-28 1995-06-28
US08/497457 1995-06-28
US8/497457 1995-06-28
PCT/US1996/010780 WO1997001854A1 (en) 1995-06-28 1996-06-24 Barrier layer for ferroelectric capacitor integrated on silicon

Publications (2)

Publication Number Publication Date
KR19990035743A KR19990035743A (ko) 1999-05-25
KR100292012B1 true KR100292012B1 (ko) 2001-11-15

Family

ID=23976959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970710022A Expired - Fee Related KR100292012B1 (ko) 1995-06-28 1996-06-24 실리콘에집적된강유전체커패시터를위한장벽층

Country Status (8)

Country Link
US (1) US5838035A (ko)
EP (1) EP0972309A4 (ko)
JP (1) JP3373525B2 (ko)
KR (1) KR100292012B1 (ko)
CA (1) CA2225681C (ko)
IL (1) IL118756A (ko)
TW (1) TW298649B (ko)
WO (1) WO1997001854A1 (ko)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194751B1 (en) * 1994-11-15 2001-02-27 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low Curie point ferroelectrics and encapsulation
US5541807A (en) * 1995-03-17 1996-07-30 Evans, Jr.; Joseph T. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
JP3417167B2 (ja) * 1995-09-29 2003-06-16 ソニー株式会社 半導体メモリ素子のキャパシタ構造及びその形成方法
US5777356A (en) * 1996-01-03 1998-07-07 Bell Communications Research, Inc. Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same
JP3385889B2 (ja) * 1996-12-25 2003-03-10 株式会社日立製作所 強誘電体メモリ素子及びその製造方法
CN1259227A (zh) * 1997-06-09 2000-07-05 特尔科迪亚技术股份有限公司 晶体钙钛矿铁电单元的退火和呈现阻挡层特性改善的单元
JP3452800B2 (ja) * 1997-06-30 2003-09-29 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 高集積記憶素子およびその製造方法
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6200874B1 (en) * 1997-08-22 2001-03-13 Micron Technology, Inc. Methods for use in forming a capacitor
JPH11195768A (ja) * 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
US6162744A (en) * 1998-02-28 2000-12-19 Micron Technology, Inc. Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6156638A (en) 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6700145B1 (en) * 1998-04-30 2004-03-02 International Business Machines Corporation Capacitor with high charge storage capacity
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
US6255186B1 (en) 1998-05-21 2001-07-03 Micron Technology, Inc. Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom
JP3931445B2 (ja) * 1998-09-10 2007-06-13 株式会社日立製作所 半導体装置の製造方法
JP3249496B2 (ja) * 1998-11-10 2002-01-21 株式会社東芝 半導体装置及び半導体装置の製造方法
US6545856B1 (en) * 1998-11-30 2003-04-08 Interuniversitair Microelectronica Centrum (Imec) Method of fabrication of a ferro-electric capacitor and method of growing a PZT layer on a substrate
DE19858357A1 (de) * 1998-12-17 2000-06-29 Siemens Ag Mikroelektronische Struktur sowie Verfahren zu deren Herstellung
US6144053A (en) * 1999-01-20 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor with a high dielectric constant film
US6075264A (en) * 1999-01-25 2000-06-13 Samsung Electronics Co., Ltd. Structure of a ferroelectric memory cell and method of fabricating it
US6194754B1 (en) * 1999-03-05 2001-02-27 Telcordia Technologies, Inc. Amorphous barrier layer in a ferroelectric memory cell
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
US6688729B1 (en) 1999-06-04 2004-02-10 Canon Kabushiki Kaisha Liquid discharge head substrate, liquid discharge head, liquid discharge apparatus having these elements, manufacturing method of liquid discharge head, and driving method of the same
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
KR100335494B1 (ko) * 1999-10-30 2002-05-08 윤종용 Ｂｓｔ 유전막에 구리를 함유한 커패시터 및 그 제조방법
DE19958200B4 (de) * 1999-12-02 2006-07-06 Infineon Technologies Ag Mikroelektronische Struktur und Verfahren zu deren Herstellung
US6475854B2 (en) 1999-12-30 2002-11-05 Applied Materials, Inc. Method of forming metal electrodes
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6392257B1 (en) 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
KR20030011083A (ko) 2000-05-31 2003-02-06 모토로라 인코포레이티드 반도체 디바이스 및 이를 제조하기 위한 방법
KR100616211B1 (ko) * 2000-06-19 2006-08-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US6597028B2 (en) * 2000-06-26 2003-07-22 Ramtron International Corporation Capacitively coupled ferroelectric random access memory cell and a method for manufacturing the same
US20020000584A1 (en) * 2000-06-28 2002-01-03 Motorola, Inc. Semiconductor structure and device including a monocrystalline conducting layer and method for fabricating the same
US6501973B1 (en) 2000-06-30 2002-12-31 Motorola, Inc. Apparatus and method for measuring selected physical condition of an animate subject
US6579783B2 (en) 2000-07-07 2003-06-17 Applied Materials, Inc. Method for high temperature metal deposition for reducing lateral silicidation
US6590236B1 (en) 2000-07-24 2003-07-08 Motorola, Inc. Semiconductor structure for use with high-frequency signals
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6432546B1 (en) * 2000-07-24 2002-08-13 Motorola, Inc. Microelectronic piezoelectric structure and method of forming the same
WO2002009187A2 (en) 2000-07-24 2002-01-31 Motorola, Inc. Heterojunction tunneling diodes and process for fabricating same
KR100687433B1 (ko) * 2000-07-29 2007-02-26 주식회사 하이닉스반도체 캐패시터의 하부전극 형성 방법
US6518198B1 (en) * 2000-08-31 2003-02-11 Micron Technology, Inc. Electroless deposition of doped noble metals and noble metal alloys
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US6794705B2 (en) * 2000-12-28 2004-09-21 Infineon Technologies Ag Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
US20020096683A1 (en) 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US6674633B2 (en) * 2001-02-28 2004-01-06 Fujitsu Limited Process for producing a strontium ruthenium oxide protective layer on a top electrode
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
KR100359299B1 (en) * 2001-03-26 2002-11-07 Samsung Electronics Co Ltd Semiconductor memory device having resist pattern and method for forming metal contact thereof
WO2002082551A1 (en) 2001-04-02 2002-10-17 Motorola, Inc. A semiconductor structure exhibiting reduced leakage current
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6858862B2 (en) * 2001-06-29 2005-02-22 Intel Corporation Discrete polymer memory array and method of making same
US6992321B2 (en) 2001-07-13 2006-01-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials
US6531740B2 (en) 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US7019332B2 (en) 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6960479B2 (en) * 2001-07-20 2005-11-01 Intel Corporation Stacked ferroelectric memory device and method of making same
US6855992B2 (en) 2001-07-24 2005-02-15 Motorola Inc. Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
WO2003030224A2 (en) 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
US20030029715A1 (en) 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
JP2003051582A (ja) * 2001-08-07 2003-02-21 Hitachi Ltd 半導体装置およびその製造方法
US20030034491A1 (en) 2001-08-14 2003-02-20 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices for detecting an object
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US20030071327A1 (en) 2001-10-17 2003-04-17 Motorola, Inc. Method and apparatus utilizing monocrystalline insulator
US6743643B2 (en) * 2001-11-29 2004-06-01 Symetrix Corporation Stacked memory cell having diffusion barriers
US6787831B2 (en) * 2002-01-15 2004-09-07 Infineon Technologies Aktiengesellschaft Barrier stack with improved barrier properties
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4859333B2 (ja) * 2002-03-25 2012-01-25 セイコーエプソン株式会社 電子デバイス用基板の製造方法
US6916717B2 (en) 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
US7169619B2 (en) 2002-11-19 2007-01-30 Freescale Semiconductor, Inc. Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process
US6885065B2 (en) 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
JP2004221467A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 半導体装置及びその製造方法
US7020374B2 (en) 2003-02-03 2006-03-28 Freescale Semiconductor, Inc. Optical waveguide structure and method for fabricating the same
US6965128B2 (en) 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices
US7095067B2 (en) * 2003-05-27 2006-08-22 Lucent Technologies Inc. Oxidation-resistant conducting perovskites
JP4663216B2 (ja) * 2003-06-10 2011-04-06 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
DE10341059B4 (de) * 2003-09-05 2007-05-31 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
TWI253392B (en) * 2004-03-29 2006-04-21 Canon Kk Dielectric member, piezoelectric member, ink jet head, ink jet recording apparatus and producing method for ink jet recording apparatus
TWI244205B (en) * 2004-06-11 2005-11-21 Univ Tsinghua A lead barium zirconate-based fatigue resistance ferroelectric and ferroelectric memory device made from the same
KR100718267B1 (ko) * 2005-03-23 2007-05-14 삼성전자주식회사 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
US20070120164A1 (en) * 2005-10-20 2007-05-31 Canon Kabushiki Kaisha Film forming method and oxide thin film element
JP4433200B2 (ja) * 2005-12-20 2010-03-17 セイコーエプソン株式会社 強誘電体キャパシタおよび半導体装置
KR100713936B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100823168B1 (ko) * 2007-01-08 2008-04-18 삼성전자주식회사 강유전체 메모리 장치 및 그 형성 방법
JP2011060825A (ja) * 2009-09-07 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US9853325B2 (en) 2011-06-29 2017-12-26 Space Charge, LLC Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices
US10601074B2 (en) 2011-06-29 2020-03-24 Space Charge, LLC Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices
US11996517B2 (en) 2011-06-29 2024-05-28 Space Charge, LLC Electrochemical energy storage devices
US11527774B2 (en) 2011-06-29 2022-12-13 Space Charge, LLC Electrochemical energy storage devices
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
WO2019173626A1 (en) 2018-03-07 2019-09-12 Space Charge, LLC Thin-film solid-state energy-storage devices
WO2020210257A1 (en) 2019-04-08 2020-10-15 Kepler Computing Inc. Doped polar layers and semiconductor device incorporating same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0949313A1 (en) * 1998-04-02 1999-10-13 Technical Fibre Products Limited Intumescent material

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423087A (en) * 1981-12-28 1983-12-27 International Business Machines Corporation Thin film capacitor with a dual bottom electrode structure
US4495222A (en) * 1983-11-07 1985-01-22 Motorola, Inc. Metallization means and method for high temperature applications
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
US5146299A (en) * 1990-03-02 1992-09-08 Westinghouse Electric Corp. Ferroelectric thin film material, method of deposition, and devices using same
NL9000602A (nl) * 1990-03-16 1991-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum.
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
JP3021800B2 (ja) * 1990-07-24 2000-03-15 セイコーエプソン株式会社 半導体装置及びその製造方法
JP3006053B2 (ja) * 1990-08-07 2000-02-07 セイコーエプソン株式会社 半導体装置
JPH04158570A (ja) * 1990-10-22 1992-06-01 Seiko Epson Corp 半導体装置の構造及びその製造方法
US5168420A (en) * 1990-11-20 1992-12-01 Bell Communications Research, Inc. Ferroelectrics epitaxially grown on superconducting substrates
JP3264506B2 (ja) * 1991-11-18 2002-03-11 ローム株式会社 強誘電体不揮発性記憶装置
DE4294151T1 (de) * 1991-12-03 1994-01-13 Nippon Denso Co Magnetoresistives Element und Herstellungsverfahren dafür
US5468684A (en) * 1991-12-13 1995-11-21 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
US5270298A (en) * 1992-03-05 1993-12-14 Bell Communications Research, Inc. Cubic metal oxide thin film epitaxially grown on silicon
US5155658A (en) * 1992-03-05 1992-10-13 Bell Communications Research, Inc. Crystallographically aligned ferroelectric films usable in memories and method of crystallographically aligning perovskite films
JPH05283756A (ja) * 1992-03-31 1993-10-29 Murata Mfg Co Ltd 強誘電体薄膜素子
KR100325967B1 (ko) * 1992-04-20 2002-06-20 윌리엄 비. 켐플러 유전체 물질에의 전기 접속부
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5248564A (en) * 1992-12-09 1993-09-28 Bell Communications Research, Inc. C-axis perovskite thin films grown on silicon dioxide
EP0618597B1 (en) * 1993-03-31 1997-07-16 Texas Instruments Incorporated Lightly donor doped electrodes for high-dielectric-constant materials
JP3319869B2 (ja) * 1993-06-24 2002-09-03 三菱電機株式会社 半導体記憶装置およびその製造方法
US5440173A (en) * 1993-09-17 1995-08-08 Radiant Technologies High-temperature electrical contact for making contact to ceramic materials and improved circuit element using the same
JPH0793969A (ja) * 1993-09-22 1995-04-07 Olympus Optical Co Ltd 強誘電体容量素子
US5585300A (en) * 1994-08-01 1996-12-17 Texas Instruments Incorporated Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes
US5554564A (en) * 1994-08-01 1996-09-10 Texas Instruments Incorporated Pre-oxidizing high-dielectric-constant material electrodes
US5479317A (en) * 1994-10-05 1995-12-26 Bell Communications Research, Inc. Ferroelectric capacitor heterostructure and method of making same
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
US5555486A (en) * 1994-12-29 1996-09-10 North Carolina State University Hybrid metal/metal oxide electrodes for ferroelectric capacitors
US5593914A (en) * 1996-03-19 1997-01-14 Radiant Technologies, Inc. Method for constructing ferroelectric capacitor-like structures on silicon dioxide surfaces

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0949313A1 (en) * 1998-04-02 1999-10-13 Technical Fibre Products Limited Intumescent material

Also Published As

Publication number Publication date
CA2225681A1 (en) 1997-01-16
EP0972309A1 (en) 2000-01-19
KR19990035743A (ko) 1999-05-25
IL118756A (en) 2000-11-21
CA2225681C (en) 2001-09-11
US5838035A (en) 1998-11-17
EP0972309A4 (en) 2000-01-19
JP3373525B2 (ja) 2003-02-04
WO1997001854A1 (en) 1997-01-16
TW298649B (ko) 1997-02-21
JPH11502376A (ja) 1999-02-23
IL118756A0 (en) 1996-10-16

Similar Documents

Publication Publication Date Title
KR100292012B1 (ko) 실리콘에집적된강유전체커패시터를위한장벽층
JP3343356B2 (ja) シリコン上に集積された強誘電体キャパシタ用の電極構造および作成方法
US5777356A (en) Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same
JP2722061B2 (ja) 半導体メモリセルのキャパシタ構造およびその形成方法
US6115281A (en) Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
US6974985B2 (en) Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same
US7598095B2 (en) Ferroelectric memory and ferroelectric capacitor with Ir-alloy electrode or Ru-alloy electrode and method of manufacturing same
KR20010013595A (ko) 개선된 장벽 특성을 나타내는 결정 퍼로브스카이트강유전체 셀을 어닐링하는 방법
US7745233B2 (en) Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same
US7696549B2 (en) Bismuth ferrite films and devices grown on silicon
US6727156B2 (en) Semiconductor device including ferroelectric capacitor and method of manufacturing the same
US6893912B2 (en) Ferroelectric capacitor memory device fabrication method
US6914282B2 (en) Ferroelectric device and method for making
US6297085B1 (en) Method for manufacturing ferroelectric capacitor and method for manufacturing ferroelectric memory
JPH1012832A (ja) 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法
JP2001127262A (ja) 強誘電体キャパシタ、その製造方法、および半導体装置
JP3212194B2 (ja) 半導体装置の製造方法
JPH0982915A (ja) 半導体装置の製造方法
JPH09223779A (ja) 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法
JP2002329845A (ja) 強誘電体メモリ素子の製造方法および強誘電体メモリ装置
KR100363068B1 (ko) 실리콘에집적된강유전커패시터및그제조방법
JPH10242308A (ja) 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法
JP2001102543A (ja) 半導体装置及びその製造方法
JP2007053141A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

A201 Request for examination
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20040320

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040320

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000