KR100965112B1 - 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀어레이 및 이 어레이를 형성하기 위한 방법 - Google Patents
스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀어레이 및 이 어레이를 형성하기 위한 방법 Download PDFInfo
- Publication number
- KR100965112B1 KR100965112B1 KR1020047002026A KR20047002026A KR100965112B1 KR 100965112 B1 KR100965112 B1 KR 100965112B1 KR 1020047002026 A KR1020047002026 A KR 1020047002026A KR 20047002026 A KR20047002026 A KR 20047002026A KR 100965112 B1 KR100965112 B1 KR 100965112B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon layer
- slots
- forming
- dielectric
- strip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims abstract description 78
- 230000009977 dual effect Effects 0.000 title description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 199
- 229920005591 polysilicon Polymers 0.000 claims abstract description 198
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 38
- 125000006850 spacer group Chemical group 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 abstract description 24
- 230000008878 coupling Effects 0.000 abstract description 12
- 238000010168 coupling process Methods 0.000 abstract description 12
- 238000005859 coupling reaction Methods 0.000 abstract description 12
- 239000004020 conductor Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 6
- 238000010292 electrical insulation Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 171
- 150000004767 nitrides Chemical class 0.000 description 33
- 230000008569 process Effects 0.000 description 22
- 239000000543 intermediate Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000006870 function Effects 0.000 description 12
- 239000007943 implant Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 229920001577 copolymer Polymers 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004448 titration Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/687—Floating-gate IGFETs having more than two programming levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
- H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
집적된 비휘발성 메모리 회로는 반도체 기판표면상에 얇은 유전체 층을 성장시킨다음에 도핑된 폴리실리콘과 같은 도전재료층을 상기 유전체층상에 증착시킴으로서 형성되며, 도전재료는 개별 플로팅 게이트의 행 및 열로 분리된다. 기판내의 셀 소스 및 드레인 확산부는 행을 가로질러 연속적으로 연장된다. 플로팅 게이트의 행사이에 증착된 필드 유전체는 행사이에 전기절연을 제공한다. 얕은 트렌치는 그들의 길이를 따르는 확산의 도전성을 방해하지 않고 행사이에 포함될 수있다. 깊은 유전체 충진 트렌치는 어레이 및 주변회로사이의 기판내에 전기절연을 위하여 형성된다. 플로팅 게이트 및 제어 게이트사이의 필드 결합 영역을 증가시키는 다양한 기술이 포함된다. 다른 기술은 플로팅 게이트사이의 필드결합을 감소시키기 위하여 제어 게이트사이의 유전체 두께를 증가시킨다. 또 다른 기술은 플로팅 게이트사이를 차폐시키기 위하여 제어 게이트를 사용한다.
Description
본 발명은 일반적으로 비휘발성 플래시 메모리 시스템, 특히 두개의 플로팅 게이트를 개별적으로 포함하는 메모리 셀의 메모리 어레이과 결과적인 구조물을 형성하기 위한 방법에 관한 것이다.
소스 및 드레인 확산부사이에 "스플릿-채널"을 가진 플래시 EEPROM(전기적 소거가능 및 프로그램가능 판독전용 메모리) 셀의 어레이를 사용하며 특히 소형 팩터 카드의 형태로 오늘날 사용되는 상업적으로 성공한 많은 비휘발성 메모리 제품이 존재한다. 셀의 플로팅 게이트는 채널의 한 부분상에 배치되고, 워드라인(또한 제어 게이트로 언급됨)은 다른 채널부분 뿐만아니라 플로팅 게이트상에 배치된다. 이는 두개의 트랜지스터가 직렬로 배치된 셀을 효율적으로 형성하며, 두개의 트랜지스터중 한 트랜지스터(메모리 트랜지스터)는 플로팅 게이트상의 전하량과 채널의 부분을 통해 흐를 수 있는 전류량을 제어하는 워드라인상의 전압의 조합으로 동작하며, 다른 트랜지스터(선택 트랜지스터)는 게이트로서만 사용되는 워드라인을 가진다. 워드라인은 플로팅 게이트의 행상에서 연장된다. 상기와 같은 셀, 메모리 시스템에서의 상기 셀의 용도 및 상기 셀을 제조하기 위한 방법은 미국특허 제5,070,032호, 제5,095,344호, 제5,315541호, 제5,434,063호 및 제5,661,053호와 1999년 1월 27일에 출원된 공동계류중인 미국특허 출원번호 제09/239,073호에 개시되어 있으며, 이들 특허들 및 출원은 여기에 참조문헌으로서 통합된다.
상기 스플릿-채널 플래시 EEPROM 셀은 플로팅 게이트 및 워드 라인사이에 배치된 스티어링 게이트를 추가하도록 수정될 수 있다. 어레이의 각각의 스티어링 게이트는 워드라인에 수직한 플로팅 게이트의 한 열상에서 연장한다. 이에 대한 효과는 워드라인을 릴리프하여 선택된 셀을 판독하거나 프로그래밍할때 두 기능을 동시에 수행한다는 것이다. 이들 두 기능은 (1) 선택 트랜지스터의 게이트로서 사용하여 적정 전압으로 선택 트랜지스터를 턴온 및 턴오프시키고 (2) 워드라인 및 플로팅 게이트사이의 전기장(용량성) 결합을 통해 적정 레벨로 플로팅 게이트의 전압을 구동시키는 것이다. 종종, 이들 두 기능은 단일 전압으로 최적방식으로 수행하는 것이 곤란하다. 스티어링 게이트를 추가함으로서, 워드라인은 단지 기능(1)만을 수행하며 추가된 스트어링 게이트는 기능(2)을 수행한다. 플래시 EEPROM 어레이에 스티어링 게이트를 사용하는 기술적 사항은 예컨대 미국특허 제5,313,421호 및 제6,222,762호에 개시되어 있으며, 이들 특허는 여기에 참조문헌으로서 통합된다.
전술한 두가지 형태의 메모리 셀 어레이중 한 형태는 기판으로부터 플로팅 게이트로 전자를 주입하여 셀의 플로팅 게이트를 프로그래밍한다. 이는 채널영역을 적절히 도핑하고 소스, 드레인 및 나머지 게이트에 적정 전압을 인가함으로서 달성된다. 소위 "소스측" 주입이 바람직하며, 이는 전술한 미국특허 제5,313,421호에 개시되어 있다.
플로팅 게이트로부터 전하를 제거하여 메모리 셀을 소거하는 두가지 기술은 전술한 두 형태의 메모리 셀 어레이에서 사용된다. 한 기술은 전자가 플로팅 게이트 및 기판사이의 유전체층의 일부분을 통해 터널링하도록 하는 소스, 드레인 및 다른 게이트(들)에 적정 전압을 인가함으로서 기판을 소거하는 것이다. 다른 소거 기술은 플로팅 게이트 및 다른 게이트사이에 배치된 터널 유전체층을 통해 플로팅 게이트로부터 다른 게이트로 전자를 전달하는 것이다. 전술한 제 1형태의 셀에서는 소거를 위하여 제 3 소거 게이트가 제공된다. 스티어링 게이트의 사용때문에 3개의 게이트를 이미 가진 전술한 제 2형태의 셀에서는 제 4 게이트를 추가할 필요성없이 플로팅 게이트가 워드라인에 제공된다. 비록 두번째 기술이 워드라인에 의하여 수행될 제 2기능을 다시 추가할지라도, 이들 기능은 여러번 수행되며 이에 따라 두 기능 때문에 중간물을 만들 필요성이 방지된다. 소거기술들중 어느 한 소거기술이 이용될때, 많은 수의 셀은 동시 소거를 위하여 플래시에서 함께 그룹핑된다. 어느 한 방법에서, 그룹은 디스크 섹터에 저장되는 사용자 데이터량, 즉 512바이트 + 일부 오버헤드 데이터를 저장하기에 충분한 메모리 셀을 포함한다. 다른 방법에서, 각 그룹은 많은 디스크 섹터의 유효 데이터와 동일한 사용자 데이터의 수천 바이트를 유지하기에 충분한 셀을 포함한다. 다중-블록 소거 결함 관리 및 다른 플래시 EEPROM 시스템 특성은 미국특허 제5,297,148호에 개시되어 있으며, 이 특허는 여기에 참조문헌으로서 통합된다.
대부분의 모든 집적회로 응용에서와 마찬가지로, 일부 집적회로 기능을 실행하는데 필요한 실리콘 기판 영역을 수축시키는 압력이 또한 EEPROM 시스템에서 나타난다. 주어진 크기의 메모리 카드 및 다른 형태의 패키지의 저장용량을 증가시키거나 또는 용량을 증가시키면서 크기를 감소시키기 위하여, 실리콘 기판의 주어진 영역에 저장될 수 있는 디지털 데이터량을 증가시키는 것이 종종 바람직하다. 데이터의 저장밀도를 증가시키기 위한 한 방식은 메모리 셀당 1비트 이상의 데이터를 저장하는 것이다. 이는 플로팅 게이트 전하 레벨 전압 범위의 윈도우를 두가지 이상의 상태로 분할함으로서 달성된다. 4가지 상태를 사용하면 각 셀은 2비트의 데이터를 저장할 수 있으며, 8가지의 상태를 사용하면 셀당 3비트의 데이터를 저장할 수 있다. 다중상태 플래시 EEPROM 구조 및 동작은 미국특허 제5,043,940호 및 제5,172,338호에 개시되어 있으며, 이들 특허는 여기에 참조문헌으로서 통합된다.
데이터 밀도는 메모리 셀 및/또는 전체 어레이의 물리적 크기를 감소시킴으로서 증가될 수 있다. 집적회로의 크기의 축소는 형상의 크기를 보다 작게 하기 위한 처리기술이 시간이 지남에 따라 개선되기 때문에 보통 모든 형태의 회로에 대하여 수행된다. 그러나, 주어진 회로 레이아웃이 축소될 있는 양이 제한되는 적어도 하나의 형상이 종종 존재하기 때문에 상기와 같은 방식으로 주어진 회로 레이아웃이 축소될 수 있는 거리 역시 제한되며, 이에 따라 전체 레이아웃이 축소될 수 있는 양이 제한된다. 이와같은 사항이 발생할때, 설계자는 회로의 기능을 수행하는데 필요한 실리콘 영역의 양을 감소시키기 위하여 실행되는 회로의 구조 또는 새로운 또는 다른 레이아웃을 변경할 것이다. 전술한 플래시 EEPROM 집적회로 시스 템의 축소는 유사한 제한을 가질 수 있다.
따라서, 데이터의 저장밀도를 추가로 증가시키기 위하여, 듀얼 플로팅 게이트 메모리 셀을 사용하는 플래시 EEPROM 시스템은 각 플로팅 게이트상의 다중상태를 저장시킨다. 이러한 형태의 셀에서, 두개의 플로팅 게이트는 두개의 플로팅 게이트사이에 배치된 선택 트랜지스터의 소스 및 드레인 확산부사이의 채널상에 포함된다. 스티어링 게이트는 플로팅 게이트의 각 열에만 포함되며, 워드라인은 플로팅 게이트의 각 행에만 제공된다. 판독 또는 프로그래밍하기 위한 주어지 플로팅 게이트를 액세스할때, 관심있는 플로팅 게이트를 포함하는 셀의 다른 플로팅 게이트상에 있는 스티어링 게이트는 전하레벨이 존재할지라도 다른 플로팅 게이트 아래의 채널을 턴온시키기에 충분히 높게 상승된다. 이는 동일한 메모리 셀에서 관심있는 플로팅 게이트를 판독 또는 프로그래밍할때 다른 플로팅 게이트를 팩터로서 효율적으로 제거한다. 예컨대, 셀을 통해 흐르고 셀의 상태를 판독하는데 사용될 수 있는 전류량은 관심있는 플로팅 게이트상의 전하량에 대한 함수이나 동일한 셀내에서의 다른 플로팅 게이트상의 전하량의 함수가 아니다. 이러한 셀 어레이 구조 및 동작 기술의 예는 미국특허 제5,712,180호에 개시되어 있다.
본 발명의 일 특징에 따르면, 메모리 어레이는 기판 표면상에 박막 유전체층을 형성한다음 이후에 도전 플로팅 게이트로 분리되는 재료층을 상기 박막 유전체층상에 증착시킴으로서 만들어진다. 바람직하게 성장 산화물인 상기 유전체층은 메모리 셀 플로팅 게이트 유전체로서 유지되며, 미가공 기판표면상에 형성되기 때 문에 고품질을 유지한다. 이는 플로팅 게이트이 기판에 접속될때 메모리 소거 동작을 개선한다. 플로팅 게이트 재료는 바람직하게 폴리실리콘으로 도핑된다. 기판 표면내에서의 연속적인 소스 및 드레인 확산부는 원주방향으로 플로팅 게이트의 행들을 가로질러 연장한다. 플로팅 게이트의 행사이의 전기절연은 기판표면상의 행사이에 증착되는 산화물과 같은 필드 유전체에 의하여 제공된다. 추가 절연은 필드 유전체가 연장하나 소스 및 드레인 확산부의 도전성을 인터럽트되지 않을 정도로 얕은 트렌치를 형성함으로서 제공될 수 있다. 연속적인 도전 확산부의 사용은 확산부와 연결되는 도전 비트 라인의 복잡성을 감소시킨다.
본 발명의 다른 특징에 따르면, 제어 게이트와 플로팅 게이트의 결합영역은 (1) 두꺼운 플로팅 게이트의 상부를 가로질러 그리고 상기 플로팅 게이트 측면 주변에 제어 게이트를 덮거나, 또는 (2) 플로팅 게이트 위에서 적어도 한 방향으로 유전체 재료에 인접하여 연장하는 도전재료의 추가 증착으로 제어 게이트와 연통하는 플로팅 게이트의 상부 폭을 증가시킴으로사 증가된다.
본 발명의 또 다른 특징에 따르면, 제어 게이트는 인접 플로팅 게이트간에 필드 절연을 제공하기 위하여 인접 플로팅 게이트사이에서 연장하도록 형성된다. 이는 플로팅 게이트가 함께 근접하게 패키징되도록 한다. 한 특정 실행에서, 플로팅 게이트는 제어 게이트와 결합하기 위한 추가 영역을 제공하기 위하여 하부보다 상부에서 폭이 넓다. 따라서, 플로팅 게이트는 하부에서 보다 상부에서 함께 근접 배치된다. 제어 게이트는 차폐의 필요성이 가장 큰 인접 플로팅 게이트의 적어도 가장 넓은 부분사이에서 아래방향으로 연장된다.
본 발명의 또 다른 특징에 따르면, 디코더, 레지스터, 센스 증폭기, 비교기등과 같은 주변회로 엘리먼트는 표준 샐로 트렌치 절연(STI) 기술에 따라 필드 유전체로 채워진 트렌치에 의하여 메모리 셀 어레이로부터 절연된다. 이러한 절연은 그 자체의 어레이내에서 사용될 필요가 없다.
본 발명의 또 다른 특징에 따르면, 플로팅 게이트 재료의 연속적인 스트립은, 단일 에칭동작 다음에, 바람직하게 폴리실리콘으로 도핑된 도전 엘리먼트의 동일한 구조를 플로팅 게이트사이의 각각의 공간에 형성함으로서 개별 플로팅 게이트로 분할되며, 상기 플로팅 게이트사이의 공간은 추후 에칭된다. 이러한 방법은 플로팅 게이트 재료 스트립의 제 2에칭에 대한 필요성을 제거한다. 이들 엘리먼트중 모든 다른 엘리먼트는 스티어링 게이트을 형성하기 위하여 추가 도전재료와 결합된다. 워드라인은 선택 트랜지스터 게이트로서 동작하는 어레이를 가로지르는 방향으로 이들 엘리먼트중 나머지 모든 다른 엘리먼트와 접촉하기 위하여 도전재료로 형성된다.
본 발명의 전술한 각 특징 및 여기에 기술된 다양한 다른 처리 개선점은 그 자체로 실행되거나 또는 다양한 결합으로 실행될 수 있다. 본 발명의 다른 특징은 듀얼 플로팅 게이트 메모리 셀의 가상 접지 어레이내에서의 실행 특징들중 하나 이상의 특징이며, 비휘발성 메모리의 형성에 대한 상세한 실시예는 이하에 기술된다. 본 발명의 추가 특징 및 장점은 첨부된 도면을 참조로하여 이하에서 상세히 기술될 것이다.
도 1은 본 발명의 다양한 특징이 실행될 수 있는 플래시 EEPROM 시스템의 블록도.
도 2는 본 발명을 통합한 듀얼 플로팅 게이트 메모리 셀 어레이의 전형적인 평면도.
도 3A 내지 도 3B는 제 1 실시예에 따른 어레이 형성의 초기 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 4A 내지 도 4B는 제 1 실시예에 따른 어레이 형성의 다음 제 1 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 5A 내지 도 5B는 제 1실시예에 따른 어레이 형성의 다음 제 2스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 6A 내지 도 6B는 제 1실시예에 따른 어레이 형성의 다음 제 3 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 7A 내지 도 7B는 제 1실시예에 따른 어레이 형성의 다음 제 4 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 8A 내지 도 8B는 제 1실시예에 따른 어레이 형성의 다음 제 5 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 9A 내지 도 9B는 제 1실시예에 따른 어레이 형성의 다음 제 6 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 10은 도 7A에 도시된 구조 및 방법을 수정한 도면.
도 11은 도 8A에 도시된 구조 및 방법을 수정한 도면.
도 12A 및 도 12B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 9A 및 도 9B에 각각 도시된 구조 및 방법을 수정한 단면도.
도 13A 및 도 13B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 9A 및 도 9B에 각각 도시된 구조 및 방법을 다르게 수정한 단면도.
도 14A 및 도 14B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 4A 및 도 4B에 각각 도시된 구조 및 방법을 수정한 단면도.
도 15A 및 도 15B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 각각의 도 9A 및 도 9B에 대응하는 마지막 스테이지에서의 각각의 도 14A 및 도 14B를 추가로 수정한 단면도.
도 16은 제 2실시예에 따른 어레이 형성의 제 1스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 17은 제 2실시예에 따른 어레이 형성의 제 2스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 18은 제 2실시예에 따른 어레이 형성의 제 3스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 19는 제 2실시예에 따른 어레이 형성의 제 4스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 20은 제 2실시예에 따른 어레이 형성의 제 5스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 21은 제 2실시예에 따른 어레이 형성의 제 6스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 22A 및 도 22B는 제 2실시예에 따른 어레이 형성의 제 7스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 23A 및 도 23B는 제 3실시예에 따른 어레이 형성의 제 1스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 24A 및 도 24B는 제 3실시예에 따른 어레이 형성의 제 2스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 25A 및 도 25B는 제 3실시예에 따른 어레이 형성의 제 3스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 26A 및 도 26B는 제 3실시예에 따른 어레이 형성의 제 4스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
본 발명의 다양한 특징을 통합한 예시적인 메모리 시스템은 일반적으로 도 1의 블록도로 기술된다. 다수의 개별 어드레싱가능 메모리 셀(11)은 비록 셀의 다른 물리적인 구조가 가능할지라도 행 및 열로 이루어진 정규 어레이로 배열된다. 셀의 어레이(11)의 열을 따라 연장하는 비트라인은 라인(15)을 통해 비트라인 디코더 및 구동회로(13)와 전기적으로 접속된다. 셀의 어레이(11)의 행을 따라 연장하는 워드라인은 라인(17)을 통해 워드라인 디코더 및 구동회로(19)에 전기적으로 접속된다. 어레이(11)의 메모리 셀의 열을 따라 연장하는 스티어링 게이트는 라인(23)을 통해 스티어링 게이트 디코더 및 구동회로(21)에 전기적으로 접속된다. 각각의 디코더(13, 19 및 21)는 메모리 제어기(27)로부터 버스(25)를 통해 메모리 셀 어드레스를 수신한다. 디코더 및 구동 회로는 또한 각 제어 및 상태 신호라인(29, 31, 33)을 통해 제어기(27)에 접속된다. 스티어링 게이트 및 비트 라인에 공급된 전압은 디코더 및 구동회로(13, 21)를 상호 접속하는 버스(22)를 통해 조정된다.
제어기(27)는 라인(35)을 통해 호스트 장치(도시안됨)에 접속할 수 있다. 호스트는 퍼스널 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 다양한 다른 휴대용 전자장치 등일 수 있다. 도 1의 메모리 시스템은 PCMCIA, CompactFlash TM 협회, MMCTM 협회 등에 의한 표준과 같은 기존의 여러 물리 및 전기표준중 한 표준에 따라 카드내에서 공통적으로 실행될 수 있다. 카드 포맷시, 라인(35)은 호스트 장치의 상보 커넥터와 인터페이스 접속하는 카드상의 커넥터에서 끝난다. 많은 카드의 전기적 인터페이스는 ATA 표준을 따르며, 메모리 시스템은 마치 호스트가 자기 디스크 드라이브인 것처럼 호스트인 것처럼 보인다. 다른 메모리 카드 인터페이스 표준이 또한 존재한다. 카드 포맷의 대안으로, 도 1에 도시된 형태의 메모리 시스템은 호스트 장치내에 영구적으로 내장된다.
디코더 및 구동회로(13, 19, 21)는 프로그래밍, 판독 및 소거기능을 실행하기 위하여 각 제어 및 상태 라인(29, 31, 33)의 제어신호에 따라, 버스(25)를 통해 어드레싱되는 어레이(11)의 각 라인에서 적정 전압을 발생시킨다. 전압레벨 및 다 른 어레이 파라미터를 포함하는 임의의 상태신호는 어레이(11)에 의하여 동일한 제어 및 상태라인(29, 31, 33)을 통해 제어기에 제공된다. 회로(13)내의 다수의 감지 증폭기는 어레이(11)내의 어드레싱된 메모리 셀의 상태를 나타내는 전류 또는 전압레벨을 수신하며 판독동작동안 상기 상태들에 대한 정보를 라인(41)을 통해 제어기(27)에 제공한다. 다수의 감지 증폭기는 보통 다수의 메모리 셀의 상태를 병렬로 판독하기 위하여 사용된다. 판독 및 프로그램 동작동안, 셀의 한 행은 회로(13, 21)에 의하여 선택되는 어드레싱된 행에서 다수의 셀을 액세스하기 위하여 회로(19)를 통해 동시에 어드레싱된다. 소거동작동안, 많은 행의 각각에 있는 모든 셀은 전형적으로 동시소거를 위한 블록으로서 함께 어드레싱된다.
도 1에 기술된 것과 같은 메모리 시스템의 동작은 앞의 배경기술에 기술된 특허들과 본 발명의 양수인인 샌디스크 코포레이션에게 양도된 다른 특허들에 추가로 기술된다. 더욱이, 2001년 2월 26일에 출원된 미국특허 출원번호 제09/793,370호는 데이터 프로그래밍 방법을 기술하며, 상기 출원은 여기에 참조문헌으로서 통합된다.
전형적인 메모리 셀 어레이(11)의 평면도가 도 2에 도시되어 있으며, 도 2에서 도전 엘리먼트의 각 구조에 대한 작은 부분은 도전 엘리먼트사이에 존재하는 유전체층을 상세히 기술한다. 통상적인 실리콘 기판(45)은 균일한, 바람직하게 평면인 상부표면(47)을 포함한다. 연장된 확산부(49, 51, 53)는 초기 이온주입 및 다음 확산에 의하여 표면(47)을 통해 기판(45)내에 형성되며 상기 확산부사이에 형성된 메모리 셀의 소스 및 드레인으로서 사용된다. 확산부는 제 1 x방향으로 떨어져 이격되도록 도시되며, 확산부의 길이는 제 2y방향으로 연장되며 제 1 및 제 2 방향은 서로 직교한다. 다수의 플로팅 게이트는 행 및 열로 이루어진 어레이에서 적정 게이트 유전체를 가진 기판표면(47)을 가로질러 포함된다. 플로팅 게이트(55-60)의 한 행은 예컨대 플로팅 게이트(62, 67)의 다른 행과 인접하게 그리고 다른 행과 병렬로 배치되며, 플로팅 게이트(69, 55, 62, 71, 73)의 열은 플로팅 게이트(75, 56, 63, 77, 79)의 열에 인접하게 그리고 상기 열과 병렬로 배치된다. 플로팅 게이트는 전체 표면상에 증착되는 도전 도핑된 다결정 실리콘("폴리실리콘")의 제 1층으로부터 형성되고, 하나 이상의 마스크를 통해 에칭함으로서 개별 플로팅 게이트로 분리된다. 소스 및 드레인 확산부(49, 51, 53)는 플로팅 게이트의 다수의 행을 가로질러 y방향으로 연속적으로 연장된다.
비트 라인 디코더 및 구동회로(13)(도 1)는 라인(15)을 통해 어레이의 모든 비트라인 소스/드레인 확산부와 접속되며, 상기 확산부는 도 2-4의 확산부(49, 51, 53)를 포함한다. 개별 메모리 셀의 열에 대한 소스 및 드레인은 버스(25)를 통해 제공된 어드레스 및 라인(19)을 통해 제공된 제어신호에 응답하여 판독 또는 프로그래밍하기 위한 적정 프로그래밍 전압에 접속된다.
플로팅 게이트의 각 열에 대한 개별 스티어링 게이트를 사용하는 것보다 오히려, 도 2의 구조는 플로팅 게이트의 모든 두개의 열에서 하나의 넓은 스티어링 게이트를 사용한다. 스티어링 게이트(81, 83, 85)는 y-방향으로 연장되며, 플로팅 게이트의 두개의 인접 열 및 이 열사이에 배치된 소스/드레인 확산부를 가로질러 연장하는 x-방향에서 폭을 가진다. 스티어링 게이트의 임의의 두개의 스티어링 게이트사이의 공간은, 하나의 게이트가 이후에 상기 공간내에서 기판에 형성되도록, 두개의 스티어링 게이트에 의하여 씌워진 플로팅 게이트의 인접 열사이에서 적어도 x-방향의 공간만큼 크기를 가진다. 스티어링 게이트는 전체 표면, 즉 제 1폴리실리콘층 및 적절한 폴리실리콘층간 유전체상에 증착되는 도전적으로 도핑된 폴리실리콘의 제 2층을 에칭함으로서 형성된다. 스티어링 게이트 디코더 및 구동회로(21)(도 1)는 라인(23)을 통해 모든 스티어링 게이트에 접속되며, 버스(25)를 통해 제공된 어드레스, 라인(33)의 제어신호, 및 구동회로 및 증폭기(13)으로부터 제공된 데이터에 응답하여 그들의 전압을 개별적으로 제어할 수 있다.
도 2의 워드라인(91-95)은 x-방향으로 연장되며, 플로팅 게이트의 행과 정렬되도록 각 워드를 배치한 y-방향에서 상기 워드라인사이의 공간과 함께 스티어링 게이트상에서 연장한다. 워드라인은 제 2폴리실리콘층 및 스티어링 게이트사이에서 노출된 영역상에서 먼저 형성된 유전체층의 상부상에 있는 전체 표면상에 증착되는 도전적으로 도핑된 폴리실리콘의 제 3층을 에칭함으로서 형성된다. 워드라인은 판독 또는 기록을 위한 행의 모든 메모리 셀을 선택할 수 있도록 한다. 선택 게이트 디코더 및 구동회로(19)(도 1)는 셀 어레이의 한 행을 개별적으로 선택하기 위하여 각 워드라인과 접속된다. 선택된 행내의 개별 셀은 비트라인, 스티어링 게이트 디코더 및 구동회로(13, 21)에 의하여 판독 또는 기록된다.
비록 전술한 구조의 게이트가 바람직하게 도핑된 폴리실리콘 재료로 형성될지라도, 다른 적절한 전기 도전성 재료는 기술된 3개의 폴리실리콘층중 하나 이상의 층 대신에 사용될 수 있다. 예컨대 워드라인 및 선택 게이트가 형성되는 제 3 층은 도전성을 증가시키기 위하여 텅스텐과 같은 도전성 굴절 금속 실리사이드를 가진 폴리실로콘인 폴리사이드 재료일 수 있다. 폴리사이드는 폴리사이드로부터 성장된 산화물의 품질이 일반적으로 만족되지 않기 때문에 제 1 또는 제 2 폴리실리콘층 대신에 사용되지 않는다.
금속 도전체층은 도 2에 도시되지 않는다. 확산부 및 폴리실리콘 엘리먼트가 보통 금속의 도전성보다 훨씬 낮은 도전성을 가지기 때문에 금속 도전체는 개별 층내에 포함되며, 폴리실리콘 엘리먼트 및 확산부의 길이를 따르는 주기적 간격에 있는 임의의 중간층을 통해 각각의 금속라인에 접속부가 만들어진다. 도 2에 도시된 모든 확산부 및 폴리실리콘 엘리먼트가 개별적으로 구동될 필요가 있기 때문에, 상기 금속라인의 수 및 확산부 및 폴리실리콘 엘리먼트의 수간에 일대일 대응이 존재한다.
제 1 처리 실시예
도 3-9는 섹션 I-I(각 도면에서 부분 A) 및 섹션 II-II(각 도면에서 부분 B)을 따라 취하여 도 2의 단면도를 도시함으로서, 도 2의 어레이를 형성하기 위하여 본 발명의 일 특징에 따라 이용되는 일련의 단계들을 기술한다. 먼저, 도 3A 및 도 3B에는 반도체 처리에 있어서의 여러 초기 단계들의 결과가 기술된다. 얇은(80-100 옹스트롬 두께) 산화물 유전체층(103)은 실리콘 기판(45)의 전체 표면(101)상에서 성장된다. 다음에, 두꺼운(500-3000 옹스트롬 두께) 폴리실리콘층(105)은 유전체층(103)상에 증착된다. 층(105)의 두께는 이후에 형성되는 스트어링 게이트에 측벽을 따라 결합할 수 있는 양을 제공하기에 충분하게 만들어진다. 이러한 폴리실리콘은 도핑 형태 또는 증착 비도핑형태로 증착된후 이온 주입에 의하여 이후 단계에서 도핑된다. 그 다음에, 유전체층은 먼저 두개의 층으로 도시된 폴리실리콘층상에 증착된다. 실리콘 질화물층(107)은 폴리실리콘층(105)상에 증착되며, 상기 실리콘 질화물층(107)상에는 실리콘 산화물층(109)이 증착된다.
다음의 일련의 단계들은 도 4A 및 4B에 의하여 기술된다. 산화물층(109)(도 3A 및 도 3B)은 적절한 포토레지스트 마스크(도시안됨)를 사용하여 스트립들로 패터닝되며, 상기 스트립을 통해 층(103, 105, 107)의 스택이 에칭된다. 이는 메모리 셀의 어레이가 형성되는 집적회로의 영역에 폴리실리콘 스트립(111, 113, 115)을 남긴다. 이들 스트립은 x-방향으로 연장되며 y-방향에 대하여 일정간격을 두고 이격되어 있다. 산화물층(109)을 에칭 마스크로 사용하는 대안으로서, 포토레지스트 에칭 마스크는 실리콘 질화물층(107)상에 직접 형성될 수 있다.
주변 트랜지스터 및 다른 장치는 메모리 셀 어레이를 형성하는 처리 단계들과 동시에 적어도 일부분이 형성될 수 있다. 도 4B는 상기 주변장치가 형성되는 집적회로의 영역에 남겨진 다른 폴리실리콘 스트립(117)을 도시한다. 주변장치 및 메모리 어레이는 두개의 영역사이에 배치된 기판(45)내의 트렌치(119)에 의하여 바람직하게 절연된다. 이 트렌치(119)는 포토레지스트 마스크를 통해 개별 에칭 단계에 의하여 형성될 수 있다. 이 마스크는 폴리실리콘 스트립과 자체 정렬될 필요가 없다. 트렌치(119)는 메모리 셀 어레이가 형성되는 대부분의 영역으로 둘러싸일 수 있다. 이 트렌치(119)는 바람직하게 기판표면(101) 아래에 1000-4000 옹스트롬의 깊이를 가지도록 만들어진다.
이온 주입부(121)는 마스크로서 주입부 스트립(123, 125)의 상부에 형성된 스트립 및 유전체층을 사용하여 주입부 스트립(123, 125)과 같이 상기 스테이지에 있는 메모리 셀 어레이 영역내의 폴리실리콘 스트립사이의 기판내에 형성될 수 있다.
도 5A 및 도 5B에 의하여 기술된 바와같이, 다음 단계는 전체 회로기판상에 실리콘 산화물과 같은 매우 두꺼운 필드 유전체층(127)을 증착하는 것이다. 그 다음에, 이는 폴리실리콘 스트립(111, 113, 115) 뿐만아니라 절연 트렌치(119)사이의 공간에 충진된다. 이 공간은 이들 폴리실리콘 스트립으로부터 형성된 플로팅 게이트의 최후 행사이의 전기 절연을 형성한다. 트렌치(119) 및 유전체 충진기는 샐로 트렌치 절연(STI) 기술에 따라 형성된다.
도 6A 및 도 6B에 의하여 도시된 다음 단계는 평면기판(129)을 바람직하게 형성하기 위하여 폴리실리콘 스트립상의 유전체층(107, 109) 및 필드 유전체층(127)의 상부를 제거하는 것이다. 이는 정지부로서 질화물 스트립(107) 아래 까지 필드 유전체층(127) 및 산화물 스트립(109)을 제거하는 화학-기계적 폴리싱(CMP)과 질화물 스트립(107) 및 필드 산화물(127)을 제거하는 추가 에칭단계의 결합에 의하여 바람직하게 행해진다.
도 7-9에 의하여 기술된 다음 단계들에서, 폴리실리콘 스트립(111, 113, 115)은 개별 플로팅 게이트를 형성하기 위하여 두번 에칭되며, 스티어링 게이트(y-방향으로 연장됨) 및 선택 게이트(x-방향으로 연장된 워드라인의 부분)는 각각의 제 2 및 제 3 폴리실로콘층으로부터 형성된다. 이는 도 6A 및 도 6B의 표면(129) 상에 포토레지스트 마스크를 형성한후 이를 통해 에칭함으로서 행해질 수 있다. 그러나, 이는 전체적으로 서로 자체 정렬되지 않는 엘리먼트를 형성하는 단점을 가질 수 있다. 따라서, 전술한 미국특허 제6,103,573호의 도 11-16과 관련하여 기술된 자체 정렬 기술이 바람직하다. 이 기술은 전술한 특허에 더 상세히 기술되므로 도 7-9와 관련해서는 짧게 기술된다.
도 7A 및 도 7B를 참조하면, y-방향으로 연장되는 병렬 기준 엘리먼트(131, 133, 135)의 세트는 포토레지스트 마스크를 통해 실리콘 질화물층을 에칭함으로서 표면(129)상에 형성된다. 그 다음에, 스페이서(137, 139, 141, 143)는 구조상에 두꺼운 실리콘 산화물층을 증착하고 이를 이방성 에칭하여 스페이서를 남김으로서 형성된다. 그 다음에, 마스크는 하부 폴리실리콘 스트립(111, 113, 115)이 스트립(115)으로부터 형성된 세그먼트(115a, 115b, 115c)와 같이 상기 마스크를 통해 에칭함으로서 세그먼트들로 분리된다. 그 다음에, 소스 및 드레인 주입부(145, 147)는 폴리실리콘 스트립 세그먼트 및 커버 유전체를 사용하여 마스크로서 사용된다. 이후, 비소 이온이 주입된다.
도 8A 및 도 8B를 참조하면, 산화물 스페이서(137, 139, 141, 143)는 선택 에칭에 의하여 제거된다. 공중합 유전체층(151, 153)은 폴리실리콘 스트립 세그먼트의 노출된 표면 및 기판의 노출된 부분상에 형성된다. 바람직한 공중합 유전체는 산화물-질화물-산화물(ONO)의 3개의 층 샌드위치이다. 특정 예로서, 약 150옹스트롬 두께인 실리콘 산화물층은 폴리실리콘 스트립 세그먼트의 노출된 표면상에 우선 성장되며, 상기 실리콘 산화물층상에는 약 75옹스트롬의 실리콘 질화물이 증 착되며, 약 50옴스트롬의 실리콘 산화물은 고온 화학기상증착(CVD) 프로세스에 의하여 형성된다. 그 다음에, 제 2 폴리실리콘층은 메모리 셀 어레이상의 ONO 유전체층상에 그리고 제 1폴리실리콘 스트립 세그먼트사이의 공간내에 증착된다. 제 2폴리실리콘층의 상부는 CMP 또는 임의 다른 재료 제거 프로세스에 의하여 질화물 기준 엘리먼트(131, 133, 135)의 상부 아래까지 제거되며, 이에 따라 도 8A에 도시된 바와같이 제 2폴리실리콘층으로부터 절연된 스티어링 게이트(81, 83)를 형성한다.
다음 단계는 도 8A 및 도 8B의 구조로부터 질화물 기준 엘리먼트(131, 133, 135)를 제거하는 것이다. 그 다음에, 제 1 폴리실리콘층 스트립(115a, 115b, 115c)은 마스크로서 스티어링 게이트를 사용하여 스티어링 게이트(81, 83)사이의 공간과 같은 스티어링 게이트사이의 결과적인 공간을 통해 에칭된다. 산화물층은 에칭전에 스티어링 게이트(81, 83)의 상부에서 성장될 수 있다. 이러한 산화물층은 질화물 기준 엘리먼트(131, 133, 135)상에서 성장되지 않으며, 이에 따라 상기 기준 엘리먼트들이 선택적으로 에칭된다.
플로팅 게이트(56, 57)사이와 같이 지금 분리된 플로팅 게이트사이의 결과적인 개구가 도 9A에 도시된다. 공중합 유전체층(161), 바람직하게 ONO는 플로팅 및 스티어링 게이트의 노출된 측면 또는 상부 뿐만아니라 노출된 기판영역상에 형성된다. 다음에, 제 3 폴리실리콘층은 기판상에 증착된후, x-방향으로 연장되고 y-방향에서 이격된 스트립을 형성하기 위하여 포토레지스트 마스크(도시안됨)를 통해 에칭된다. 이들 스트립은 어레이의 워드라인이며, 워드라인(92)은 도 9A에 도시된 다. 게이트(163)와 같은 선택 트랜지스터 게이트는 플로팅 게이트사이에 형성된 개구에 워드라인의 부분으로서 형성된다.
이 프로세스는 여러가지 유리한 특징을 가진다. 한 유리한 특징은 제 1폴리실리콘층으로부터 형성된 플로팅 게이트가 소스 및 드레인 확산부와 스티어링 게이트와 전체적으로 자체 정렬된다. 다른 특징은 플로팅 게이트 산화물층(103)이 미가공 기판상에서 성장되고 이후에 플로팅 게이트로 분리되는 제 1폴리실리콘층에 의하여 커버되기 때문에 플로팅 게이트 산화물층(103)이 고품질을 가진다는 것이다. 이는 게이트 산화물을 통해 터널링 전자의 메커니즘에 의하여 플로팅 게이트를 기판에서 신뢰성있게 소거할 뿐만아니라, 기판으로부터 열전자를 게이트 산화물을 통해 플로팅 게이트상에 주입하여 프로그래밍할 수 있도록 한다. 또 다른 특징은 플로팅 게이트의 행사이의 기판의 상부에 증착된 필드 산화물이 행사이에서 STI에 따라 형성된 산화물 충진 트렌치를 배치하는 것보다 오히려 행사이에 절연층을 제공한다는 것이다. 상기 깊은 트렌치가 없는 경우에, 소스 및 드레인 확산부는 각 셀에 대해 절연 확산부를 사용하는 것보다 오히려 셀의 다중 행을 가로질러 연속적으로 형성되며 추가 폴리실리콘 비트라인은 열에서 확산부를 함께 연결한다. 절연 트렌치를 생략하면, 날까로운 코너 둘레를 감싸는 인접 플로팅 게이트의 필드농도의 결과로서 플로팅 게이트 유전체의 항복(breakdown)이 유발될 수 있다.
제 1처리 실시예의 변형예
임의의 상황에서 유용할 수 있으며 도 3-9를 참조로하여 앞서 기술된 프로세스에 대한 여러 변형 프로세스가 존재한다. 도 10에는 도 7A의 도면을 수정한 도면이 제공된다. 소스 및 드레인 주입을 수행하기전에, 유전체 스페이서(171)는 인접한 제 1 폴리실리콘 스트립 세그먼트(115b, 115c)의 측벽을 따라 형성된다. 결과적인 주입부(147')는 스페이서(171)의 존재에 의하여 제한되는 개구를 통해 형성된다. 결과로서, 주입부(147')는 도 7A의 주입부(147)보다 좁다. 주입된 이온이 구조의 온도를 상승시키는 다음 처리단계들동안 이동하기 때문에, 상기 좁은 주입부는 최종 소스 및 드레인 영역의 적정 폭을 유지하기 위하여 임의의 이동도를 보상한다. 주입후에, 스페이서(171)는 제거되며, 공중합 유전체층(151, 153)은 형성되며, 프로세스는 이전에 기술된 바와같이 계속된다.
도 11은 도 8A에 기술된 프로세스의 다른 수정을 도시한다. 스티어링 게이트 및 기판사이의 결합을 감소시키기 위하여, 두꺼운 유전체층(173)은 제 1폴리실리콘층 스트립의 세그먼트사이의 도 7A에 도시된 공간내에 추가로 형성된다. 이는 소스 및 드레인 주입부가 발생한후 그리고 공중합 유전체층(151, 153)이 형성되기전에 행해진다. 산화물은 바람직하게 노출된 폴리실리콘 및 실리콘 기판 표면상에 성장된다. 이러한 산화물은 폴리실리콘 층 스트립(115b, 115c)의 측면상보다 오히려 실리콘 기판 표면(101)의 도핑된 영역(147)상의 영역(173)내에서 보다 두껍게 성장한다. 유전체층(173)의 존재가 스티어링 및 플로팅 게이트사이의 결합영역을 감소시키기 때문에, 유전체층의 깊이는 스티어링 게이트 및 기판사이의 적정 필드 절연 정도를 제공하기 위하여 제어된다.
그러나, 상기 결합영역은 도 12A 및 도 12B에 기술된 기본 프로세스의 다른 수정에 의하여 증가될 수 있다. 도 6B에 기술된 스테이지에 도달한후에, 제 1폴리 실리콘층 스트립(111, 113, 115)사이의 나머지 필드 유전체는 도 12B에 도시된 감소된 양(127')을 남기기 위하여 제거된다. 그 다음에, 형성된 스티어링 게이트는 y-방향에서 플로팅 게이트를 감싼다. 이는 플로팅 게이트(111, 113, 115)의 측면을 따른 거리 아래로 연장하는 도 12B의 스티어링 게이트(81')에 의하여 도시된다. 이러한 특징은 도 11의 특징없이 실행될 수 있으나, 만일 함께 사용되면, y-방향에서의 증가된 결합(도 12B)은 x-방향에서의 감소된 결합(도 11)을 보상한다.
스티어링 및 플로팅 게이트사이의 결합영역을 증가시키기 위한 다른 기술은 도 13A 및 도 13B에 기술된다. 도 6A 및 도 6B에 도시된 스테이지에 도달한후에, 추가 폴리실리콘층은 표면(129) 전반에 걸쳐 증착되며, 이전에 형성된 플로팅 게이트(111, 113, 115)의 상부에 추가 플로팅 게이트 부분(111', 113', 115')을 남기기 위하여 패터닝된다. 추가 플로팅 게이트 부분은 바람직하게 x-방향에서 하부 플로팅 게이트와 동일한 크기를 가지나(도 13A) y-방향에서 약간 긴 크기를 가진다(도 13B). 이는 스티어링 게이트(81'')와 결합되는 플로팅 게이트의 상부영역을 증가시키는 긴 크기이다. 게다가, 스티어링 게이트는 추가 플로팅 게이트 부분의 에지를 통해 추가 결합을 제공하는 도 13B에 도시된 플로팅 게이트사이 내부 아래로 연장될 수 있다. 도시된 구조는 추가 부분없이 플로팅 게이트보다 y-방향에서 더 근접한 인접한 추가 플로팅 게이트사이에 차폐부를 제공하기 위하여 스티어링 게이트를 사용한다. T자형 플로팅 게이트를 형성하기 위한 예시적인 기술이 이후에 기술된다.
도 3-9의 프로세스 및 구조에 대한 다른 수정은 도 14 및 도 15에 기술된다. 여기서, 매우 얕은 트렌치는 플로팅 게이트의 행사이의 기판 표면내에서 에칭되며, 인접 행사이의 전기 절연도를 증가시키기 위하여 행사이에 증착되는 필드 산화물로 충진된다. 도 14A 및 도 14B는 각각 도 4A 및 도 4B에 대응하며, 차이점은 기판(45')에 매우 얕은 트렌지(181)를 추가한다는 것이다. 이들은 도 4A 및 도 4B를 참조로하여 기술된 제 1폴리실리콘층의 에칭의 연장으로서 대부분 용이하게 형성된다. 트렌치(181)는 바람직하게 기판(45')의 표면(101') 아래까지 500 내지 1000옹스트롬 깊게 형성된다. 도 15A 및 도 15B는 각각 도 9A 및 도 9B와 대응하며, 프로세스의 마지막 스테이지에서 장치 구조를 도시한다. 트렌치(181)(x-방향으로 연장됨)의 깊이는 충분이 얕게 유지되어, 소스 및 드레인 확산부를 따르는 도전성(y-방향에서 트렌치(181)를 가로지르는 도전성)은 영향을 미치지 않는다.
도 3-9의 기본적인 프로세스 및 구조는 도 10-15를 참조로하여 기술된 추가 특징중 하나 이상의 특징에 따라 단독으로 또는 다양한 결합을 통해 수정될 수 있다.
제 2처리 실시예
도 16-22는 도 3-9를 참조로하여 앞서 기술된 프로세스와 일치하나 임의의 내용에서 다른 프로세스에 의한 많은 형성단계들을 기술하는 집적회로 구조의 전형적인 순차적 단면도를 도시한다. 도 16-22에 기술된 프로세스는 좁은 소스 및 드레인 주입부(도 10에서 다르게 형성됨), 기판 및 선택 게이트사이의 두꺼운 유전체층(도 11을 참조로 기술됨), "T"자형 플로팅 게이트(도 13B에 도시됨), 및 상기 T자형 플로팅 게이트사이의 감소된 결합을 위한 선택 게이트 및 워드 라인사이의 이 중 유전체층을 사용한다. 도 3-9에 도시된 엘리먼트에 대응하게 도 16-22에 사용된 도면부호는 도면부호 200이 추가된 도 3-9의 도면부호와 일치한다.
도 16-19는 도 2의 어레이에 대한 섹션II-II(y-방향)를 가로질러 보여지는 바와같이 제 2실시예의 예비 처리단계들의 일부를 기술한다. 예컨대 약 90옹스트롬 두께를 가진 얇은 터널 산화물층(303)은 기판의 표면(301)상에서 성장된다. 약 1000옹스트롬 두께의 제 1 폴리실리콘층(P1)은 층(303)상에 증착되며, 약 1000옹스트롬 두께를 가진 실리콘 질화물층은 폴리실리콘층상에 증착되며, 약 1500옹스트롬 두께를 가진 실리콘 산화물층은 질화물층상에 최종적으로 증착된다. 이러한 3개의 층의 스택은 산화물층(도시안됨)의 상부에 형성된 포토레지스트 마스크를 통해 x-방향으로 연장하고 y-방향에 대하여 이격된 길이를 가진 스트립으로 에칭된다. 도 16은 메모리 영역에서의 3개의 폴리실리콘 스트립(311, 313, 315)에 대한 단면도이며, 상기 3개의 스트립은 얇은 산화물층(301)상에 형성되며, 상기 폴리실리콘의 상부에는 질화물층(307) 및 산화물층(309)의 유사한 형상의 스트립이 형성된다. 폴리실리콘 스트립(417)은 장치의 주변영역에, 또한 질화물층(307) 및 이 위에 형성된 산화물층(309)의 일부분을 가진 연장된 스택에 도시되어 있다.
에칭이 완료되고 상기 에칭을 실행하기 위하여 사용된 포토레지스트 마스크가 제거된후에, 약 1000 옹스트롬 두께의 산화물층(310)은 스택 스트립 및 이 스트립사이의 공간상에 증착된다. 그 다음에, 다른 포토레지스트 에칭 마스크는 어레이를 완전하게 보호하기 위하여 층(310)상에 형성되나 노출된 주변 엘리먼트를 남긴다. 마스크를 통해 노출된 산화물층(310)은 폴리실리콘층(317)을 포함하는 스택 의 측면을 따라 스페이서(320)를 남기는 방식으로 주변영역으로부터 상기 산화물층(310)을 남기도록 이방성으로 에칭된다. 주변 스택 상부의 산화물, 스페이서(320), 및 마스크에 의하여 보호되는 산화물층(310)의 나머지 부분은 기판(245)에서 트렌치(319)를 에칭하기 위한 마스크로서 함께 사용한다. 예컨대 약 3000 옹스트롬 깊이를 가진 트렌치(319)는 메모리 셀 어레이로부터 주변회로 장치를 절연시키기 위하여 사용된다.
도 17은 다음 일련의 처리단계들을 도시한다. 구조는 트렌치(319) 및 구조내의 다른 공동에 충진시키는 7000옹스트롬 산화물층으로 모든 다른 엘리먼트상의 깊이까지 커버된다. 이러한 두꺼운 산화물층은 CMP 프로세스에 의하여 질화물 스트립(307) 아래까지 제거되며, 이에 따라 평면 표면(329)이 남는다. 이는 산화물 체적(327)으로 충진된 트렌치(319), 및 산화물로 충진된 메모리 영역의 폴리실리콘 및 질화물 스트립의 스택사이의 공간을 남긴다.
다음 단계는 적어도 형성된 장치의 메모리 셀 어레이영역으로부터 질화물(307)을 제거하는 것이다. 도 18에 도시된 바와같이, 제 2 폴리실리콘층(330)은 질화물을 제거하여 남겨진 공극내에 그리고 폴리실리콘 스트립(311, 313, 315)사이에 남은 두꺼운 산화물층상에 증착된다. P1'으로 표시된 제 2 폴리실리콘층은 P1로 표시된 제 1 폴리실리콘층으로부터 형성된 스트립상에 배치된다. 두개의 폴리실리콘층은 단일 폴리실리콘 구조를 효율적으로 형성하기 위하여 서로 접촉한다. 만일 상기 폴리실리콘이 비도핑 형태로 도핑되면, 구조는 비소 이온 주입에 노출된다.
도 19에는 일련의 다음 단계들이 기술된다. 실리콘 질화물층은 예컨대 폴리실리콘층(330)상에 약 550 옹스트롬 두께로 증착된다. 그 다음에, 마스크(도시안됨)는 질화물층상에 형성되며, 폴리실리콘 스트립(311, 313, 315)상에서 가능한한 근접하게 정렬되는 질화물 스트립을 커버하기 위하여 y-방향으로 배치된다. 상기 마스크를 통한 질화물층의 에칭은 x-방향으로 연장되나 y-방향에 대하여 이격된 스트립(332)을 남긴다. 이러한 질화물 에칭 마스크는 이미 형성된 구조와 자체 정렬되지 않으나, 미세한 비정렬은 문제를 제공하지 않는다.
사용된 프로세스의 분해능 엘리먼트보다 좁은 라인폭으로 폴리실리콘층(330)을 에칭하기 위한 마스크로서 사용하기 위하여, 스페이서(334)는 질화믈 스트립(332)을 따라 형성된다. 이는 대부분의 마지막 층을 제거하기 위하여 이방성 에칭되는 약 900옹스트롬 두께의 질화물층을 증착하고 스페이서(334)를 남김으로서 행해진다. 그다음에, 폴리실리콘층(330)은 스페이서(334)사이에서 연장되는 개구를 통해 에칭된다. 폴리실리콘 스트립사이의 소량의 두꺼운 산화물은 도 19에 도시된 바와같이 바람직하게 제거된다.
이러한 에칭후에, 연장된 P1 폴리실리콘 스트립은 그들의 길이방향 및 형성된 스티어링 게이트를 따라 세그먼트로 분할된다. 일련의 처리단계들은 도 20 및 도 21에 기술되며, 도 20 및 도 21은 방금 기술된 도 16-19의 단면도에 수직한 도 2의 어레이의 x-방향, 즉 섹션 I-I에서 취한 단면도이다. 질화물 스트립(332) 및 스페이서(334)(도 19)는 습식 에칭에 의해 우선 제거된다. 유전체층(348)(도 20), 바람직하게 폴리실리콘 스트립상에서 성장되는 산화물의 50 옹스트롬을 가진 층(HTO, 고온 산화물), 증착된 150 옹스트롬 질화물 및 증착된 200옹스트롬 산화물(TEOS)을 가진 층과 같은 ONO가 형성된다.
그 다음에, 기준 엘리먼트(331, 333, 335)는 y-방향으로 연장되고 도 20에 도시된 x-방향에 대하여 이격된 유전체층(348)상에 형성된다. 이들 기준 엘리먼트는 도 7A의 엘리먼트(131, 133, 135)에 각각 대응한다. 상기 엘리먼트들을 형성하기 위하여, 질화물층은 유전체층(348)상에서 예컨대 2500옹스트롬의 깊이까지 증착된다. 그 다음에, 포토레지스트 마스크(도시안됨)는 상기 질화물층의 상부에 형성되며, 이를 통하여 질화물층은 기준 엘리먼트 스트립(331, 333, 335)을 남겨지게 에칭된다. 이들 스트립은 구조의 임의의 다른 엘리먼트로 x-방향에 등록될 필요가 없다.
이들 스트립의 상부로부터 포토레지스트 재료를 제거한후에, 스페이서(337, 339, 341, 343)는 상기 스트립을 따라 형성된다. 이는 BPSG 산화물의 TEOS 증착에 의하여 약 1800옹스트롬의 깊이까지 달성된다. 그 다음에, 상기 층은 적정 스페이서를 제외하고 모두가 제거될때까지 이방성 에칭된다.
기준 엘리먼트(331, 333, 335) 및 인접 스페이서(337, 339, 341, 343)는 인접 스페이서사이의 연장된 슬롯을 통해 두꺼운 중간 절연 산화물 및 폴리실리콘 스트립을 에칭하기 위한 마스크로서 사용된다. 상기 에칭단계는 도 20에 도시되어 있다. 폴리실리콘 및 두꺼운 산화물은 사용된 다른 에천트 또는 프로세스를 사용하여 다른 에칭단계들로 제거된다. 이러한 에칭의 결과는 동일한 길이를 가지는 폴리실리콘 스트립 세그먼트(315a, 315b, 315c)이며, 슬롯은 폴리실리콘 스트립 및 이 스트립사이에 있는 두꺼운 절연 산화물을 통해 연장하는 y-방향으로 연장된다.
다음 단계는 사용된 프로세스의 최소 분해능 엘리먼트보다 낮은 분해능으로 x-방향에서의 기판 소스 및 드레인 주입부(345, 347)의 폭을 제한하는 마스크로서 유전체층(350)(도 20)을 사용하는 것이다. 층(350)은 바람직하게 약 500옹스트롬의 두께를 가진 TEOS 유전체로 형성된다. 이러한 층은 이온이 기판표면(301)에 도달하는 것을 차단하는 폴리실리콘 스트립 세그먼트의 측벽에 부착되나 이온이 기판에 도달하기 위하여 이동하는 측벽 부분사이의 공간을 남긴다. 이들 주입부는 다수의 폴리실리콘 스트립 세그먼트를 가로질러 y-방향으로 계속된다.
다음에, 층(350)은 적정 프로세스에 의하여 제거된다. 스페이서(337, 339, 341, 343)와 이 스페이서 하부에 있는 유전체(348)의 부분의 합이 제거되어, 도 21에 도시된 바와같이 기준 엘리먼트(333)를 제위치에 남긴다. 그 다음에, 유전체층은 질화물 기준 엘리먼트(331, 333, 335)의 슬롯 및 수직 에지내에서 노출된 폴리실리콘 표면을 따라 연장하는 공중합 유전체층(351, 353)을 제공하기 위하여 구조상에 형성된다. 이러한 유전체층은 성장된 산화물로 형성되며 약 150옹스트롬의두께까지 노출된 폴리실리콘 및 질화물 표면상에 증착된 다음에, 약 75옹스트롬의 질화물이 증착되고 HTO에 의하여 약 50 옹스트롬의 산화물이 증착된다. 초기 산화물의 성장은 기판내에 주입된 영역(345, 347) 바로 위에서 더 두꺼우며, 이에 따라 이후에 형성된 스티어링 게이트 및 기판사이의 적절한 여분의 절연도를 제공한다. 주입된 영역상에서의 층(351, 353)의 전체 두께는 전형적으로 약 300옹스트롬일 것이다.
그 다음에, 도핑된 폴리실리콘층(P2)은 약 3000옹스트롬의 깊이까지 구조상에 증착되며, 이후 유전체층(351, 353)에 의하여 정렬된 슬롯내로 연장된다. 상기 폴리실리콘의 상부 부분은 질화물 기준 엘리먼트(331, 333, 335)의 상부 레벨까지 에칭 또는 CMP에 의하여 제거된다. 이는 y-방향으로 연장되며 도 21에 도시된 x-방향에 대하여 이격된 개별 스티어링 게이트(381, 383)로부터 P2층을 분리한다.
제 1폴리실리콘 층 스트립 세그먼트의 추가 에칭에 대한 마스크를 제공하고 이후에 형성될 워드라인으로부터 스티어링 게이트의 추가 절연을 야기하기 위하여, 구조는 각각 도핑된 폴리실리콘 스티어링 게이트(381, 383)상에 산화물층(352, 354)을 성장시키는 방식으로 산화된다. 다음 단계는 노출된 질화물 기준 엘리먼트(331, 333, 335)를 제거하는 것이다. 그 다음에, 폴리실리콘 스트립 세그먼트(315a, 315b, 315c)는 도 22A에 도시된 슬롯을 형성하기 위하여 스티어링 게이트사이의 결과적인 개구를 통해 에칭된다. 유전체층(361)은 상기 슬롯의 측벽 및 하부를 따라 형성된다. 그다음에, 결과적인 선택 트랜지스터의 임계값을 조절하기 위하여 상기 슬롯을 통해 기판(245)내로 이온이 주입된다. 추가량의 선택 게이트 산화물은 도 21에 도시된 유전체층(361)의 부분으로서 슬롯의 하부상에서 성장될 수 있다.
일련의 다음 단계들은 워드라인(292, 293, 294)을 형성한다(도 22A, 22B). 도핑된 폴리실리콘층은 폴리실리콘이 방금 형성된 슬롯내 아래방향으로 연장되도록 하는 특정 실시예에서 약 3000 옹스트롬 두께로 증착된다. 그 다음에, 상기 폴리실리콘층은 개별 워드라인을 형성하기 위하여 적정 포토레지스트 마스크 및 에칭 단계를 사용하여 분리된다. 각각의 워드라인의 폴리실리콘은 도 22A의 게이트(363)와 같은 선택 트랜지스터 게이트를 제공한다.
선택 게이트(381, 383)가 다른 시간에 형성된 두개의 유전체층, 즉 이후에 형성된 층(361)과 결합된 층(351, 353)에 의하여 워드라인(292)로부터 분리된다는 것은 도 22A로부터 알수 있을 것이다. 이와같이 증가된 두께를 가진 유전체는 통상적으로 선택 게이트 및 워드라인사이의 결합량을 감소시킨다.
도 22B는 도 22A와 동일한 처리지점이나 직교 섹션인 구조를 도시한다. 폴리실리콘층(P2)으로 형성된 스티어링 게이트 라인은 P1 폴리실리콘층으로부터 형성된 T자형 플로팅 게이트사이에서 아래로 연장하여 y-방향에서 매우 근접하게 분리된 인접 플로팅 게이트사이의 초과 결합에 대한 차폐부를 제공한다는 것에 유의하라.
제 3처리 실시예
앞서 기술된 형태와 동일한 형태의 어레이를 형성하기 위한 또 다른 방법은 도 23-26에 기술되며, 도 23-26에서 각 도면의 "A" 부분은 도 2의 섹션 I-I에서 (x-축을 따라) 취한 메모리 셀 어레이의 작은 부분에 대한 섹션이며, 각 도면의"B" 부분은 도 2의 섹션 II-II에서 (y-축을 따라) 취한 섹션이다. 이 실시예와 앞서 기술된 실시예의 주요 차이점은 개별 플로팅 게이트로 x-방향에서의 제 1폴리실리콘 스트립의 분리가 제 1 및 제 2 에칭단계동안 정렬되는 마스크를 형성하기 위하여 질화물 기준 엘리먼트(도 7 및 도 8에서 도면부호 131, 133, 135 등, 도 20 및 도 21에서 도면부호 331, 333, 335)보다 오히려 단일 마스킹단계동안 발생한다는 것이다. 이러한 단일 에칭이 발생한후에, 중간 플리실리콘은 x-방향에서 플로팅 게이트사이의 각각의 공간에 형성되며, 상기 중간 폴리실리콘은 임의의 추가 처리가 실행된후에 다른 공간의 스티어링 게이트의 부분이되며 이후에 완성된 워드라인의 부분으로서 선택 트랜지스터에 대한 게이트가 된다. 도 3-9의 엘리먼트에 대응하는 엘리먼트와 관련하여 도 23-26에서 사용된 도면부호는 도면부호 400이 추가된 것을 제외하고 도 3-9의 도면부호와 동일하다. 예컨대, 도 23-26의 반도체 기판은 "445"로 표시되며, 도 3-9의 기판은 "45"로 표시된다. 비록 도 23-26이 메모리 엘리먼트의 일부분만을 도시할지라도, 주변회로 엘리먼트는 두개의 제 1특정 실시예의 각각에서 기술된 바와같이 기판의 산화물 충진 트렌치에 의하여 어레이로부터 분리될 수 있다.
도 23A 및 도 23B에는 여러 처리단계들의 결과가 도시되어 있다. 얇은 유전체 게이트층(503)은 바람직하게 약 90옹스트롬의 두께로 산화물을 성장시킴으로서 기판(445)의 표면(501)상에 형성된다. 제 1 폴리실리콘(P1)층(515)은 유전체층(503)상에 약 1000옹스트롬의 두께로 증착된다음, 도핑 또는 비도핑 단계를 거쳐 이온 주입단계를 거친다. 이러한 폴리실리콘은 x-방향으로 연장되고 기판을 가로질러 y-방향에 대하여 동일하게 이격된 스트립(511, 513, 515)으로 적정 포트레지스트 마스크(도시안됨)를 통해 에칭된다. 두꺼운 산화물층은 폴리실리콘 스트립사이의 공간을 충진하여 상기 공간을 커버하기 위하여 전체 어레이상에 증착된다. 그 다음에, 폴리실리콘 스트립의 상부에 있는 산화물은 에칭 또는 CMP에 의하여 제거되어, 도 6B의 표면(129)과 마찬가지로 스무스한 표면을 제공한다.
이러한 표면을 얻은후에, ONO과 같은 공중합 유전체층(401)은 상기 표면상에 형성된다. 그 다음에, 제 2폴리실리콘층(402)은 유전체층(401)상에 증착되고, 산화물층(403)은 폴리실리콘(402)상에 증착되며, 실리콘 질화물층(404)은 산화물(403)상에 증착된다.
도 23A 및 도 23B에 도시된 결과적인 층 스택은 제 1폴리실리콘(P1) 스트립을 개별 플로팅 게이트로 분리하고 층(401-404)의 스택을 스트립(a, b, c, d)으로 분리하기 위하여 다른 포토레지스트 마스크(도시안됨)를 통해 에칭되며, 상기 스트립(a, b, c, d)은 y-방향으로 연장되나 x-방향에 대하여 이격된다. 스트립의 폭 및 스트립사이의 공간은 회로구조를 만들기 위하여 사용된 프로세스로 가능한 최소 형상크기를 가지도록 일반적으로 선택될 것이다. P1 스트립상의 유전체가 또한 에칭된다.
다음에, 얇은 유전체층(406)은 분리된 스트립 및 노출된 기판 표면의 측벽상에 형성되며, 바람직하게 이전 실시예의 층(351)과 동일한 방식으로 형성된 ONO이다. 스페이서(407)는 구조상에 얇은 산화물층을 증착하고 산화물을 이방성 에칭하여 스페이서를 남김으로서 수직표면상에 형성된다. 소스 및 드레인 영역(449, 451)은 스택사이의 모든 다른 공간을 통해 기판내에 이온을 주입함으로서 형성되며, 나머지 공간은 적정 마스크(도시안됨)에 의하여 커버된다. x-방향에서 매우 좁은 주입부를 얻기 위하여 스페이서(407)가 형성된후에 주입을 실행하는 것이 바람직하나, 이는 초기에 행해질 수 있다. 스택사이의 공간이 어레이의 넓은 영역 전반에 걸쳐 계속되기 때문에, 메모리 셀의 다수의 행을 가로질어 y-방향으로 연장하 는 연속적인 소스 및 드레인 주입부가 형성된다.
다음 단계는 스페이서(407)사이의 각각의 공간에 폴리실리콘을 제공하기 위하여 전체 영역상에 제 3폴리실리콘층을 증착하는 것이다. 그 다음에, 이러한 폴리실리콘은 y-방향으로 그리고 P2 폴리실리콘층(402)위 및 질화물층(404) 아래에서 연장되는 스트립(410, 411, 412(IP))을 남기기 위하여 에칭에 의하여 제거된다. 엘리먼트를 포함하는, x-방향으로 구조를 가로지르는 중간 폴리실리콘 스트립의 모든 다른 스트립으로부터는 이후 형성되는 워드라인의 부분으로서 선택 트랜지스터 게이트가 형성된다. 엘리먼트(410, 412)와 같은 다른 중간 폴리실리콘 엘리먼트는 이후 스티어링 게이트의 부분이 된다.
여러 추가 처리단계들의 결과는 도 25A 및 도 25B에 도시된다. 채널은 P2 폴리실리콘층(402) 아래까지의 깊이를 가진 산화물 및 질화물층(403, 404)내에 형성된다. 이들 채널은 중간 폴리실리콘(IP) 스트립의 모든 다른 스트립위에서 y-방향으로 연장되고 x-방향에 대하여 이격된다. 이러한 채널은 중간 폴리실리콘 스트립(411) 주위의 영역을 보호하면서 중간 폴리실리콘 스트립(410, 412)상에 만들어지는 것으로 도 25A에 도시된다. 이들 채널은 바람직하게 포토레지스트 마스크(도시안됨)를 통해 에칭함으로서 질화물층(404)의 상부에 형성된다. 채널은 P2' 폴리실리콘 스트립(415, 416) 및 각각의 커버링 산화물층(417, 418)에 의하여 점유되는 영역까지 도 25A에 표시된다.
채널이 형성된 후에, 다른 폴리실리콘층은 상기 채널들을 충진하기 위하여 표면상에 증착된다. 중간 폴리실리콘 스트립(411)에 의하여 점유된 공간과 같은 중간 공간은 상기 증착동안 적정 마스크(도시안됨)에 의하여 커버된다. 이 폴리실리콘층의 상부는 에칭 또는 CMP에 의하여 질화물층(404)의 상부 아래까지 제거된다. 이는 폴리실리콘 스트립으로 충진된 채널을 남긴다. 그 다음에, 이 폴리실리콘은 폴리실리콘 스트립의 상부에 보호 유전체층(417, 418)을 형성하기 위하여 산화된다. 폴리실리콘 스트립(411)의 표면과 같은 노출된 중간 폴리실리콘 표면은 상기 표면이 산화되는 것을 방지하기 위하여 상기 산화단계동안 다른 임시 마스크에 의하여 바람직하게 커버된다.
P2' 스트립(415)이 P2 폴리실리콘 스트립(402a, 402b) 뿐만아니라 중간 폴리실리콘 스트립(410)과 접촉한다는 것을 도 25A 및 도 25B로부터 알 수 있을 것이다. 이들 엘리먼트는 각각 전기적으로 도전되고 물리적 및 전기적으로 함께 접속된다. 도면부호 421에 의하여 도 26A에서 식별되는 상기 결합은 y-방향으로 연장되고 플로팅 게이트(455, 456)를 포함하는 플로팅 게이트의 두 인접 열과 용량성 결합하는 스티어링 게이트를 제공한다. 유사한 혼합 스티어링 게이트(422)가 도시된다.
그 다음에, 워드라인(492-495)은 어레이상에 다른 폴리실리콘층을 증착하고 이를 에칭하여 워드라인에 남김으로서 형성된다. 이 에칭단계의 부분으로서, 스트립(411)과 같은, 플로팅 게이트사이의 다른 공간내의 중간 폴리실리콘 스트립은 각각의 워드라인 아래에 배치되고 또한 상기 각각의 워드라인과 기계적 및 전기적 접촉하는 개별 선택 트랜지스터 게이트를 남기기 위하여 분리된다. 따라서, 분리된 중간 폴리실리콘 게이트 엘리먼트 및 워드라인은 함께 도 26A에 도시된 스트립(492)과 같은 스트립을 형성한다.
다른 저장 엘리먼트
플래시 EEPROM 메모리 셀에 대한 전술한 요약 및 특정 실시예는 전하 저장 엘리먼트로서 도전형 플로팅 게이트를 이용하는 형태의 셀과 관련하여 기술되었다. 그러나, 전술한 많은 셀 구조 및 프로세스는 플로팅 게이트 대신에 저장 엘리먼트로서 전자 포착 유전체를 사용하는 메모리 셀에 적용한다. 플로팅 게이트가 상기 유전체로 대체될때, 유전체는 제어 또는 스티어링 게이트 및 기판사이에 삽입된다. 비록 유전체가 플로팅 게이트와 동일한 크기 및 위치를 가진 개별 엘리먼트로 분리될 수 있을지라도, 전하가 상기 유전체 의하여 국부적으로 포착되기 때문에 개별 엘리먼트를 분리하는 것이 필요치 않다. 전하 포착 유전체는 선택 트랜지스터에 의하여 점유되는 영역을 제외하고 전체 어레이상에서 연장할 수 있다. 하나의 특정 구조는 셀의 다수의 행을 가로질러 y-방향으로 계속해서 연장하는 스트립내에 형성될 유전체와 관련되나, x-방향에서의 인접 선택 트랜지스터사이에 포함된다. 다른 유전체 영역은 악영향 없이 유전체상의 폴리실리콘층을 연장된 스트립으로 분리하는 과정에서 제거될 수 있으나 반드시 이 과정을 행할 필요가 없다. 셀내의 기판 및 도전 게이트사이의 삽입되는 각 셀내의 유전체 부분은 상기 셀에 대한 전하 저장 엘리먼트이다.
유전체 저장 엘리먼트 메모리 셀은 일반적으로 다음의 기술문헌 및 특허에 기술되며, 이 기술문헌 및 특허는 여기에 참조문헌으로서 통합된다.
이용될 수 있는 3개의 특정 전하 포착 유전체 재료 및 구조가 존재한다. 하나는 기판상에서 성장된 산화물층 및 상기 산화물층상에 증착된 실리콘 질화물층을 가진 2-층 유전체("ON")이다. 다른 것은 다른 실리콘 산화물층을 추가하여 실리콘 질화물층상에 성장 및/또는 증착되는 3층 유전체(ONO)이다. 또 다른 것은 게이트 및 반도체 기판표면사이에 삽입된 실리콘 풍부 이산화실리콘의 단일 층이다. 이의 재료는 다음과 같은 두가지 기술문헌에 기술되며, 이 기술문헌은 여기에 참조문헌으로서 통합된다.
결론
비록 본 발명의 다양한 특징 특정 실시예와 관련하여 기술되었을지라도, 본 발명은 첨부된 청구범위내에서만 제한된다는 것을 이해해야 한다.
Claims (41)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판상에 비휘발성 메모리 어레이를 형성하기 위한 방법으로서,기판의 표면을 가로질러 유전체층을 성장시키는 단계와;상기 유전체층 가로질러 제 1폴리실리콘층을 증착시키는 단계와;제 1방향으로 연장되고 제 2 방향에 대하여 일정한 간격을 둔 제 1폴리실리콘 층 스트립을 남기면서 다수의 제 1슬롯을 형성하는 상기 제 1폴리실리콘층의 일부를 제거하는 단계 ―상기 제 1 및 제 2방향은 서로 직교하며 ―;상기 제 1폴리실리콘층 스트립사이의 다수의 제 1슬롯상에 필드 유전체층을 증착하면서 상기 다수의 제 1슬롯내로 필드 유전체를 연장하는 단계와;상기 제 1폴리실리콘층 스트립을 가로질러 균일한 표면을 형성하기 위하여 상기 필드 유전체의 상부부분을 제거하여, 상기 제 2방향의 상기 제 1폴리실리콘층 스트립사이에 필드 유전체를 남기는 단계와;상기 다수의 제 1폴리실리콘층 스트립을 가로질러 제 2방향으로 연속적으로 연장되고 상기 제 1방향에 대하여 일정한 간격을 둔 다수의 제 2슬롯을 형성하는 패턴으로 상기 제 1폴리실리콘층 스트립 및 필드 유전체의 일부를 제거하여, 제 1방향에서 동일한 길이를 가지는 상기 다수의 제 2슬롯사이의 세그먼트로 상기 제 1 폴리실리콘 층 스트립을 분리하는 단계와;나머지 제 1 폴리실리콘 층 스트립 세그먼트 및 필드 산화물이 상기 다수의 제 2슬롯의 외부의 기판에 이온이 도달하는 것을 차단하는 마스크로서 동작하면서 상기 다수의 제 2슬롯을 통해 이온을 기판내에 주입하여, 기판내에 주입되고 상기 다수의 제 1폴리실리콘층 스트립을 가로질러 제 2 방향으로 연장되는 연속적인 이온 스트립을 형성하는 단계와;상기 균일한 표면상에 그리고 상기 다수의 제 2슬롯내에 증착된 제 2폴리실리콘층으로부터 상기 제 2방향으로 연장되고 상기 제 1 방향에 대하여 일정한 간격을 둔 스티어링 게이트를 형성하는 단계와;인접 스티어링 게이트사이에서 노출된 제 1 폴리실리콘층 스트립의 부분을 제거하여 인접 플로팅 게이트사이에 공간을 형성함으로서 상기 각각의 제 1 폴리실리콘 층 스트립 세그먼트를 두개의 플로팅 게이트로 분리하는 단계와;상기 스티어링 게이트상에 그리고 인접 플로팅 게이트사이의 공간내로 증착 된 제 3 폴리실리콘층으로부터, 제 2방향에 대하여 일정한 간격을 유지하고 플로팅 게이트의 개별 행을 가로질러 제 1방향으로 연장되는 워드라인을 형성하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 스티어링 게이트 형성단계는 상기 제 1폴리실리콘층의 다수의 제 2슬롯과 자체 정렬하지 않고 상기 증착된 제 2 폴리실리콘층상에서 에칭 마스크를 사용하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 스티어링 게이트 형성단계는 상기 제 1폴리실리콘층의 다수의 제 2슬롯중 인접 슬롯의 제 1방향 중간에서 자체정렬된 스티어링 게이트사이의 공간에 스티어링 게이트의 방향을 정렬시키는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 다수의 제2 슬롯을 형성하는 패턴으로 제1 폴리실리콘층 스트립과 필드 유전체의 일부를 제거하는 단계는, 상기 제1 폴리실리콘층 스트립과 필드 유전체를 가로질러 상기 제2방향으로 배향된 길이를 가지며 상기 제1 방향으로 일정한 간격을 둔 제1 유전체 마스크 엘리먼트를 형성하는 단계와, 상기 제1 유전체 마스크 엘리먼트의 양측을 따라 제2 유전체 마스크 엘리먼트로서 유전체 스페이서를 형성하여, 이온이 주입되는 상기 다수의 제2 슬롯의 폭을 감소시키는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 18항에 있어서, 상기 스티어링 게이트 형성단계는 상기 기판내에 이온을 주입한후에, 상기 제 1마스크 엘리먼트를 제위치에 남기면서 상기 유전체 마스크의 스페이서를 제거하는 단계와;상기 제 1마스크 엘리먼트 위 그리고 상기 제 1 마스크 엘리먼트 사이에 제 2 폴리실리콘층을 증착하는 단계와;상기 제 1 마스크 엘리먼트층상에 배치된 상기 제 2 폴리실리콘층의 일부분을 제거하는 단계와;상기 제 1마스크 엘리먼트를 제거하여 상기 제 1방향의 스티어링 게이트사이에서 공간이 형성되도록 하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 19항에 있어서, 상기 각각의 제 1폴리실리콘 층 스트립 세그먼트를 분리하는 상기 단계는 상기 스티어링 게이트 사이의 공간을 통해 상기 제 1 폴리실리콘층 스트립 세그먼트를 에칭하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 20항에 있어서, 상기 워드라인 형성단계는 상기 스티어링 게이트사이의 공간을 통해 인접 플로팅 게이트사이의 공간내로 제 3 폴리실리콘층을 증착하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 필드 유전체의 상부 부분을 제거하는 것은 화학-기계 평탄화(CMP)를 사용하는 것을 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 각각의 제 1 폴리실리콘층 스트립 세그먼트를 두개의 플로팅 게이트로 분리한후에, 상기 공간의 일부분을 충진시키는 방식으로 인접 플로팅 게이트사이에 형성된 공간내에 유전체층을 증착하는 단계를 더 포함하며,상기 워드라인 형성단계는 증착된 유전체 재료상의 공간내에 제 3 폴리실리콘층을 증착하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 각각의 제 1 폴리실리콘 층 스트립 세그먼트를 두개의 플로팅 게이트로 분리하는 단계후에, 상기 인접 플로팅 게이트사이의 공간과 정렬되는 리세스를 기판내에 형성하는 단계를 더 포함하며;상기 워드라인 형성단계는 인접 플로팅 게이트 사이의 공간을 통해 제 3 폴리실리콘층을 상기 기판 리세스내에 증착하는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 24항에 있어서, 상기 제 1폴리실리콘층 스트립 세그먼트를 두개의 플로팅 게이트로 분리하는 상기 단계는 인접 스티어링 게이트사이에서 노출되는 상기 제 1폴리실리콘층 스트립 세그먼트의 범위를 감소시키기 위하여 상기 인접 스티어링 게이트의 측벽상에 스페이서를 형성하는 단계를 포함하는 비휘발성 메모리 어레이 형 성 방법.
- 제 15항에 있어서, 상기 스티어링 게이트를 형성하기 전에, 상기 제 1폴리실리콘 층 스트립의 상부 표면이하의 레벨까지 상기 제 1 폴리실리콘층 스트립사이의 필드 유전체의 두께를 감소시키는 단계를 더 포함하며;상기 스티어링 게이트 형성단계는 상기 제 1 폴리실리콘 층 스트립의 상부면 및 측면 둘레에 상기 스티어링 게이트를 감싸는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 상기 다수의 제 2 슬롯을 통해 이온을 상기 기판내에 주입하는 단계전에, 상기 다수의 제 2 슬롯의 측면을 따라 스페이서를 형성하여 상기 제 1방향에서 상기 다수의 제 2슬롯의 폭을 좁히고 좁혀진후에 상기 다수의 제 2슬롯을 통해 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 27항에 있어서, 상기 좁혀진 다수의 제2 슬롯을 통해 이온을 주입한 후 상기 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 15항에 있어서, 다수의 제2 슬롯을 형성하기 전에, 균일한 표면 위에 추가 폴리실리콘층을 증착하고 상기 추가 폴리실리콘층을 상기 제1 폴리실리콘층 스트립의 상부에 배치된 추가 스트립으로 분리하는 단계를 더 포함하고, 상기 추가 스트립은 상기 제2 방향에서 상기 제1 폴리실리콘층 스트립 사이의 거리보다 짧은 거리만큼 상기 제2 방향으로 간격을 두고 상기 제1 방향으로 연장하며, 상기 추가 스트립은, 상기 다수의 제2 슬롯을 형성하고 상기 제1 폴리실리콘층 스트립을 분리하는 후속 처리 동안, 상기 제1 폴리실리콘층 스트립의 부분이 되는 비휘발성 메모리 어레이 형성 방법.
- 기판상에 비휘발성 메모리 어레이를 형성하기 위한 방법으로서,기판의 표면을 가로질러 유전체층을 성장시키는 단계와;상기 유전체 층을 가로질러 제 1폴리실리콘층을 증착하는 단계와;제 1방향으로 연장되고 제 2 방향에 대하여 일정한 간격을 유지하는 제 1폴리실리콘 층 스트립을 남기면서 다수의 슬롯을 형성하는 상기 제 1폴리실리콘층의 일부를 제거하는 단계 ―상기 제 1 및 제 2방향은 서로 직교하며 ―;상기 제 1폴리실리콘층 스트립사이의 다수의 제 1슬롯상에 필드 유전체층을 증착하면서 상기 다수의 제 1슬롯내로 필드 유전체를 연장하는 단계와;상기 제 1폴리실리콘층 스트립을 가로질러 균일한 표면을 형성하기 위하여 상기 필드 유전체의 상부 부분을 제거하여, 상기 제 2방향의 상기 제 1폴리실리콘층 스트립사이에 필드 유전체를 남기는 단계와;다수의 제 1폴리실리콘층 스트립을 가로질러 제 2방향으로 연속적으로 연장 되고 상기 제 1방향에 대하여 일정한 간격을 유지하는 다수의 제 2슬롯을 형성하는 패턴으로 상기 제 1폴리실리콘층 스트립 및 필드 유전체의 일부를 제거하여, 개별 플로팅 게이트로 상기 제 1 폴리실리콘 층 스트립을 분리하는 단계와;상기 다수의 제 2슬롯중 다른 슬롯을 통해 이온을 기판내에 주입하여, 기판내에 주입되고 플로팅 게이트의 다수의 행을 가로지르는 제 2 방향으로 연장되는 연속적인 이온 스트립을 형성하는 단계와;인접 플로팅 게이트사이의 다수의 개별 제 2 슬롯내에 폴리실리콘 엘리먼트를 형성하는 단계와;상기 다수의 제 2슬롯중 다른 슬롯내의 폴리실리콘 엘리먼트와 접촉하며 상기 균일한 표면상에 증착되는 다른 폴리실리콘층으로부터, 상기 제 2 방향으로 연장되고 상기 제 1 방향에 대하여 일정한 간격을 유지하는 스티어링 게이트를 형성하는 단계와;상기 다른 슬롯과 다른 다수의 제 2슬롯내의 폴리실리콘 엘리먼트와 접촉하며 상기 스티어링 게이트상에 증착된 추가 폴리실리콘층으로부터, 제 2 방향에 대하여 일정한 간격을 유지하고 상기 제 1방향에서 상기 플로팅 게이트의 개별 행을 가로질러 연장되는 워드라인을 형성하는 단계를 포함하는 기판상에 비휘발성 메모리 어레이를 형성하기 위한 방법.
- 집적회로 기판상에 형성된 비휘발성 메모리로서,제 1 기판영역내에 형성된 메모리 셀 어레이와;상기 제 1영역과 중첩되지 않는 제 2 기판영역에 형성되는 디코더, 구동기 및 감지 증폭기를 포함하는 메모리 셀 어레이의 주변회로와;상기 제 1 및 제 2 영역사이의 기판내에 형성된 트렌치를 포함하며, 상기 트렌치는 적어도 3000옹스트롬의 깊이를 가지며 유전체 재료로 충진되어 상기 메모리 셀 어레이 및 주변회로를 절연시키는 비휘발성 메모리.
- 제 30항에 있어서, 상기 스티어링 게이트를 형성한 후에, 인접 스티어링 게이트 사이에서 노출된 상기 제1 폴리실리콘층 스트립 세그먼트의 부분을 제거하여 인접 스티어링 게이트 사이에 공간을 형성함으로써 개개의 상기 제1 폴리실리콘층 스트립 세그먼트를 두 개의 플로팅 게이트로 분리하는 단계와, 후속하여, 인접 플로팅 게이트 사이에 형성된 공간으로 유전체 재료를 상기 공간의 일부를 충진하는 방식으로 증착하는 단계를 더 포함하고, 상기 워드라인을 형성하는 단계는 상기 공간으로 상기 증착된 유전체 재료 위에 제3 폴리실리콘층을 증착하는 것을 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 개별 플로팅 게이트로 제1 폴리실리콘층 스트립을 분리한 후에, 인접 플로팅 게이트 사이의 공간과 정렬되는 리세스를 기판에 형성하는 단계를 더 포함하고, 상기 워드라인을 형성하는 단계는 인접 플로팅 게이트 사이의 상기 공간을 통해 상기 리세스로 제3 폴리실리콘층을 증착하는 것을 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 개별 플로팅 게이트로 제1 폴리실리콘층 스트립을 분리하는 단계는 인접 스티어링 게이트 사이에서 노출되는 상기 제1 폴리실리콘층 스트립의 범위를 감소시키기 위하여 상기 인접 스티어링 게이트의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 다수의 제2 슬롯 중 다른 슬롯을 통해 이온을 기판에 주입하기 전에, 상기 다수의 제2 슬롯의 측면을 따라 스페이서를 형성하여 상기 제1 방향에서 상기 다수의 제2 슬롯의 폭을 좁히고 상기 좁혀진 다수의 제2 슬롯을 통해 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 35항에 있어서, 상기 좁혀진 다수의 제2 슬롯을 통해 이온을 주입한 후 상기 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 스티어링 게이트를 형성하는 단계는 상기 제1 폴리실리콘층의 다수의 제2 슬롯 중 인접 슬롯의 제1 방향 중간에서 자체정렬된 스티어링 게이트 사이의 공간에 상기 스티어링 게이트의 방향을 정렬시키는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 다수의 제2 슬롯을 형성하는 패턴으로 제1 폴리실리콘층 스트립과 필드 유전체의 일부를 제거하는 것은, 상기 제1 폴리실리콘층 스트립과 필드 유전체를 가로질러 상기 제2방향으로 배향된 길이를 가지며 상기 제1 방향으로 일정한 간격을 둔 제1 유전체 마스크 엘리먼트를 형성하는 단계와, 상기 제1 유전체 마스크 엘리먼트의 양측을 따라 제2 유전체 마스크 엘리먼트로서 유전체 스페이서를 형성하여, 이온이 주입되는 상기 다수의 제2 슬롯의 폭을 감소시키는 단계를 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 필드 유전체의 상부 부분을 제거하는 것은 화학-기계 평탄화(CMP)를 사용하는 것을 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 스티어링 게이트를 형성하기 전에, 상기 제1 폴리실리콘층 스트립 사이의 필드 유전체의 두께를 상기 제1 폴리실리콘층 스트립의 상부 표면과 측부 이하의 레벨까지 감소시키는 단계를 더 포함하고, 후속하여 상기 스트어링 게이트를 형성하는 단계는 상기 제1 폴리실리콘층 스트립의 상부 표면과 측부 둘레에 상기 스티어링 게이트를 감싸는 것을 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제 30항에 있어서, 상기 다수의 제2 슬롯을 형성하기 전에, 균일한 표면 위에 추가 폴리실리콘층을 증착하고 상기 추가 폴리실리콘층을 상기 제1 폴리실리콘층 스트립의 상부에 배치된 추가 스트립으로 분리하는 단계를 더 포함하고, 상기 추가 스트립은 상기 제2 방향에서 상기 제1 폴리실리콘층 스트립 사이의 거리보다 짧은 거리만큼 상기 제2 방향으로 간격을 두고 상기 제1 방향으로 연장하며, 상기 추가 스트립은, 상기 다수의 제2 슬롯을 형성하고 상기 제1 폴리실리콘층 스트립을 분리하는 후속 처리 동안, 상기 제1 폴리실리콘층 스트립의 부분이 되는 비휘발성 메모리 어레이 형성 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/925,102 | 2001-08-08 | ||
| US09/925,102 US6762092B2 (en) | 2001-08-08 | 2001-08-08 | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| PCT/US2002/025025 WO2003015173A2 (en) | 2001-08-08 | 2002-08-07 | Floating gate memory array and methods of forming |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107006235A Division KR101032266B1 (ko) | 2001-08-08 | 2002-08-07 | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040035732A KR20040035732A (ko) | 2004-04-29 |
| KR100965112B1 true KR100965112B1 (ko) | 2010-06-23 |
Family
ID=25451228
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047002026A Expired - Lifetime KR100965112B1 (ko) | 2001-08-08 | 2002-08-07 | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀어레이 및 이 어레이를 형성하기 위한 방법 |
| KR1020107006235A Expired - Fee Related KR101032266B1 (ko) | 2001-08-08 | 2002-08-07 | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107006235A Expired - Fee Related KR101032266B1 (ko) | 2001-08-08 | 2002-08-07 | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US6762092B2 (ko) |
| EP (2) | EP2267774A3 (ko) |
| JP (1) | JP4753536B2 (ko) |
| KR (2) | KR100965112B1 (ko) |
| CN (1) | CN100578793C (ko) |
| AU (1) | AU2002324633A1 (ko) |
| TW (1) | TW560049B (ko) |
| WO (1) | WO2003015173A2 (ko) |
Families Citing this family (72)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| DE10153384B4 (de) * | 2001-10-30 | 2007-08-02 | Infineon Technologies Ag | Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung |
| US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6897522B2 (en) | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6542407B1 (en) * | 2002-01-18 | 2003-04-01 | Sandisk Corporation | Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells |
| JP2003218244A (ja) * | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
| WO2004001852A1 (en) * | 2002-06-19 | 2003-12-31 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| US7843899B2 (en) * | 2002-09-20 | 2010-11-30 | Avaya Inc. | Apparatus and method for providing call status information |
| US6908817B2 (en) | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US6944063B2 (en) | 2003-01-28 | 2005-09-13 | Sandisk Corporation | Non-volatile semiconductor memory with large erase blocks storing cycle counts |
| US7759719B2 (en) | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US7613041B2 (en) | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
| US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| US6979857B2 (en) * | 2003-07-01 | 2005-12-27 | Micron Technology, Inc. | Apparatus and method for split gate NROM memory |
| US7221008B2 (en) | 2003-10-06 | 2007-05-22 | Sandisk Corporation | Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory |
| US7183153B2 (en) * | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| US6989320B2 (en) * | 2004-05-11 | 2006-01-24 | Advanced Micro Devices, Inc. | Bitline implant utilizing dual poly |
| JP2006054283A (ja) * | 2004-08-11 | 2006-02-23 | Nec Electronics Corp | 不揮発性半導体記憶装置，及びその製造方法 |
| US20060076604A1 (en) * | 2004-10-08 | 2006-04-13 | Prinz Erwin J | Virtual ground memory array and method therefor |
| US7064030B2 (en) * | 2004-10-08 | 2006-06-20 | Freescale Semiconductor, Inc. | Method for forming a multi-bit non-volatile memory device |
| US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7416956B2 (en) * | 2004-11-23 | 2008-08-26 | Sandisk Corporation | Self-aligned trench filling for narrow gap isolation regions |
| US7381615B2 (en) * | 2004-11-23 | 2008-06-03 | Sandisk Corporation | Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices |
| US7482223B2 (en) * | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| US20060190893A1 (en) * | 2005-02-24 | 2006-08-24 | Icera Inc. | Logic cell layout architecture with shared boundary |
| US7266787B2 (en) * | 2005-02-24 | 2007-09-04 | Icera, Inc. | Method for optimising transistor performance in integrated circuits |
| US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| JP2007027760A (ja) * | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7670902B2 (en) * | 2005-07-26 | 2010-03-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and structure for landing polysilicon contact |
| US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US7745285B2 (en) | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| JP2008283095A (ja) * | 2007-05-14 | 2008-11-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7681164B2 (en) * | 2007-08-31 | 2010-03-16 | Synopsys, Inc. | Method and apparatus for placing an integrated circuit device within an integrated circuit layout |
| US7829936B2 (en) * | 2007-10-17 | 2010-11-09 | Spansion Llc | Split charge storage node inner spacer process |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
| US7759201B2 (en) * | 2007-12-17 | 2010-07-20 | Sandisk 3D Llc | Method for fabricating pitch-doubling pillar structures |
| JP5328145B2 (ja) * | 2007-12-24 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 不揮発性メモリデバイス及びその製造方法 |
| US7981592B2 (en) * | 2008-04-11 | 2011-07-19 | Sandisk 3D Llc | Double patterning method |
| US7786015B2 (en) * | 2008-04-28 | 2010-08-31 | Sandisk 3D Llc | Method for fabricating self-aligned complementary pillar structures and wiring |
| US20090273015A1 (en) * | 2008-04-30 | 2009-11-05 | Atmel Corporation | Non-volatile memory cell |
| US7732235B2 (en) | 2008-06-30 | 2010-06-08 | Sandisk 3D Llc | Method for fabricating high density pillar structures by double patterning using positive photoresist |
| US7781269B2 (en) * | 2008-06-30 | 2010-08-24 | Sandisk 3D Llc | Triangle two dimensional complementary patterning of pillars |
| US8076056B2 (en) * | 2008-10-06 | 2011-12-13 | Sandisk 3D Llc | Method of making sub-resolution pillar structures using undercutting technique |
| US8080443B2 (en) * | 2008-10-27 | 2011-12-20 | Sandisk 3D Llc | Method of making pillars using photoresist spacer mask |
| US7846756B2 (en) * | 2008-12-31 | 2010-12-07 | Sandisk 3D Llc | Nanoimprint enhanced resist spacer patterning method |
| US8084347B2 (en) | 2008-12-31 | 2011-12-27 | Sandisk 3D Llc | Resist feature and removable spacer pitch doubling patterning method for pillar structures |
| US8114765B2 (en) | 2008-12-31 | 2012-02-14 | Sandisk 3D Llc | Methods for increased array feature density |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| US8026178B2 (en) | 2010-01-12 | 2011-09-27 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| SG10201700467UA (en) | 2010-02-07 | 2017-02-27 | Zeno Semiconductor Inc | Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method |
| US8759908B2 (en) * | 2011-11-01 | 2014-06-24 | Alpha And Omega Semiconductor Incorporated | Two-dimensional shielded gate transistor device and method of manufacture |
| US20160181435A1 (en) * | 2014-12-22 | 2016-06-23 | Wafertech, Llc | Floating gate transistors and method for forming the same |
| CN114551245A (zh) * | 2022-03-11 | 2022-05-27 | 上海华虹宏力半导体制造有限公司 | 闪存器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780902A1 (en) * | 1995-07-31 | 1997-06-25 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and method for fabricating the same |
| US6048768A (en) | 1998-12-24 | 2000-04-11 | United Semiconductor Copr. | Method of manufacturing flash memory |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| WO2001041199A1 (en) | 1999-12-03 | 2001-06-07 | Intel Corporation | Integrated memory cell and method of fabrication |
Family Cites Families (94)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US610357A (en) * | 1898-09-06 | The norbis petcrs co | ||
| US5043940A (en) | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5268318A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5198380A (en) | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
| US5095344A (en) | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5168465A (en) | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5070032A (en) | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US5172338B1 (en) | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| DE69024086T2 (de) | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
| US5053839A (en) | 1990-01-23 | 1991-10-01 | Texas Instruments Incorporated | Floating gate memory cell and device |
| IT1243303B (it) | 1990-07-24 | 1994-05-26 | Sgs Thomson Microelectronics | Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione |
| US5512505A (en) | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5343063A (en) | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US20080079059A1 (en) | 1991-04-24 | 2008-04-03 | Eon Silicon Solution Inc. | Method of manufacturing a nonvolatile semiconductor memory device and select gate device having a stacked gate structure |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5313421A (en) | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5712180A (en) | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5315541A (en) | 1992-07-24 | 1994-05-24 | Sundisk Corporation | Segmented column memory array |
| JP2750986B2 (ja) * | 1992-10-27 | 1998-05-18 | 尚茂 玉蟲 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
| US5604032A (en) | 1993-10-19 | 1997-02-18 | Matsushita Electric Industrial Co., Ltd. | Fluorine-containing carboxylic acid amine salt and a magnetic recording medium with the same thereon |
| DE69427532T2 (de) * | 1994-02-17 | 2002-04-18 | National Semiconductor Corp., Sunnyvale | Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung |
| US5661053A (en) | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5756385A (en) | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5640032A (en) | 1994-09-09 | 1997-06-17 | Nippon Steel Corporation | Non-volatile semiconductor memory device with improved rewrite speed |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| JP2655124B2 (ja) * | 1995-03-06 | 1997-09-17 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| DK0827608T3 (da) | 1995-05-23 | 2000-11-27 | Daimler Chrysler Ag | Fremgangsmåde til computerstøttet måling og afprøvning af elektriske kredsløb, navnlig af elektroniske moduler, og prøvning |
| US5579259A (en) | 1995-05-31 | 1996-11-26 | Sandisk Corporation | Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors |
| US5680345A (en) | 1995-06-06 | 1997-10-21 | Advanced Micro Devices, Inc. | Nonvolatile memory cell with vertical gate overlap and zero birds beaks |
| CN1189919A (zh) * | 1995-07-05 | 1998-08-05 | 西门子公司 | 制造只读存储器单元阵列的方法 |
| DE19525070C2 (de) | 1995-07-10 | 2001-12-06 | Infineon Technologies Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US5712179A (en) | 1995-10-31 | 1998-01-27 | Sandisk Corporation | Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates |
| KR0179163B1 (ko) | 1995-12-26 | 1999-03-20 | 문정환 | 비휘발성 메모리 셀 및 그 제조방법 |
| US5903495A (en) | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
| KR100192551B1 (ko) | 1996-05-16 | 1999-06-15 | 구본준 | 반도체 메모리 소자 및 그의 제조방법 |
| US5786988A (en) | 1996-07-02 | 1998-07-28 | Sandisk Corporation | Integrated circuit chips made bendable by forming indentations in their back surfaces flexible packages thereof and methods of manufacture |
| US5751038A (en) | 1996-11-26 | 1998-05-12 | Philips Electronics North America Corporation | Electrically erasable and programmable read only memory (EEPROM) having multiple overlapping metallization layers |
| JP3512976B2 (ja) | 1997-03-21 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| JPH10320988A (ja) | 1997-05-23 | 1998-12-04 | Sony Corp | 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法 |
| JP4330670B2 (ja) * | 1997-06-06 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3602691B2 (ja) * | 1997-06-27 | 2004-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP3583583B2 (ja) | 1997-07-08 | 2004-11-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5851881A (en) | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| JP3540579B2 (ja) | 1997-11-07 | 2004-07-07 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5867429A (en) | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
| US5981335A (en) | 1997-11-20 | 1999-11-09 | Vanguard International Semiconductor Corporation | Method of making stacked gate memory cell structure |
| JP3447939B2 (ja) | 1997-12-10 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体メモリ及びデータ読み出し方法 |
| JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
| JP4056611B2 (ja) | 1998-03-17 | 2008-03-05 | 富士通株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 |
| US6403421B1 (en) | 1998-04-22 | 2002-06-11 | Sony Corporation | Semiconductor nonvolatile memory device and method of producing the same |
| JP3298509B2 (ja) * | 1998-06-12 | 2002-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000024076A (ja) * | 1998-07-08 | 2000-01-25 | Kazuko Tsutsumi | 血液循環促進袋 |
| KR100297712B1 (ko) | 1998-07-23 | 2001-08-07 | 윤종용 | 고집적화를위한불휘발성메모리및그제조방법 |
| KR100284739B1 (ko) * | 1998-09-25 | 2001-05-02 | 윤종용 | 불휘발성메모리장치제조방법 |
| JP3866460B2 (ja) | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6281075B1 (en) | 1999-01-27 | 2001-08-28 | Sandisk Corporation | Method of controlling of floating gate oxide growth by use of an oxygen barrier |
| WO2000046809A1 (en) * | 1999-02-01 | 2000-08-10 | Hitachi, Ltd. | Semiconductor integrated circuit and nonvolatile memory element |
| US6256225B1 (en) * | 1999-02-26 | 2001-07-03 | Micron Technology, Inc. | Construction and application for non-volatile reprogrammable switches |
| US6159801A (en) | 1999-04-26 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Method to increase coupling ratio of source to floating gate in split-gate flash |
| US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6235586B1 (en) | 1999-07-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications |
| EP1104023A1 (en) | 1999-11-26 | 2001-05-30 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising non-volatile memory cells |
| JP2001168306A (ja) | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100317488B1 (ko) | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| JP2002026151A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US6529410B1 (en) | 2000-09-20 | 2003-03-04 | Advanced Micro Devices, Inc. | NAND array structure and method with buried layer |
| US6512263B1 (en) | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| TW457713B (en) * | 2000-10-06 | 2001-10-01 | Winbond Electronics Corp | Manufacturing method of EEPROM cell |
| JP3984020B2 (ja) | 2000-10-30 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100389918B1 (ko) | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| US6654217B2 (en) * | 2000-12-29 | 2003-11-25 | Square D Company | Quick responding instantaneous trip system |
| US6738289B2 (en) | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
| US6559009B2 (en) * | 2001-03-29 | 2003-05-06 | Macronix International Co. Ltd. | Method of fabricating a high-coupling ratio flash memory |
| KR100598092B1 (ko) | 2001-05-18 | 2006-07-07 | 삼성전자주식회사 | 플래시 메모리 및 그 형성 방법 |
| JP2002359308A (ja) | 2001-06-01 | 2002-12-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6522580B2 (en) | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
| US6762092B2 (en) | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| WO2004001852A1 (en) | 2002-06-19 | 2003-12-31 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
| US6770932B2 (en) | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
| US6888755B2 (en) | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP3927156B2 (ja) | 2003-02-26 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4005962B2 (ja) | 2003-09-22 | 2007-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7154779B2 (en) | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| US7355237B2 (en) | 2004-02-13 | 2008-04-08 | Sandisk Corporation | Shield plate for limiting cross coupling between floating gates |
| US7183153B2 (en) | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| WO2006044058A1 (en) | 2004-10-12 | 2006-04-27 | Exxonmobil Chemical Patents Inc. | Trialkylaluminum treated supports |
| JP4521366B2 (ja) | 2006-02-22 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7615445B2 (en) | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
-
2001
- 2001-08-08 US US09/925,102 patent/US6762092B2/en not_active Expired - Lifetime
-
2002
- 2002-08-06 TW TW091117683A patent/TW560049B/zh not_active IP Right Cessation
- 2002-08-07 AU AU2002324633A patent/AU2002324633A1/en not_active Abandoned
- 2002-08-07 KR KR1020047002026A patent/KR100965112B1/ko not_active Expired - Lifetime
- 2002-08-07 EP EP10010263A patent/EP2267774A3/en not_active Withdrawn
- 2002-08-07 EP EP02759287A patent/EP1415346A2/en not_active Withdrawn
- 2002-08-07 JP JP2003519998A patent/JP4753536B2/ja not_active Expired - Fee Related
- 2002-08-07 CN CN02815618A patent/CN100578793C/zh not_active Expired - Lifetime
- 2002-08-07 WO PCT/US2002/025025 patent/WO2003015173A2/en not_active Ceased
- 2002-08-07 KR KR1020107006235A patent/KR101032266B1/ko not_active Expired - Fee Related
-
2004
- 2004-03-12 US US10/799,180 patent/US6953970B2/en not_active Expired - Fee Related
-
2005
- 2005-04-20 US US11/111,129 patent/US7211866B2/en not_active Expired - Fee Related
-
2007
- 2007-03-22 US US11/689,775 patent/US7858472B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780902A1 (en) * | 1995-07-31 | 1997-06-25 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and method for fabricating the same |
| US6048768A (en) | 1998-12-24 | 2000-04-11 | United Semiconductor Copr. | Method of manufacturing flash memory |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| WO2001041199A1 (en) | 1999-12-03 | 2001-06-07 | Intel Corporation | Integrated memory cell and method of fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2002324633A1 (en) | 2003-02-24 |
| EP2267774A2 (en) | 2010-12-29 |
| US20050201154A1 (en) | 2005-09-15 |
| KR20040035732A (ko) | 2004-04-29 |
| WO2003015173A3 (en) | 2004-02-19 |
| WO2003015173A2 (en) | 2003-02-20 |
| KR101032266B1 (ko) | 2011-05-06 |
| EP1415346A2 (en) | 2004-05-06 |
| US6762092B2 (en) | 2004-07-13 |
| US20040095797A1 (en) | 2004-05-20 |
| JP2004538644A (ja) | 2004-12-24 |
| KR20100051728A (ko) | 2010-05-17 |
| CN1543676A (zh) | 2004-11-03 |
| TW560049B (en) | 2003-11-01 |
| CN100578793C (zh) | 2010-01-06 |
| US7211866B2 (en) | 2007-05-01 |
| US7858472B2 (en) | 2010-12-28 |
| US20070161191A1 (en) | 2007-07-12 |
| JP4753536B2 (ja) | 2011-08-24 |
| US6953970B2 (en) | 2005-10-11 |
| US20040175888A1 (en) | 2004-09-09 |
| EP2267774A3 (en) | 2011-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100965112B1 (ko) | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀어레이 및 이 어레이를 형성하기 위한 방법 | |
| US7183153B2 (en) | Method of manufacturing self aligned non-volatile memory cells | |
| US7105406B2 (en) | Self aligned non-volatile memory cell and process for fabrication | |
| US6420231B1 (en) | Processing techniques for making a dual floating gate EEPROM cell array | |
| US6723604B2 (en) | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming | |
| US7517756B2 (en) | Flash memory array with increased coupling between floating and control gates | |
| US8288225B2 (en) | Method of reducing coupling between floating gates in nonvolatile memory | |
| US20080074920A1 (en) | Nonvolatile Memory with Reduced Coupling Between Floating Gates |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20040209 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20070713 Comment text: Request for Examination of Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080428 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20090623 Patent event code: PE09021S02D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| E801 | Decision on dismissal of amendment | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20100125 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20090623 Comment text: Final Notice of Reason for Refusal Patent event code: PE06011S02I Patent event date: 20080428 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| PE0801 | Dismissal of amendment |
Patent event code: PE08012E01D Comment text: Decision on Dismissal of Amendment Patent event date: 20100125 Patent event code: PE08011R01I Comment text: Amendment to Specification, etc. Patent event date: 20090923 Patent event code: PE08011R01I Comment text: Amendment to Specification, etc. Patent event date: 20090302 |
|
| A107 | Divisional application of patent | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| PA0104 | Divisional application for international application |
Comment text: Divisional Application for International Patent Patent event code: PA01041R01D Patent event date: 20100322 |
|
| PJ0201 | Trial against decision of rejection |
Patent event date: 20100322 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20100125 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20100519 Appeal identifier: 2010101002138 Request date: 20100322 |
|
| PB0901 | Examination by re-examination before a trial |
Comment text: Amendment to Specification, etc. Patent event date: 20100322 Patent event code: PB09011R02I Comment text: Request for Trial against Decision on Refusal Patent event date: 20100322 Patent event code: PB09011R01I Comment text: Amendment to Specification, etc. Patent event date: 20090923 Patent event code: PB09011R02I Comment text: Amendment to Specification, etc. Patent event date: 20090302 Patent event code: PB09011R02I |
|
| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
Patent event date: 20100519 Comment text: Decision to Grant Registration Patent event code: PB07012S01D Patent event date: 20100422 Comment text: Transfer of Trial File for Re-examination before a Trial Patent event code: PB07011S01I |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20100614 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20100615 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20130522 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130522 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140530 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150515 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150515 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160517 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160517 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170522 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170522 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180516 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180516 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190530 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210517 Start annual number: 12 End annual number: 12 |
|
| PC1801 | Expiration of term |
Termination date: 20230207 Termination category: Expiration of duration |