KR101751908B1 - 전압 조정 회로 - Google Patents

전압 조정 회로

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Abstract

트랜지스터에서의 오프 전류를 저감시키고, 전압 조정 회로에서의 출력전압의 변환효율을 향상시킨다. 게이트, 소스 및 드레인을 갖고, 게이트가 소스 또는 드레인에 전기적으로 접속되고, 소스 및 드레인의 한쪽에 제 1 신호가 입력되고, 채널형성층으로서 캐리어 농도가 5×1014/㎤ 이하인 산화물 반도체층을 갖는 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 클록신호인 제 2 신호가 입력되는 용량소자를 가지며, 제 1 신호의 전압을 승압 또는 강압하고, 승압 또는 강압한 전압인 제 3 신호를 출력신호로서 트랜지스터의 소스 및 드레인의 다른 쪽을 통해서 출력하는 구성이다.

Description

전압 조정 회로{VOLTAGE REGULATOR CIRCUIT}
본 발명의 일 형태는 산화물 반도체를 이용한 트랜지스터에 의해 구성되는 전압 조정 회로에 관한 것이다.
절연표면을 갖는 기판 상에 형성된 반도체 박막을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 액정 텔레비전으로 대표되는 표시장치에 이용되고 있다. 박막 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 공지되어 있는데, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
산화물 반도체의 재료로서는 산화아연 또는 산화아연을 성분으로 하는 것이 알려져 있다. 그리고 전자 캐리어 농도가 1018/㎤ 미만인 비정질 산화물(산화물 반도체)로 형성된 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 3).
일본 특개2006-165527호 공보 일본 특개2006-165528호 공보 일본 특개2006-165529호 공보
그러나 산화물 반도체는 박막형성공정에서 화학양론적 조성으로부터 벗어나게 된다. 예를 들어, 산소의 과부족에 의해 산화물 반도체의 전기전도도가 변화된다. 또한, 산화물 반도체의 박막형성 중에 혼입되는 수소가 산소(O)-수소(H) 결합을 형성하여 전자공여체가 되어, 전기전도도를 변화시키는 요인이 된다. 또한, O-H는 극성분자이므로, 산화물 반도체에 의해 제작되는 박막 트랜지스터와 같은 능동 디바이스에 대해서 특성의 변동요인이 된다.
전자 캐리어 농도를 1018/㎤ 미만으로 해도, 산화물 반도체는 실질적으로는 n형이며, 특허 문헌 1 내지 3에 개시되는 박막 트랜지스터의 온ㆍ오프 비는 103만 얻을 수 있다. 이와 같은 박막 트랜지스터의 온ㆍ오프 비가 낮은 이유는 오프 전류가 높은 것에 의한다.
또한, 오프 전류가 높은 트랜지스터를 이용하여 예를 들어, 승압회로 등의 전압 조정 회로를 구성하는 경우, 비동작시에도 트랜지스터를 통해서 전류가 흐르기 때문에 원하는 전압으로의 변환효율이 나빠지는 등의 문제가 있다.
이와 같은 문제를 감안하여 본 발명의 일 양태는 안정된 전기적 특성(예를 들어, 오프 전류가 극히 저감되어 있다)을 갖는 박막 트랜지스터를 제공하는 것을 과제로 한다. 또한, 전압 조정 회로에서 원하는 전압으로의 변환효율을 높이는 것을 과제로 한다.
본 발명의 일 형태는 전자공여체(도너)가 되는 불순물을 제거함으로써 고순도화시킨 진성 또는 실질적으로 진성의 반도체이며, 실리콘 반도체보다 에너지 갭이 큰 산화물 반도체를 채널형성층에 갖는 트랜지스터를 이용하여 승압회로 또는 강압회로 등의 전압 조정 회로를 구성하는 것이다. 이에 의해, 트랜지스터에서의 오프 상태의 리크 전류(오프 전류)의 저감을 도모하고, 나아가 트랜지스터에서의 오프 전류의 저감에 의해 원하는 값의 전압으로의 변환효율의 향상을 도모한다.
산화물 반도체에 포함되는 수소농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하이다. 또한, 산화물 반도체에 포함되는 수소 또는 OH 결합은 제거된다. 또한, 캐리어 농도는 5×1014/㎤ 이하, 바람직하게는 5×1012/㎤ 이하이다.
에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상으로서, 도너를 형성하는 수소 등의 불순물을 극력 저감시키고, 캐리어 농도를 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하가 되도록 한다.
또한, 상기 산화물 반도체를 갖는 트랜지스터에서는, 채널 폭 1㎛당 오프 전류를 10aA/㎛(1×10-17A/㎛) 이하, 나아가 1aA/㎛(1×10-18A/㎛) 이하, 나아가 10zA/㎛(1×10-20A/㎛) 이하, 바람직하게는 1zA/㎛(1×10-21A/㎛) 이하로 하여, 종래의 실리콘을 이용한 트랜지스터와 비교해도 상당히 낮게 할 수 있다. 또한, 트랜지스터의 온도가 85℃인 경우라 해도 채널 폭 1㎛당 오프 전류를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 하여, 종래의 실리콘을 이용한 트랜지스터와 비교해도 상당히 낮게 할 수 있다.
수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용한 트랜지스터를 이용함으로써, 종래의 실리콘을 이용한 트랜지스터를 이용하는 경우와 비교해도 리크 전류에 의한 소비전력이 적은 전압 조정 회로를 실현할 수 있다.
본 발명의 일 양태는 게이트, 소스 및 드레인을 갖고, 게이트가 소스 또는 드레인에 전기적으로 접속되고, 소스 및 드레인의 한쪽에 제 1 신호가 입력되고, 채널형성층으로서 산화물 반도체층을 갖고, 오프 전류가 100zA/㎛ 이하인 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 클록신호인 제 2 신호가 입력되는 용량소자를 갖고, 제 1 신호의 전압을 승압 또는 강압하고, 승압 또는 강압한 전압인 제 3 신호를 출력신호로서 트랜지스터의 소스 및 드레인의 다른 쪽을 통해서 출력하는 전압 조정 회로이다.
본 발명의 일 양태는 서로 직렬 접속으로 전기적으로 접속된 n단(n은 2 이상의 자연수)의 단위승압회로를 갖는 전압 조정 회로이며, 2M-1단(M은 1 내지 n/2이며, 2M은 자연수)의 단위승압회로는 게이트, 소스 및 드레인을 갖고, 게이트가 소스 및 드레인의 한쪽에 전기적으로 접속되고, 채널형성층으로서 산화물 반도체층을 갖고, 오프 전류가 100zA/㎛ 이하인 제 1 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 제 1 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 클록신호가 입력되는 제 1 용량소자를 갖고, 2M단의 단위승압회로는 게이트, 소스 및 드레인을 갖고, 게이트가 소스 및 드레인의 한쪽에 전기적으로 접속되고, 채널형성층으로서 산화물 반도체층을 갖고, 오프 전류가 100zA/㎛ 이하인 제 2 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 제 2 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 반전 클록신호가 입력되는 제 2 용량소자를 갖는 전압 조정 회로이다.
본 발명의 일 양태는 서로 직렬 접속으로 전기적으로 접속된 n단(n은 2 이상의 자연수)의 단위강압회로를 갖는 전압 조정 회로이며, 2M-1단(M은 1 내지 n/2이며, 2M은 자연수)의 단위강압회로는 게이트, 소스 및 드레인을 갖고, 채널형성층으로서 산화물 반도체층을 갖고, 오프 전류가 100zA/㎛ 이하인 제 1 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 제 1 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 전극에 클록신호가 입력되는 제 1 용량소자를 갖고, 2M단의 단위강압회로는 게이트, 소스 및 드레인을 갖고, 소스 및 드레인의 한쪽이 상기 제 1 트랜지스터의 게이트, 및 소스 또는 드레인에 전기적으로 접속되고, 채널형성층으로서 산화물 반도체층을 갖고, 오프 전류가 100zA/㎛ 이하인 제 2 트랜지스터와, 제 1 전극 및 제 2 전극을 갖고, 제 1 전극이 제 2 트랜지스터의 게이트, 및 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 반전 클록신호가 입력되는 제 2 용량소자를 갖는 전압 조정 회로이다.
본 발명의 일 양태에 의해, 트랜지스터의 리크 전류를 저감시키고, 출력신호의 전압의 저하를 저감시킬 수 있기 때문에 원하는 전압으로의 변환효율을 향상시킬 수 있다.
도 1은 전압 조정 회로의 구성의 일례를 도시하는 회로도이다.
도 2는 도 1에 도시하는 전압 조정 회로의 동작의 일례를 설명하기 위한 타이밍차트이다.
도 3은 전압 조정 회로의 구성의 일례를 도시하는 회로도이다.
도 4는 전압 조정 회로의 구성의 일례를 도시하는 회로도이다.
도 5(A) 및 도 5(B)는 트랜지스터를 설명하는 도면이다.
도 6(A) 내지 도 6(E)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 7(A) 및 도 7(B)는 트랜지스터를 설명하는 도면이다.
도 8(A) 내지 도 8(E)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 9(A) 및 도 9(B)는 트랜지스터를 설명하는 도면이다.
도 10(A) 내지 도 10(E)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 11은 산화물 반도체를 이용한 역스태거형 박막 트랜지스터의 종단면도이다.
도 12는 도 11에 도시하는 A-A'단면에서의 에너지 밴드 도면(모식도)이다.
도 13(A)는 게이트 전극(1001)에 양의 전위(+VG)가 인가된 상태를 도시하는 도면이고, 도 13(B)는 게이트 전극(1001)에 음의 전위(-VG)가 인가된 상태를 도시하는 도면이다.
도 14는 진공준위와 금속의 일함수(φM), 산화물 반도체의 전자친화력(χ)의 관계를 도시하는 도면이다.
도 15는 산화물 반도체를 이용한 트랜지스터의 특성평가용 회로도이다.
도 16은 산화물 반도체를 이용한 트랜지스터의 특성평가용 타이밍차트이다.
도 17은 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 18은 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 19는 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 20(A) 내지 도 20(E)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 21(A) 내지 도 21(D)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 22(A) 내지 도 22(D)는 트랜지스터의 제작방법을 설명하는 도면이다.
도 23은 트랜지스터를 설명하는 도면이다.
도 24(A) 및 도 24(B)는 전자기기를 설명하는 도면이다.
본 발명의 실시형태의 일례에 대해서 도면을 이용하여 이하에 설명한다. 단 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않으면서 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하에 나타내는 실시형태의 기재내용에 한정되어 해석되지 않는다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 전압 조정 회로에 대해서 설명한다.
본 실시형태의 전압 조정 회로의 구성의 일례는 입력신호로서 신호(S1) 및 신호(S2)가 입력되고, 입력된 신호(S1)를 승압 또는 강압하고, 신호(S1)의 전압을 승압 또는 강압한 전압인 신호(S3)를 출력신호로서 출력하는 기능을 갖는다. 또한, 본 실시형태의 전압 조정 회로의 구성의 일례에 대해서 도 1을 이용하여 설명한다. 도 1은 본 실시형태에서의 전압 조정 회로의 구성의 일례를 도시하는 회로도이다.
도 1에 도시하는 전압 조정 회로는 트랜지스터(101)와 용량소자(102)를 갖는다.
또한, 본 명세서에서, 트랜지스터로서 예를 들어, 전계효과 트랜지스터를 이용할 수 있다.
또한, 본 명세서에서, 전계효과 트랜지스터는 게이트, 소스 및 드레인을 적어도 갖는다. 전계효과 트랜지스터로서는 예를 들어, 박막 트랜지스터(TFT라고도 한다)를 이용할 수 있다. 또한, 전계효과 트랜지스터로서는 예를 들어, 탑 게이트형 또는 보텀 게이트형 트랜지스터를 이용할 수 있다. 또한, 전계효과 트랜지스터는 N형 도전형으로 할 수 있다.
또한, 게이트는 게이트 전극 및 게이트 배선의 일부 또는 전부를 말한다. 게이트 배선은 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
소스란 소스영역, 소스전극, 및 소스배선의 일부 또는 전부를 말한다. 소스영역이란 반도체층 중 저항값이 채널형성층보다 낮은 영역을 말한다. 소스 전극이란 소스 영역에 접속되는 부분의 도전층을 말한다. 소스 배선이란 적어도 하나의 트랜지스터의 소스전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
드레인이란 드레인 영역, 드레인 전극 및 드레인 배선의 일부 또는 전부를 말한다. 드레인 영역이란 반도체층 중 저항값이 채널형성영역보다 낮은 영역을 말한다. 드레인 전극이란 드레인 영역에 접속되는 부분의 도전층을 말한다. 드레인 배선이란 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
또한, 본 명세서에서 트랜지스터의 소스와 드레인은 트랜지스터의 구조나 동작조건 등에 의해 서로 교체되기 때문에 어느 것이 소스 또는 드레인인지를 한정하기 어렵다. 그러므로 본 서류(명세서, 특허청구범위 또는 도면 등)에서 소스 및 드레인 중 어느 한쪽을 소스 및 드레인의 한쪽이라고 표기하고, 다른 쪽을 소스 및 드레인의 다른 쪽이라고 표기한다.
또한, 본 명세서에서 전계효과 트랜지스터는 채널형성층으로서의 기능을 갖는 산화물 반도체층을 갖는 트랜지스터이다. 또한, 채널형성층의 수소농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다. 이 수소농도는 예를 들어, 2차 이온질량분석법(SIMS : Secondary Ion Mass Spectroscopy)에 의한 값이다. 또한, 트랜지스터의 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하로 한다.
또한, 본 명세서에서 용량소자로서 예를 들어, 제 1 전극과 제 2 전극과 유전체를 갖는 구성의 용량소자를 이용할 수 있다.
트랜지스터(101)는 게이트에 신호(S1) 및 신호(S3)가 입력되고, 소스 및 드레인의 한쪽에 신호(S1)가 입력되고, 소스 및 드레인의 다른 쪽의 전압이 신호(S3)의 전압이 된다. 도 1에 도시하는 전압 조정 회로는 트랜지스터(101)의 소스 및 드레인의 다른 쪽을 통해서 신호(S3)를 출력한다.
트랜지스터(101)에서는 게이트에 신호(S1) 및 신호(S3) 중 어떤 신호가 입력되는지에 따라서 전압조정동작이 다른다. 예를 들어, 게이트에 신호(S1)가 입력되는 경우에는 신호(S3)의 전압을 신호(S1)의 전압보다 높일 수 있고, 또한, 게이트에 신호(S3)가 입력되는 경우에는 신호(S3)의 전압을 신호(S1)의 전압보다 낮출 수 있다. 이때, 신호(S3)의 전압을 신호(S1)의 전압보다 높이는 것을 승압이라고도 하고, 신호(S3)의 전압을 신호(S1)의 전압보다 낮추는 것을 강압이라고도 한다.
또한, 일반적으로 전압이란 2점 사이에서의 전위의 차이(전위차라고도 한다)를 말한다. 그러나 전압과 전위의 값은 회로도 등에서 모두 볼트(V)라고 표시되는 경우가 있기 때문에 구별이 어렵다. 그러므로 본 명세서에서는 특별히 지정하는 경우를 제외하고, 어떤 한 점의 전위와 기준이 되는 전위(기준전위라고도 한다)의 전위차를 이 한 점의 전압으로서 이용하는 경우가 있다.
또한, 본 명세서에서 신호로서 예를 들어, 전압 등을 이용한 아날로그 신호 또는 디지털 신호를 이용할 수 있다. 예를 들어, 전압을 이용한 신호(전압신호라고도 한다)로서는 적어도 제 1 전압상태 및 제 2 전압상태를 갖는 신호를 이용하는 것이 바람직하고, 예를 들어, 제 1 전압상태로서 하이 레벨의 전압상태 및 제 2 전압상태로서 로우 레벨의 전압상태를 갖는 디지털 신호 등을 이용할 수 있다. 또한, 하이 레벨일 때의 전압을 전압(VH)이라고도 하며, 로우 레벨의 전압을 전압(VL)이라고도 한다. 또한, 제 1 전압상태의 전압 및 제 2 전압상태의 전압은 각 신호에 따라서 다른 경우가 있으며, 또한, 노이즈 등의 영향이 있기 때문에 제 1 전압상태의 전압 및 제 2 전압상태의 전압은 일정한 값이 아니며, 각각 일정한 범위 내의 값이면 된다.
용량소자(102)는 제 1 전극이 트랜지스터(101)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 제 2 전극에 신호(S2)가 입력된다. 또한, 용량소자(102)의 제 1 전극과, 트랜지스터(101)의 소스 및 드레인의 다른 쪽과의 접속부분을 노드(N111)라고도 한다.
신호(S1)는 전압 조정 회로의 제 1 입력신호(신호 INVC1라고도 한다)로서의 기능을 갖는다.
신호(S2)는 전압 조정 회로의 제 2 입력신호(신호 INVC2라고도 한다)로서의 기능을 갖는다. 신호(S2)로서는 예를 들어, 클록 신호를 이용할 수 있다. 클록 신호는 제 1 전압상태와 제 2 전압상태가 주기적으로 반복되는 신호이다. 클록 신호에서의 제 1 전압상태 및 제 2 전압상태의 값은 적절히 설정할 수 있다.
신호(S3)는 전압 조정 회로의 출력신호(신호 OUTVC라고도 한다)로서의 기능을 갖는다.
다음에, 도 1에 도시하는 전압 조정 회로의 동작(구동방법이라고도 한다)의 일례에 대해서 도 2를 이용하여 설명한다. 도 2는 도 1에 도시하는 전압 조정 회로의 동작의 일례를 설명하기 위한 타이밍차트이며, 신호(S1), 신호(S2) 및 신호(S3)의 전압 파형을 각각 도시하는 것이다. 또한, 도 2를 이용하여 설명하는 도 1에 도시하는 전압 조정 회로의 동작의 일례에서는 신호(S1)를 하이 레벨과 로우 레벨의 2값의 디지털 신호로 하고, 신호(S2)를 하이 레벨과 로우 레벨이 주기적으로 반복되는 클록 신호로 하고, 트랜지스터(101)를 N형 트랜지스터로 하여, 트랜지스터(101)의 게이트에 신호(S1)가 입력되는 것을 설명한다.
도 1에 도시하는 전압 조정 회로의 동작은 복수의 기간으로 나누어서 설명할 수 있다. 각 기간에서의 동작에 대해서 이하에 설명한다.
기간(151)에서는 신호(S1)가 하이 레벨이 되고, 신호(S2)가 로우 레벨이 된다.
이때, 트랜지스터(101)의 소스와 드레인 사이가 도통상태가 되고, 노드(N111)의 전압이 상승하기 시작한다. 노드(N111)의 전압은 V1까지 상승한다. V1은 VH-Vth101(트랜지스터(101)의 임계값 전압)이다. 노드(N111)의 전압이 V1이 되면 트랜지스터(101)의 소스와 드레인 사이는 비도통상태가 되고, 노드(N111)는 부유상태가 된다. 이때, 용량소자(102)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 V1-VL이며, 신호(S3)의 전압은 V1이 된다.
다음에, 기간(152)에서는 신호(S1)가 하이 레벨 상태를 유지하고, 신호(S2)가 하이 레벨이 된다.
이때, 트랜지스터(101)는 비도통상태이며, 노드(N111)는 부유상태이며, 나아가 용량소자(102)의 제 2 전극에 부여되는 전압이 VL에서 VH로 변화되기 때문에, 용량소자(102)의 제 2 전극에 맞추어서 용량소자(102)의 제 1 전극의 전압도 변화되기 시작한다. 노드(N111)의 전압은 V1보다 더 큰 값, 즉 V2까지 상승한다. 전압(V2)은 VH-Vth101+VH이다. 이때, 용량소자(102)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 V2-VH이며, 신호(S3)의 전압은 V2가 된다. 이와 같이, 기간(152)에서 전압 조정 회로의 출력신호인 신호(S3)의 전압은 전압 조정 회로에 입력되는 신호(S1)의 전압이 승압된 값이 된다.
이상과 같이, 본 실시형태의 전압 조정 회로에서는 입력된 전압신호를 변화시켜서, 입력된 전압신호보다 높은 전압 또는 낮은 전압의 신호를 출력할 수 있기 때문에 소비전력을 저감시킬 수 있다.
또한, 본 실시형태의 전압 조정 회로에서는 트랜지스터로서 채널형성층으로서의 기능을 갖는 산화물 반도체층을 포함하고, 채널형성층의 수소 농도가 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하이며, 캐리어 농도가 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하인 트랜지스터를 이용한 구성이다. 이 트랜지스터는 리크 전류가 낮아서 종래의 트랜지스터와 비교하여 용량소자에 축적된 전하의 리크가 저감될 수 있기 때문에, 원하는 값의 전압으로의 도달속도를 현저하게 향상시킬 수 있다.
또한, 본 실시형태의 전압 조정 회로는 용량소자를 트랜지스터와 동일한 공정에 의해 형성할 수 있다. 이에 의해, 공정 수의 증가를 저감시킬 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 양태인 전압 조정 회로의 일례로서 승압회로에 대해서 설명한다.
본 실시형태의 전압 조정 회로의 회로구성의 일례에 대해서 도 3을 이용하여 설명한다. 도 3은 본 실시형태의 전압 조정 회로의 회로구성의 일례를 도시하는 회로도이다.
도 3에 도시하는 전압 조정 회로는 단위승압회로(211_1) 내지 단위승압회로(211_n)(n은 2 이상의 자연수)를 갖고, 단위승압회로(211_1) 내지 단위승압회로(211_n) 각각이 직렬 접속으로 전기적으로 접속된 n단의 단위승압회로를 이용하여 구성된다.
단위승압회로(211_1) 내지 단위승압회로(211_n) 각각은 트랜지스터(201)와 용량소자(202)를 갖는다.
트랜지스터(201)로서는 채널형성층으로서의 기능을 갖는 산화물 반도체층을 갖는 트랜지스터를 이용할 수 있다. 또한, 채널형성층의 수소농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다. 이 수소농도는 예를 들어, 2차 이온질량분석법(SIMS : Secondary Ion Mass Spectroscopy)에 의한 값이다. 또한, 트랜지스터(201)의 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하로 한다.
또한, 단위승압회로(211_1) 내지 단위승압회로(211_n) 각각에서 트랜지스터(201)의 게이트가 트랜지스터(201)의 소스 및 드레인의 한쪽에 전기적으로 접속된다. 즉 트랜지스터(201)는 다이오드 접속된다. 또한, 용량소자(202)의 제 1 전극은 트랜지스터(201)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
또한, K단(K는 2 내지 n의 자연수)의 단위승압회로는 트랜지스터(201)의 소스 및 드레인의 한쪽이 K-1단의 단위승압회로에서의 트랜지스터(201)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. K-1단의 단위승압회로에서의 트랜지스터(201)의 소스 및 드레인의 다른 쪽과 K단의 단위승압회로에서의 트랜지스터(201)의 소스 및 드레인의 한쪽과의 접속부분을 노드(N1_M)(M은 1 내지 n/2)라고 한다.
또한, 2M-1단(M은 1 내지 n/2이며, 2M은 자연수)의 단위승압회로에서는 용량소자(202)의 제 2 전극이 클록 신호선(221)에 전기적으로 접속되고, 2M단의 단위승압회로에서는 용량소자(202)의 제 2 전극이 클록 신호선(222)에 전기적으로 접속된다. 클록 신호선(221)에는 클록신호(CK1)가 입력되고, 클록신호선(222)에는 클록신호(CKB1)가 입력된다. 클록신호(CK1) 및 클록신호(CKB1)는 위상이 상반된 관계이며, 예를 들어, 클록신호(CK1)가 하이 레벨일 때 클록 신호(CKB1)는 로우 레벨이다. 클록신호(CKB1)로서는 예를 들어, 클록신호(CK1)의 반전신호를 이용할 수 있고, 클록신호(CKB1)는 예를 들어, 인버터 등의 NOT 회로를 이용하여 클록신호(CK1)의 전압상태를 반전시킴으로써 생성할 수 있다. 클록신호(CK1) 및 클록신호(CKB1)에서의 하이 레벨 및 로우 레벨의 전압의 값은 적절히 설정할 수 있다. 또한, 클록신호(CK1)는 예를 들어, 링 오실레이터 등의 발진회로와 버퍼회로를 이용하여 생성할 수도 있다. 또한, 클록신호(CK1) 및 클록신호(CKB1)에만 한정되지 않고, 3상 이상의 클록신호를 이용할 수도 있다.
또한, 첫째 단의 단위승압회로, 즉 단위승압회로(211_1)에서의 트랜지스터(201)에서는 소스 및 드레인의 한쪽에 신호(IN1)가 입력된다.
또한, 최종 단의 단위승압회로, 즉 단위승압회로(211_n)에서의 트랜지스터(201)의 소스 및 드레인의 다른 쪽의 전압은 전압 조정 회로의 출력신호인 신호(OUT1)의 전압이 된다. 또한, 단위승압회로(211_n)에서의 용량소자(202)에서는 제 2 전극에 전압(Vc1)이 부여된다. 전압(Vc1)은 임의의 값이어도 되고, 예를 들어, 전압(VH) 또는 전압(VL)과 동일한 값의 전압을 이용할 수 있다. 또한, 단위승압회로(211_n)에서의 용량소자(202)의 용량은 다른 단위승압회로에서의 용량소자(202)의 용량보다 크게 하는 것이 바람직하다. 이에 의해, 단위승압회로(211_n)의 출력신호, 즉 전압 조정 회로의 출력신호인 신호(OUT1)의 전압상태를 보다 안정시킬 수 있다.
이상과 같이, 본 실시형태의 전압 조정 회로의 일례는 n단의 단위승압회로를 갖고, 각각의 단위승압회로는 다이오드 접속된 트랜지스터와 용량소자를 갖는 구성이다. 다이오드 접속된 트랜지스터로서는, 채널형성층으로서 고순도화된 산화물 반도체층을 갖는 트랜지스터를 이용한다. 이에 의해, 각 노드의 전압의 보유시간을 길게 할 수 있고, 또한, 목적으로 하는 전압까지의 도달시간을 단축시킬 수 있으며, 전압변환효율을 향상시킬 수 있다.
다음에, 도 3에 도시하는 전압 조정 회로의 동작의 일례에 대해서 설명한다.
도 3에 도시하는 전압 조정 회로의 동작은 복수의 기간으로 나누어서 설명할 수 있다. 각 기간에서의 동작에 대해서 이하에 설명한다. 여기서 설명하는 도 3에 도시하는 전압 조정 회로의 동작의 일례에서는 신호(IN1)로서 하이 레벨의 신호가 입력되고, 클록 신호(CK1)를 하이 레벨 및 로우 레벨로 주기적으로 변화되는 클록 신호로 하고, 클록 신호(CKB1)를 클록 신호(CK)의 반전 클록신호로 하고, 각 단위승압회로에서의 트랜지스터(201)를 N형 트랜지스터로 하며, 각 단위승압회로에서의 트랜지스터(201)의 임계값 전압이 동일한 값이라고 설명한다.
우선 제 1 기간에서는 클록 신호(CK1)가 로우 레벨이 되고, 클록신호(CKB1)가 하이 레벨이 된다.
이때, 단위승압회로(211_1)에서 다이오드 접속된 트랜지스터(201)가 도통상태가 되고, 노드(N1_1)의 전압이 상승하기 시작한다. 노드(N1_1)의 전압(전압 VN1라고도 한다)은 VIN1(신호(IN1)의 전압)-Vth201(트랜지스터(201)의 임계값 전압)까지 상승한다. 노드(N1_1)의 전압이 전압(VIN1-Vth201)이 되면 단위승압회로(211_1)에서의 다이오드 접속된 트랜지스터(201)가 비도통상태가 되고, 노드(N1_1)는 부유상태가 된다.
다음에, 제 2 기간에서는 클록신호(CK1)가 하이 레벨이되고, 클록신호(CKB1)가 로우 레벨이 된다.
이때, 단위승압회로(211_1)에서 트랜지스터(201)는 비도통상태로 유지되며, 노드(N1_1)는 부유상태이며, 나아가 단위승압회로(211_1)에서의 용량소자(202)의 제 2 전극에 부여되는 전압이 VH로 변화되기 때문에, 용량소자(202)의 제 2 전극에 맞추어서 용량소자(202)의 제 1 전극의 전압도 변화되기 시작한다. 노드(N1_1)의 전압은 VIN1-Vth201+VH까지 상승한다. 이때, 용량소자(202)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 VIN1-Vth201이다. 이와 같이, 제 2 기간에서 노드(N1_1)의 전압은 제 1 기간에서의 노드(N1_1)의 전압이 승압된 값이 된다.
또한, 노드(N1_1)의 전압이 VIN1-Vth201+VH이 됨으로써, 단위승압회로(211_2)에서 다이오드 접속된 트랜지스터(201)가 도통상태가 되고, 노드(N1_2)의 전압이 상승하기 시작한다. 노드(N1_2)의 전압(VN2라고도 한다)은 VN1-Vth201까지 상승한다. 노드(N1_2)의 전압이 VN1-Vth201이 되면 단위승압회로(211_2)에서의 다이오드 접속된 트랜지스터(201)가 비도통상태가 되고, 노드(N1_2)는 부유상태가 된다.
다음에, 제 3 기간에서는, 클록신호(CK1)가 로우 레벨이 되고, 클록신호(CKB1)가 하이 레벨이 된다.
이때, 단위승압회로(211_2)에서 트랜지스터는 트랜지스터(201)는 비도통상태로 유지되고, 노드(N1_2)는 부유상태이며, 나아가 단위승압회로(211_2)에서의 용량소자(202)의 제 2 전극에 부여되는 전압이 VL에서 VH로 변화되기 때문에, 용량소자(202)의 제 2 전극에 맞추어서 용량소자(202)의 제 1 전극의 전압도 변화되기 시작한다. 노드(N1_2)의 전압은 VN1-Vth201+VH까지 상승한다. 이때, 용량소자(202)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 VN1-Vth201이다. 이와 같이, 제 3 기간에서 노드(N1_2)의 전압은 제 2 기간에서의 노드(N1_2)의 전압이 승압된 값이 된다.
또한, 노드(N1_2)의 전압이 VN1-Vth201+VH이 됨으로써, 단위승압회로(211_3)에서 다이오드 접속된 트랜지스터(201)가 도통상태가 되고, 노드(N1_3)의 전압이 상승하기 시작한다. 노드(N1_3)의 전압(VN3이라고도 한다)은 VN2-Vth201까지 상승한다. 노드(N1_3)의 전압이 VN2-Vth201이 되면 단위승압회로(211_3)에서의 다이오드 접속된 트랜지스터(201)가 비도통상태가 되고, 노드(N1_3)는 부유상태가 된다.
또한, 3단 이후의 각 단위승압회로에서도 클록신호(CK1) 또는 클록신호(CKB1)가 하이 레벨 또는 로우 레벨로 주기적으로 변화됨에 따라서 상기 단위승압회로와 동일한 동작이 순차적으로 행해지고, 각 노드(N1_M)의 전압은 클록신호(CK1) 또는 클록신호(CKB1)가 하이 레벨 또는 로우 레벨로 주기적으로 변화될 때마다 서서히 승압되고, 최대로 VIN1+M(VH-Vth201)로 승압된다. 또한, 신호(OUT1)의 전압은 클록 신호(CK1) 또는 클록신호(CKB1)가 하이 레벨 또는 로우 레벨로 주기적으로 변화될 때마다 서서히 승압되고, 최대로 VIN1+n(VH-Vth201)로 승압된다. 이와 같이, 도 3에 도시하는 전압 조정 회로는 신호(IN1)의 전압을 승압하고, 승압한 전압의 신호(OUT1)를 출력신호로서 출력한다.
이상과 같이, 본 실시형태의 전압 조정 회로의 일례에서는, 각 단위승압회로에서 승압동작을 행함으로써, 입력된 신호의 전압보다 큰 전압의 신호를 출력신호로서 출력할 수 있다.
또한, 본 실시형태의 전압 조정 회로의 일례는 각 단위승압회로에서 다이오드 접속된 트랜지스터가, 채널형성층으로서 고순도화된 산화물 반도체층을 이용한 트랜지스터인 구성이다. 이에 의해 트랜지스터의 리크 전류를 저감시키고, 원하는 전압으로의 변환효율을 향상시킬 수 있고, 각 노드의 전압의 보유기간을 길게 할 수 있으며, 또한, 승압동작에 의해 원하는 전압이 되기까지의 도달속도를 빠르게 할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시킬 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 양태인 전압 조정 회로의 다른 일례로서 강압회로에 대해서 설명한다. 또한, 본 실시형태에서 실시형태 2에 나타내는 전압 조정 회로와 동일한 부분에 대에서는 설명을 적절히 원용한다.
본 실시형태의 전압 조정 회로의 회로구성의 일례에 대해서 도 4을 이용하여 설명한다. 도 4는 본 실시형태의 전압 조정 회로의 회로구성의 일례를 도시하는 회로도이다.
도 4에 도시하는 전압 조정 회로는 단위강압회로(511_1) 내지 단위강압회로(511_n)(n은 2 이상의 자연수)를 갖고, 단위강압회로(511_1) 내지 단위강압회로(511_n) 각각이 직렬 접속으로 전기적으로 접속된 n단의 단위강압회로에 의해 구성된다.
단위강압회로(511_1) 내지 단위강압회로(511_n) 각각은 트랜지스터(501)와 용량소자(502)를 갖는다.
트랜지스터(501)로서는 채널형성층으로서의 기능을 갖는 산화물 반도체층을 갖는 트랜지스터를 이용할 수 있다. 또한, 채널형성층의 수소농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다. 이 수소농도는 예를 들어, 2차 이온질량분석법(SIMS : Secondary Ion Mass Spectroscopy)에 의한 값이다. 또한, 트랜지스터(501)의 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하로 한다.
K단(K는 2 내지 n의 자연수)의 단위강압회로는 트랜지스터(501)의 소스 및 드레인의 한쪽이 K-1단의 단위강압회로에서의 트랜지스터(501)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. K-1단의 단위강압회로에서의 트랜지스터(501)의 소스 및 드레인의 다른 쪽과 K단의 단위강압회로에서의 트랜지스터(501)의 소스 및 드레인의 한쪽과의 접속부분을 노드(N2_M)이라고 한다.
또한, 단위강압회로(511_1) 내지 단위강압회로(511_n) 각각에 대해서 트랜지스터(501)의 게이트가 트랜지스터(501)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 즉 트랜지스터(501)는 다이오드 접속된다. 또한, 용량소자(502)의 제 1 전극은 트랜지스터(501)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 즉 도 3에 도시하는 전압 조정 회로에서의 트랜지스터(201)는 게이트와, 소스 및 드레인의 한쪽이 전기적으로 접속된 구성임에 반해, 도 4에 도시하는 전압 조정 회로에서의 트랜지스터(501)는 게이트와, 소스 및 드레인의 다른 쪽이 전기적으로 접속된다.
또한, 2M-1단의 단위강압회로는 용량소자(502)의 제 1 전극이 트랜지스터(501)의 게이트에 전기적으로 접속되고, 제 2 전극이 클록 신호선(521)에 전기적으로 접속되며, 2M단의 단위강압회로는 트랜지스터(501)의 소스 및 드레인의 한쪽이 2M-1단에서의 트랜지스터(501)의 게이트, 및 소스 또는 드레인에 전기적으로 접속되고, 용량소자(502)의 제 1 전극이 트랜지스터(501)의 게이트, 및 소스 및 드레인의 다른 쪽에 전기적으로 접속되며, 제 2 전극이 클록신호선(522)에 전기적으로 접속된다. 클록 신호선(521)에는 클록신호(CK2)가 입력되고, 클록신호선(522)에는 클록신호(CKB2)가 입력된다. 클록신호(CK2) 및 클록신호(CKB2)는 위상이 상반된 관계이며, 예를 들어, 클록신호(CK2)가 하이 레벨일 때 클록 신호(CKB2)는 로우 레벨이다. 클록신호(CKB2)로서는 예를 들어, 클록신호(CK2)의 반전신호를 이용할 수 있고, 클록신호(CKB2)는 예를 들어, 인버터 등의 NOT 회로를 이용하여 클록신호(CK2)의 전압상태를 반전시킴으로써 생성할 수 있다. 클록신호(CK2) 및 클록신호(CKB2)에서의 하이 레벨 및 로우 레벨의 전압의 값은 적절히 설정할 수 있다. 또한, 클록신호(CK2)는 예를 들어, 링 오실레이터 등의 발진회로와 버퍼회로를 이용하여 생성할 수도 있다. 또한, 클록신호(CK2) 및 클록신호(CKB2)에만 한정되지 않고, 3상 이상의 클록신호를 이용할 수도 있다.
또한, 첫째 단의 단위강압회로, 즉 단위강압회로(511_1)에서의 트랜지스터(501)는 소스 및 드레인의 한쪽에 신호(IN2)가 입력된다.
또한, 최종 단의 단위강압회로, 즉 단위강압회로(511_n)에서의 트랜지스터(501)의 소스 및 드레인의 다른 쪽의 전압은 전압 조정 회로의 출력신호인 신호(OUT2)의 전압이 된다. 또한, 단위강압회로(511_n)에서의 용량소자(502)는 제 2 전극에 전압(Vc2)이 부여된다. 전압(Vc2)은 임의의 값이어도 되고, 예를 들어, 전압(VH) 또는 전압(VL)과 동일한 값의 전압을 이용할 수 있다. 또한, 단위강압회로(511_n)에서의 용량소자(502)의 용량은 다른 단위강압회로에서의 용량소자(502)의 용량보다 크게 하는 것이 바람직하다. 이에 의해, 단위강압회로(511_n)의 출력신호, 즉 전압 조정 회로의 출력신호인 신호(OUT2)의 전압상태를 보다 안정시킬 수 있다.
이상과 같이, 본 실시형태의 전압 조정 회로의 일례는 n단의 단위강압회로를 갖고, 각각의 단위강압회로는 다이오드 접속된 트랜지스터와 용량소자를 갖는 구성이다. 다이오드 접속된 트랜지스터로서는, 채널형성층으로서 수소 농도를 저감시키고, 오프 전류를 저감시킨 산화물 반도체층을 갖는 트랜지스터를 이용한다. 이에 의해, 각 노드의 전압의 보유시간을 길게 할 수 있고, 또한, 목적으로 하는 전압까지의 도달시간을 단축시킬 수 있으며, 전압변환효율을 향상시킬 수 있다.
다음에, 도 4에 도시하는 전압 조정 회로의 동작의 일례에 대해서 설명한다.
도 4에 도시하는 전압 조정 회로의 동작은 복수의 기간으로 나누어서 설명할 수 있다. 각 기간에서의 동작에 대해서 이하에 설명한다. 여기서 설명하는 도 4에 도시하는 전압 조정 회로의 동작의 일례에서는 신호(IN2)로서 로우 레벨의 신호가 입력되고, 클록 신호(CK2)를 하이 레벨 및 로우 레벨로 주기적으로 변화되는 클록 신호로 하고, 클록 신호(CKB2)를 클록 신호(CK2)의 반전 클록신호로 하고, 각 단위강압회로에서의 트랜지스터(501)를 N형 트랜지스터로 하고, 각 단위강압회로에서의 트랜지스터(501)의 임계값 전압은 동일한 값이라고 설명한다.
우선, 제 1 기간에서는 클록 신호(CK2)가 하이 레벨이 되고, 클록신호(CKB2)가 로우 레벨이 된다.
이때, 단위강압회로(511_1)에서 다이오드 접속된 트랜지스터(501)가 도통상태가 되고, 노드(N2_1)의 전압이 하강하기 시작한다. 노드(N2_1)의 전압(전압 VN2라고도 한다)은 VIN2(신호 IN2의 전압)-Vth501(트랜지스터(501)의 임계값 전압)까지 하강한다. 노드(N2_1)의 전압이 VIN2+Vth501가 되면 단위강압회로(511_1)에서의 다이오드 접속된 트랜지스터(501)가 비도통상태가 되고, 노드(N2_1)는 부유상태가 된다.
다음에, 제 2 기간에서는 클록신호(CK2)가 로우 레벨이되고, 클록신호(CKB2)가 하이 레벨이 된다.
이때, 단위강압회로(511_1)에서 트랜지스터(501)는 비도통상태로 유지되고, 노드(N2_1)는 부유상태이며, 나아가 단위강압회로(511_1)에서의 용량소자(502)의 제 2 전극에 부여되는 전압이 VL로 변화되기 때문에, 용량소자(502)의 제 2 전극에 맞추어서 용량소자(502)의 제 1 전극의 전압도 변화되기 시작한다. 노드(N2_1)의 전압은 VIN2+Vth501-VH까지 하강한다. 이때, 용량소자(502)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 VIN2+Vth501이다. 이와 같이, 제 2 기간에서 노드(N2_1)의 전압은 제 1 기간에서의 노드(N2_1)의 전압이 강압된 값이 된다.
또한, 노드(N2_1)의 전압이 VIN2+Vth501-VH이 됨으로써, 단위강압회로(511_2)에서 다이오드 접속된 트랜지스터(501)가 도통상태가 되고, 노드(N2_2)의 전압이 하강하기 시작한다. 노드(N2_2)의 전압(VN2라고도 한다)은 VN2+Vth501까지 하강한다. 노드(N2_2)의 전압이 VN2+Vth501이 되면 단위강압회로(511_2)에서의 다이오드 접속된 트랜지스터(501)가 비도통상태가 되고, 노드(N2_2)는 부유상태가 된다.
다음에, 제 3 기간에서는, 클록신호(CK2)가 하이 레벨이 되고, 클록신호(CKB2)가 로우 레벨이 된다.
이때, 단위강압회로(511_2)에서 트랜지스터(501)는 비도통상태로 유지되고, 노드(N2_2)는 부유상태이며, 나아가 단위강압회로(511_2)에서의 용량소자(502)의 제 2 전극에 부여되는 전압이 VL로 변화되기 때문에, 용량소자(502)의 제 2 전극에 맞추어서 용량소자(502)의 제 1 전극의 전압도 변화되기 시작한다. 노드(N2_2)의 전압은 VN2+Vth501-VH까지 하강한다. 이때, 용량소자(502)의 제 1 전극과 제 2 전극 사이에 인가되는 전압은 VN2+Vth501이다. 이와 같이, 제 3 기간에서 노드(N2_2)의 전압은 제 2 기간에서의 노드(N2_2)의 전압이 강압된 값이 된다.
또한, 노드(N2_2)의 전압이 VN2+Vth501+VH이 됨으로써, 단위강압회로(511_3)에서 다이오드 접속된 트랜지스터(501)가 도통상태가 되고, 노드(N2_3)의 전압이 하강하기 시작한다. 노드(N2_3)의 전압(VN3이라고도 한다)은 VN2+Vth501까지 하강한다. 노드(N2_3)의 전압이 VN2-Vth501이 되면 단위강압회로(511_3)에서의 다이오드 접속된 트랜지스터(501)가 비도통상태가 되고, 노드(N2_3)는 부유상태가 된다.
또한, 3단 이후의 각 단위강압회로에서도 클록신호(CK2) 또는 클록신호(CKB2)가 하이 레벨 또는 로우 레벨로 주기적으로 변화됨에 따라서 상기 단위강압회로와 동일한 동작이 순차적으로 행해지고, 각 노드(N2_M)의 전압 각각은 클록신호(CK2) 또는 클록신호(CKB2)가 하이 레벨 또는 로우 레벨로 주기적으로 변화될 때마다 서서히 강압되고, 최소로 VIN2-M(VH+Vth501)이 된다. 또한, 신호(OUT2)의 전압은 클록 신호(CK2) 또는 클록신호(CKB2)가 하이 레벨 또는 로우 레벨로 주기적으로 변화될 때마다 서서히 강압되고, 최소로 VIN2-n(VH-Vth501)이 된다. 이와 같이, 도 4에 도시하는 전압 조정 회로는 신호(IN2)의 전압이 강압된 전압의 신호(OUT2)를 출력신호로서 출력한다.
이상과 같이, 본 실시형태의 전압 조정 회로의 일례에서는, 각 단위강압회로에서 강압동작을 행함으로써, 입력된 신호의 전압보다 작은 전압의 신호를 출력신호로서 출력할 수 있다.
또한, 본 실시형태의 전압 조정 회로의 일례는 각 단위강압회로에서 다이오드 접속된 트랜지스터가, 채널형성층으로서 고순도화된 산화물 반도체층을 이용한 트랜지스터인 구성이다. 이에 의해 트랜지스터의 리크 전류를 저감시키고, 원하는 전압으로의 변환효율을 향상시킬 수 있고, 각 노드의 전압의 보유기간을 길게 할 수 있으며, 또한, 강압동작에 의해 원하는 전압이 되기까지의 도달속도를 빠르게 할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시킬 수 있다.
(실시형태 4)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 예를 나타낸다.
본 실시형태의 트랜지스터 및 트랜지스터의 제작방법의 일 형태를 도 5(A) 및도 5(B) 및 도 6(A) 및 도 6(B)를 이용하여 설명한다.
도 5(A), 도 5(B)에 트랜지스터의 평면도 및 단면구조의 일례를 도시한다. 도 5(A), 도 5(B)에 도시하는 박막 트랜지스터(410)는 탑 게이트 구조의 박막 트랜지스터 중 하나이다.
도 5(A)는 탑 게이트 구조의 박막 트랜지스터(410)의 평면도이고, 도 5(B)는 도 5(A)의 선 C1-C2에서의 단면도이다.
박막 트랜지스터(410)는 절연 표면을 갖는 기판(400) 상에 절연층(407), 산화물 반도체층(412), 소스 전극층 또는 드레인 전극층(415a), 및 소스 전극층 또는 드레인 전극층(415b), 게이트 절연층(402), 게이트 전극층(411)을 포함하고, 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)에 각각 배선층(414a), 배선층(414b)이 접하여 마련되어 전기적으로 접속하고 있다.
또한, 박막 트랜지스터(410)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하는데, 필요에 따라서 채널 형성영역을 복수개 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
이하, 도 6(A) 내지 도 6(E)을 이용하여 기판(400) 상에 박막 트랜지스터(410)를 제작하는 공정을 설명한다.
절연표면을 갖는 기판(400)으로 사용할 수 있는 기판에 큰 제한은 없으나, 적어도 추후의 가열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리기판을 이용할 수 있다.
또한, 유리기판으로서는 추후의 가열처리의 온도가 높은 경우에는 왜곡점이 730℃ 이상인 것을 이용하면 된다. 또한, 유리기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리재료가 이용되고 있다. 또한, 산화 붕소와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써 보다 실용적인 내열 유리가 얻어진다. 그렇기 때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기 유리기판 대신에 세라믹 기판, 석영기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용해도 된다. 그 외에도 결정화 유리 등을 이용할 수 있다. 또한, 플라스틱 기판 등도 적절히 이용할 수 있다. 또한, 기판으로서 실리콘 등의 반도체 기판을 이용할 수도 있다.
우선, 절연표면을 갖는 기판(400) 상에 하지막이 되는 절연층(407)을 형성한다. 산화물 반도체층과 접하는 절연층(407)은 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 또는 산화질화 알루미늄층 등의 산화물 절연층을 이용하는 것이 바람직하다. 절연층(407)의 형성방법으로서는 플라즈마 CVD 또는 스퍼터링법 등을 이용할 수 있으나, 절연층(407) 속에 수소가 다량으로 포함되지 않도록 하기 위해서는 스퍼터링법으로 절연층(407)을 성막하는 것이 바람직하다.
본 실시형태에서는 절연층(407)으로서 스퍼터링법에 의해 산화 실리콘층을 형성한다. 기판(400)을 처리실로 반송하고, 수소 및 수분이 제거된 산소를 포함하는 고순도 스퍼터 가스를 도입하고 실리콘 반도체의 타겟을 이용하여, 기판(400)에 절연층(407)으로서 산화 실리콘층을 성막한다. 또한, 기판(400)은 실온이어도 되고, 가열되어 있어도 된다.
예를 들어, 석영(바람직하게는 합성석영)을 타겟으로서 이용하고, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S 사이의 거리)를 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm : 아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 산화 실리콘막을 성막한다. 막 두께는 100nm으로 한다. 또한, 석영(바람직하게는 합성석영) 대신에 실리콘 타겟을 산화 실리콘막을 성막하기 위한 타겟으로서 이용할 수 있다. 또한, 스퍼터 가스로서 산소, 또는 산소 및 아르곤의 혼합가스를 이용한다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 절연층(407)을 성막하는 것이 바람직하다. 이것은 절연층(407)에 수소, 수산기 또는 수분이 함유되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에 이 성막실에서 성막한 절연층(407)에 포함되는 불순물의 농도를 저감시킬 수 있다.
절연층(407)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링법으로서는 예를 들어, 스퍼터용 전원으로 고주파 전원을 이용하는 RF 스퍼터링법, 직류전원을 이용하는 DC 스퍼터링법, 또는 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법 등이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는 동일한 챔버에서 다른 재료막을 성막할 수도 있고, 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜서 성막할 수도 있다.
또한, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터 장치나, 글로우 방전을 이용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링을 이용하는 스퍼터 장치가 있다.
또한, 스퍼터링법을 이용하는 성막방법으로서 성막 중에 타겟 물질과 스퍼터 가스성분을 화학 반응시켜서 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 거는 바이어스 스퍼터링법도 있다.
또한, 절연층(407)은 적층구조이어도 되고, 예를 들어, 기판(400) 측으로부터 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄 등의 질화물 절연층과 상기 산화물 절연층과의 적층구조이어도 된다.
예를 들어, 수소 및 수분이 제거된 질소를 포함하는 고순도의 스퍼터 가스를 도입하고 실리콘 타겟을 이용하여 산화 실리콘층과 기판 사이에 질화 실리콘층을 성막한다. 이 경우에도 산화 실리콘층과 동일하게, 처리실 내의 잔류 수분을 제거하면서 질화 실리콘층을 성막하는 것이 바람직하다.
질화 실리콘층을 형성하는 경우에도 성막 시에 기판을 가열해도 된다.
절연층(407)으로서 질화 실리콘층과 산화 실리콘층을 적층하는 경우, 질화 실리콘층과 산화 실리콘층을 동일한 처리실에서 공통된 실리콘 타겟을 이용하여 성막할 수 있다. 먼저 질소를 포함하는 스퍼터 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화 실리콘층을 형성하고, 다음에, 스퍼터 가스를 산소를 포함하는 스퍼터 가스로 바꾸어서 동일한 실리콘 타겟을 이용하여 산화 실리콘층을 성막한다. 질화 실리콘층과 산화 실리콘층을 대기에 노출시키지 않고 연속적으로 형성할 수 있기 때문에 질화 실리콘층 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
이어서, 절연층(407) 상에 막 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성한다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 성막의 전처리로서 스퍼터링 장치의 예비가열실에서 절연층(407)이 형성된 기판(400)을 예비 가열하고, 기판(400)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비가열실에 마련하는 배기수단은 크라이오 펌프인 것이 바람직하다. 또한, 이 예비가열의 처리는 생략할 수도 있다. 또한, 이 예비가열은 추후에 형성하는 게이트 절연층(402)의 성막 전의 기판(400)에 행해도 되고, 추후에 형성하는 소스 전극층 또는 드레인 전극층(415a) 및 소스 전극층 또는 드레인 전극층(415b)까지 형성한 기판(400)에 동일하게 행해도 된다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에 아르곤 가스를 도입하고, 플라즈마를 발생시켜서 역스퍼터를 행하여, 절연층(407)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터는 타겟측으로 전압을 인가하지 않고 아르곤 분위기하에서 기판 측으로 고주파 전원을 이용하여 전압을 인가하여 플라즈마를 형성하고, 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다.
산화물 반도체막은 스퍼터링법에 의해 성막한다. 산화물 반도체막으로서는 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, In-Sn-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는 산화물 반도체막을 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기하, 질소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 행해도 된다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화아연을 주성분으로 하는 금속산화물의 타겟을 이용할 수 있다. 또한, 금속산화물의 타겟의 다른 예로서는, 예를 들어, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비인 금속산화물 타겟을 이용할 수 있다. 또한, 상기에 나타내는 타겟에 한정되지 않고, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비인 금속산화물 타겟을 이용해도 된다. 또한, 제작되는 금속산화물 타겟 중 전체 체적에 대해서 전체 체적으로부터 공극 등이 차지하는 공간을 제외한 부분의 체적의 비율(충진률이라고도 한다)은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충진률이 높은 금속산화물 타겟을 이용함으로써 형성한 산화물 반도체막은 치밀한 막이 된다.
감압상태로 설정된 처리실 내에 기판을 보유하고, 처리실 내의 잔류수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 금속산화물을 타겟으로 하여 기판(400) 상에 산화물 반도체막을 성막한다. 처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자, 물(H2O) 등 수소원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 산화물 반도체막 성막 시에 기판을 가열해도 된다.
성막조건의 일례로서는 기판온도 실온, 기판과 타겟 사이의 거리 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소유량 15sccm:아르곤 유량 30sccm=1:2) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 한다)이 경감될 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라서 적절한 두께는 다르며, 재료에 따라서 적절히 두께를 선택하면 된다.
이어서, 산화물 반도체막을 제 1 포토리소그래피 공정에 의해 섬형의 산화물 반도체층(412)으로 가공한다(도 6(A) 참조). 또한, 섬형의 산화물 반도체층(412)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 여기서의 산화물 반도체막의 에칭은 드라이 에칭이어도 웨트 에칭이어도 되며, 양쪽을 이용해도 된다.
드라이 에칭에 이용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어, 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CH4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는 평행평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma : 유도결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공형상으로 에칭할 수 있도록, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(간토 가가쿠 가부시키사이샤 제품)을 이용해도 된다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 다시 이용해도 된다. 이 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 다시 이용함으로써 자원을 유효하게 활용하고 저비용화할 수 있다.
원하는 가공형상으로 에칭할 수 있도록, 재료에 맞추어서 에칭조건(에칭액, 에칭시간, 온도 등)을 적절히 조절한다.
본 실시형태에서는 에칭액으로서 인산과 초산과 질산을 섞은 용액을 이용한 웨트 에칭법에 의해 산화물 반도체막을 섬형의 산화물 반도체층(412)으로 가공한다.
본 실시형태에서는 산화물 반도체층(412)에 제 1 가열처리를 행한다. 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질소분위기하 450℃에서 1시간의 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지하여 산화물 반도체층을 얻는다. 이 제 1 가열처리에 의해 산화물 반도체층(412)의 탈수화 또는 탈수소화를 행할 수 있다.
또한, 가열처리장치로서는 전기로에 한정되지 않고, 저항발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용해도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열처리를 행하는 장치이다. 가스로서는 아르곤 등의 희가스, 또는 질소와 같은 가열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열처리로서 650℃~700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜서 넣고, 수분간 가열한 후 기판을 이동시켜서 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행해도 된다. GRTA를 이용하면 단시간에서의 고온가열처리가 가능하게 된다.
또한, 제 1 가열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열처리장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층(412)이 결정화되고, 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화률이 90% 이상, 또는 80% 이상인 미결정의 산화물 반도체막이 되는 경우도 있다. 또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 결정성분을 포함하지 않는 비정질의 산화물 반도체막이 되는 경우도 있다. 또한, 비정질의 산화물 반도체 속에 미결정부(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체막이 되는 경우도 있다.
또한, 제 1 가열처리는 섬형의 산화물 반도체층(412)으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는 제 1 가열처리 후에 가열장치로부터 기판을 끄집어 내어 포토리소그래피공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 이루는 가열처리는 산화물 반도체층 성막 후, 산화물 반도체층 상에 소스 전극층 또는 드레인 전극층을 적층시킨 후, 소스 전극층 및 드레인 전극층 상에 게이트 절연막을 형성한 후 중 어느 경우에 행해도 된다.
이어서, 절연층(407) 및 산화물 반도체층(412) 상에 도전막을 형성한다. 예를 들어, 스퍼터링법이나 진공증착법으로 도전막을 형성하면 된다. 도전막의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막 등을 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 이트륨 중 어느 하나 또는 복수로부터 선택된 재료를 이용해도 된다. 또한, 도전막은 단층구조이어도 되고, 2층 이상의 적층구조이어도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막 상에 티탄막을 적층하는 2층구조, Ti막과, 그 Ti막 상에 겹쳐서 알루미늄막을 적층하고, 나아가 그 위에 Ti막을 성막하는 3층구조 등을 들 수 있다. 또한, Al에 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합시킨 막, 이 원소를 복수 포함하는 합금막, 또는 질화막을 이용해도 된다.
제 2 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)을 형성한 후 레지스트 마스크를 제거한다(도 6(B) 참조). 또한, 형성된 소스 전극층, 드레인 전극층의 단부가 테이퍼 형상이면, 위에 적층하는 게이트 절연층의 피복성이 향상되므로 바람직하다.
본 실시형태에서는 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)으로서 스퍼터링법에 의해 막 두께 150nm의 티탄막을 형성한다.
또한, 도전막의 에칭 시에 산화물 반도체층(412)이 제거되고, 그 아래의 절연층(407)이 노출되지 않도록 각각의 재료 및 에칭조건을 적절히 조절한다.
본 실시형태에서는 도전막으로서 Ti막을 이용하고, 산화물 반도체층(412)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에천트로서 암모니아 과수(암모니아, 물, 과산화수소수의 혼합액)를 이용한다.
또한, 제 2 포토리소그래피 공정에서는 산화물 반도체층(412)은 일부만이 에칭되고, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다. 또한, 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
제 2 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체층(412) 상에서 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격에 의해 추후에 형성되는 박막 트랜지스터의 채널 길이(L)가 결정된다. 또한, 채널 길이(L)=25nm 미만의 노광을 행하는 경우에는 수 nm~수 10nm으로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 제 2 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행한다. 초자외선에 의한 노광에서는, 해상도가 높고 초점심도도 크다. 따라서, 추후에 형성되는 박막 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작속도를 고속화할 수 있으며, 나아가 오프 전류값을 극히 작게 할 수 있기 때문에 저소비전력화도 도모할 수 있다.
이어서, 절연층(407), 산화물 반도체층(412), 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b) 상에 게이트 절연층(402)을 형성한다(도 6(C) 참조).
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(402) 속에 수소가 다량으로 포함되지 않도록 하기 위해서는 스퍼터링법으로 게이트 절연층(402)을 성막하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막을 성막하는 경우에는 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터 가스로서 산소 또는 산소 및 아르곤의 혼합가스를 이용한다.
게이트 절연층(402)은 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)측으로부터 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 절연층으로서 막 두께 5nm 이상 300nm 이하의 산화 실리콘층(SiOx(x>0))을 형성하고, 제 1 게이트 절연층 상에 제 2 게이트 절연층으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하의 질화 실리콘층(SiNy(y>0))을 적층하고, 막 두께 100nm의 게이트 절연층으로 해도 된다. 본 실시형태에서는 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 막 두께 100nm의 산화 실리콘층을 형성한다.
이어서, 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연층(402)의 일부를 제거하여, 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)에 달하는 개구(421a), 개구(421b)를 형성한다(도 6(D) 참조).
다음에, 게이트 절연층(402), 및 개구(421a, 421b) 상에 도전막을 형성한 후, 제 4 포토리소그래피 공정에 의해 게이트 전극층(411), 배선층(414a, 414b)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 게이트 전극층(411), 배선층(414a, 414b)을 형성하기 위한 도전막은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(411), 배선층(414a, 414b)의 2층의 적층구조로서는, 알루미늄층 상에 몰리브덴층이 적층된 2층의 적층구조, 또는 구리층 상에 몰리브덴층을 적층한 2층 구조, 또는 구리층 상에 질화 티탄층 또는 질화 탄탈층을 적층한 2층 구조, 질화 티탄층과 몰리브덴층을 적층한 2층구조로 하는 것이 바람직하다. 3층의 적층구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티탄의 합금의 층과, 질화 티탄층 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다. 또한, 투광성을 갖는 도전막을 이용하여 게이트 전극층을 형성할 수도 있다. 투광성을 갖는 도전막으로서는 투광성 도전성 산화물 등을 그 예로 들 수 있다.
본 실시형태에서는 게이트 전극층(411), 배선층(414a, 414b)으로서 스퍼터링법에 의해 막 두께 150nm의 티탄막을 형성한다.
이어서, 불활성 가스 분위기하, 또는 산소가스 분위기하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 본 실시형태에서는 질소분위기하에서 250℃, 1시간의 제 2 가열처리를 행한다. 또한, 제 2 가열처리는 박막 트랜지스터(410) 상에 보호절연층이나 평탄화 절연층을 형성한 후에 행해도 된다.
또한, 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서 가열처리를 행해도 된다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃의 가열온도로의 승온과, 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 또한, 이 가열처리를 감압하에서 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다.
이상의 공정으로 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(412)을 갖는 박막 트랜지스터(410)를 형성할 수 있다(도 6(E) 참조).
또한, 박막 트랜지스터(410) 상에 보호절연층이나 평탄화를 위한 평탄화 절연층을 마련해도 된다. 예를 들어, 보호절연층으로서 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층을 단독으로 또는 적층하여 형성할 수 있다.
또한, 평탄화 절연층으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기재료를 이용할 수 있다. 또한, 상기 유기재료 외에 저유전률 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 보론 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 평탄화 절연층을 형성해도 된다.
또한, 실록산계 수지란, 실록산계 재료를 출발재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오로기를 이용해도 된다. 또한, 유기기는 플루오로기를 가지고 있어도 된다.
평탄화 절연층의 형성법은 특별히 한정되지 않고, 그 재료에 따라서 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
상기와 같이 산화물 반도체막을 성막할 때에 반응분위기 중의 잔류수분을 제거함으로써, 이 산화물 반도체막 속의 수소 및 수소화물의 농도를 저감시킬 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감시킬 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 5)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 나타낸다. 또한, 실시형태 4와 동일한 부분 또는 동일한 기능을 갖는 부분, 및 공정은 실시형태 4와 동일하게 하면 되고, 그에 대한 반복적인 설명은 생략한다. 또한, 동일한 부분의 상세한 설명도 생략한다.
본 실시형태의 트랜지스터 및 트랜지스터의 제작방법의 일 형태를 도 7(A) 및 도 7(B) 및 도 8(A) 내지 도 8(E)를 이용하여 설명한다.
도 7(A), 도 7(B)에 트랜지스터의 평면 및 단면구조의 일례를 도시한다. 도 7(A), 도 7(B)에 도시하는 박막 트랜지스터(460)는 탑 게이트 구조의 박막 트랜지스터 중 하나이다.
도 7(A)는 탑 게이트 구조의 박막 트랜지스터(460)의 평면도이고, 도 7(B)는 도 7(A)의 선 D1-D2에서의 단면도이다.
박막 트랜지스터(460)는 절연 표면을 갖는 기판(450) 상에 절연층(457), 소스 전극층 또는 드레인 전극층(465a)(465a1, 465a2), 산화물 반도체층(462), 소스 전극층 또는 드레인 전극층(465b), 배선층(468), 게이트 절연층(452), 게이트 전극층(461)(461a, 461b)을 포함하고, 소스 전극층 또는 드레인 전극층(465a)(465a1, 465a2)은 배선층(468)을 통해서 배선층(464)과 전기적으로 접속하고 있다. 또한, 도시하고 있지 않으나, 소스 전극층 또는 드레인 전극층(465b)도 게이트 절연층(452)에 마련된 개구에서 다른 배선층과 전기적으로 접속한다.
이하 도 8(A) 내지 도 8(E)를 이용하여 기판(450) 상에 박막 트랜지스터(460)를 제작하는 공정을 설명한다.
우선 절연표면을 갖는 기판(450) 상에 하지막이 되는 절연층(457)을 형성한다.
본 실시형태에서는 절연층(457)으로서 스퍼터링법에 의해 산화 실리콘층을 형성한다. 기판(450)을 처리실로 반송하고, 수소 및 수분이 제거된 산소를 포함하는 고순도의 스퍼터 가스를 도입하고 실리콘 타겟 또는 석영(바람직하게는 합성석영)을 이용하여, 기판(450)에 절연층(457)으로서 산화 실리콘층을 성막한다. 또한, 스퍼터 가스로서 산소 또는 산소 및 아르곤의 혼합가스를 이용한다.
예를 들어,, 순도가 6N인 석영(바람직하게는 합성석영)을 타겟으로서 이용하고, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S 사이의 거리) 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 산화 실리콘막을 성막한다. 막 두께는 100nm으로 한다. 또한, 석영(바람직하게는 합성석영) 대신에 실리콘 타겟을 산화 실리콘막을 성막하기 위한 타겟으로서 이용할 수 있다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 절연층(457)을 성막하는 것이 바람직하다. 이것은 절연층(457)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소 원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막한 절연층(457)에 포함되는 불순물의 농도를 저감시킬 수 있다.
절연층(457)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 절연층(457)은 적층구조이어도 되고, 예를 들어, 기판(450) 측으로부터 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 질화산화 알루미늄층 등의 질화물 절연층과 상기 산화물 절연층과의 적층구조로 해도 된다.
예를 들어, 수소 및 수분이 제거된 질소를 포함하는 고순도의 스퍼터 가스를 도입하고 실리콘 타겟을 이용하여, 산화 실리콘층과 기판 사이에 질화 실리콘층을 성막한다. 이 경우에도 산화 실리콘층과 동일하게, 처리실 내의 잔류 수분을 제거하면서 질화 실리콘층을 성막하는 것이 바람직하다.
이어서 절연층(457) 상에 도전막을 형성하고, 제 1 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(465a1, 465a2)을 형성한 후에 레지스트 마스크를 제거한다(도 8(A) 참조). 소스 전극층 또는 드레인 전극층(465a1, 465a2)은 단면도에서는 분단되어 도시되어 있으나, 연속된 막이다. 또한, 형성된 소스 전극층, 드레인 전극층의 단부가 테이퍼 형상이면, 위에 적층하는 게이트 절연층의 피복성이 향상되므로 바람직하다.
소스 전극층 또는 드레인 전극층(465a1, 465a2)의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막 등을 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 이트륨으로부터 선택된 어느 하나 또는 복수의 재료를 이용해도 된다. 또한, 금속도전막은 단층구조이어도 되고, 2층 이상의 적층구조이어도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막 상에 티탄막을 적층하는 2층구조, Ti막과, 그 Ti막 상에 겹쳐서 알루미늄막을 적층하고, 나아가 그 위에 Ti막을 성막하는 3층구조 등을 들 수 있다. 또한, Al에 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합시킨 막, 합금막, 또는 질화막을 이용해도 된다.
본 실시형태에서는 소스 전극층 또는 드레인 전극층(465a1, 465a2)으로서 스퍼터링법에 의해 막 두께 150nm의 티탄막을 형성한다.
이어서 절연층(457) 상에 막 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성한다.
다음에, 제 2 포토리소그래피 공정에 의해 산화물 반도체막을 섬형의 산화물 반도체층(462)으로 가공한다(도 8(B) 참조). 본 실시형태에서는 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체막을 성막한다.
산화물 반도체막은 감압상태로 보유된 처리실 내에 기판을 보유하고, 처리실 내의 잔류수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 금속산화물을 타겟으로 하여 기판(450) 상에 산화물 반도체막을 성막한다. 처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자, 물(H2O) 등 수소원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 산화물 반도체막 성막 시에 기판을 가열해도 된다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
성막조건의 일례로서는 기판온도 실온, 기판과 타겟 사이의 거리 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소유량 15sccm:아르곤 유량 30sccm=1:2) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 한다)이 경감될 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라서 적절한 두께는 다르며, 재료에 따라서 적절히 두께를 선택하면 된다.
본 실시형태에서는 에칭액으로서 인산과 초산과 질산을 섞은 용액을 이용한 웨트 에칭법에 의해 산화물 반도체막을 섬형의 산화물 반도체층(462)으로 가공한다.
본 실시형태에서는 산화물 반도체층(462)에 제 1 가열처리를 행한다. 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질소분위기하 450℃에서 1시간의 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지하여 산화물 반도체층을 얻는다. 이 제 1 가열처리에 의해 산화물 반도체층(462)의 탈수화 또는 탈수소화를 행할 수 있다.
또한, 가열처리장치로서는 전기로에 한정되지 않고, 저항발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. 예를 들어, 제 1 가열처리로서 650℃~700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜서 넣고, 수분간 가열한 후 기판을 이동시켜서 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행해도 된다. GRTA를 이용하면 단시간에서의 고온가열처리가 가능하게 된다.
또한, 제 1 가열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열처리장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층(462)이 결정화되고, 미결정막 또는 다결정막이 되는 경우도 있다.
또한, 제 1 가열처리는 섬형의 산화물 반도체층(462)으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그런 경우에는 제 1 가열처리 후에 가열장치로부터 기판을 끄집어 내어 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 이루는 가열처리는 산화물 반도체층 성막 후, 산화물 반도체층 상에 더 소스 전극 및 드레인 전극을 적층시킨 후, 소스 전극 및 드레인 전극 상에 게이트 절연층을 형성한 후 중 어느 경우에 행해도 된다.
이어서, 절연층(457) 및 산화물 반도체층(462) 상에 도전막을 형성하고, 제 3 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(465b), 배선층(468)을 형성한 후 레지스트 마스크를 제거한다(도 8(C) 참조). 소스 전극층 또는 드레인 전극층(465b), 배선층(468)은 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 동일한 재료 및 공정으로 형성하면 된다.
본 실시형태에서는 소스 전극층 또는 드레인 전극층(465b), 배선층(468)으로서 스퍼터링법에 의해 막 두께 150nm의 티탄막을 형성한다. 본 실시형태는 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)에 동일한 티탄막을 이용하는 예이기 때문에 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)은 에칭에서 선택비를 취할 수 없다. 따라서 소스 전극층 또는 드레인 전극층(465a1, 465a2)이 소스 전극층 또는 드레인 전극층(465b)의 에칭 시에 에칭되지 않도록, 산화물 반도체층(462)에 덮히지 않는 소스 전극층 또는 드레인 전극층(465a2) 상에 배선층(468)을 마련하고 있다. 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)에 에칭공정에서 높은 선택비를 갖는 다른 재료를 이용하는 경우에는 에칭 시에 소스 전극층 또는 드레인 전극층(465a2)을 보호하는 보호층(468)은 반드시 마련할 필요가 없다.
또한, 도전막의 에칭 시에 산화물 반도체층(462)이 제거되지 않도록 각각의 재료 및 에칭조건을 적절히 조절한다.
본 실시형태에서는 도전막으로서 Ti막을 이용하고, 산화물 반도체층(462)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에천트로서 암모니아 과수(암모니아, 물, 과산화수소수의 혼합액)를 이용한다.
또한, 제 3 포토리소그래피 공정에서는 산화물 반도체층(462)은 일부만이 에칭되고, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다. 또한, 소스 전극층 또는 드레인 전극층(465b), 배선층(468)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
이어서, 절연층(457), 산화물 반도체층(462), 소스 전극층 또는 드레인 전극층(465a1, 465a2), 소스 전극층 또는 드레인 전극층(465b), 및 배선층(468) 상에 게이트 절연층(452)을 형성한다.
게이트 절연층(452)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(452) 속에 수소가 다량으로 포함되지 않도록 하기 위해서는 스퍼터링법으로 게이트 절연층(452)을 성막하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막을 성막하는 경우에는 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터 가스로서 산소 또는 산소 및 아르곤의 혼합가스를 이용한다.
게이트 절연층(452)은 소스 전극층 또는 드레인 전극층(465a1, 465a2), 소스 전극층 또는 드레인 전극층(465b) 측으로부터 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 본 실시형태에서는 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 막 두께 100nm의 산화 실리콘층을 형성한다.
이어서, 제 4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연층(452)의 일부를 제거하여, 배선층(468)에 달하는 개구(423)를 형성한다(도 8(D) 참조). 도시하지 않았으나, 개구(423)의 형성 시에 소스 전극층 또는 드레인 전극층(465b)에 달하는 개구를 형성해도 된다. 본 실시형태에서는 소스 전극층 또는 드레인 전극층(465b)으로의 개구는 더 층간절연층을 적층한 후에 형성하고, 전기적으로 접속하는 배선층을 개구에 형성하는 예로 한다.
다음에, 게이트 절연층(452), 및 개구(423) 상에 도전막을 형성한 후, 제 5 포토리소그래피 공정에 의해 게이트 전극층(461)(461a, 461b), 배선층(464)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 게이트 전극층(461)(461a, 461b), 배선층(464)을 형성하기 위한 도전막은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
본 실시형태에서는 게이트 전극층(461)(461a, 461b), 배선층(464)으로서 스퍼터링법에 의해 막 두께 150nm의 티탄막을 형성한다.
이어서, 불활성 가스 분위기하, 또는 산소가스 분위기하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 본 실시형태에서는 질소분위기하에서 250℃, 1시간의 제 2 가열처리를 행한다. 또한, 제 2 가열처리는 박막 트랜지스터(460) 상에 보호절연층이나 평탄화 절연층을 형성한 후에 행해도 된다.
또한, 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃의 가열온도로의 승온과, 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 또한, 이 가열처리를 감압하에서 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다.
이상의 공정으로 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(462)을 갖는 박막 트랜지스터(460)를 형성할 수 있다(도 8(E) 참조).
또한, 박막 트랜지스터(460) 상에 보호절연층이나 평탄화를 위한 평탄화 절연층을 마련해도 된다. 또한, 도시하지 않으나, 게이트 절연층(452), 보호절연층이나 평탄화 절연층에 소스 전극층 또는 드레인 전극층(465b)에 달하는 개구를 형성하고, 그 개구에 소스 전극층 또는 드레인 전극층(465b)과 전기적으로 접속하는 배선층을 형성한다.
상기와 같이 산화물 반도체막을 성막할 때에 반응분위기 중의 잔류수분을 제거함으로써 이 산화물 반도체막 속의 수소 및 수소화물의 농도를 저감시킬 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감시킬 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 6)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 도시한다. 또한, 실시형태 4와 동일한 부분 또는 동일한 기능을 갖는 부분, 및 공정은 실시형태 4와 동일하게 하면 되고, 그에 대한 반복적인 설명은 생략한다. 또한, 동일한 부분에 대한 상세한 설명도 생략한다. 본 실시형태에서 도시하는 박막 트랜지스터(425, 426)는 실시형태 1 내지 실시형태 3의 전압 조정 회로를 구성하는 박막 트랜지스터로서 이용할 수 있다.
본 실시형태의 박막 트랜지스터를 도 9(A) 및 도 9(B)를 이용하여 설명한다.
도 9(A), 도 9(B)에 박막 트랜지스터의 단면구조의 일례를 도시한다. 도 9(A), 도 9(B)에 도시하는 박막 트랜지스터(425, 426)는 산화물 반도체층을 도전층과 게이트 전극층 사이에 개재한 구조의 박막 트랜지스터 중 하나이다.
또한, 도 9(A), 도 9(B)에서 기판은 실리콘 기판을 이용하고 있으며, 실리콘 기판(420) 상에 마련된 절연층(422) 상에 박막 트랜지스터(425, 426)가 각각 마련되어 있다.
도 9(A)에서 실리콘 기판(420)에 마련된 절연층(422)과 절연층(407) 사이에 적어도 산화물 반도체층(412) 전체와 겹쳐지도록 도전층(427)이 마련되어 있다.
또한, 도 9(B)는 절연층(422)과 절연층(407) 사이의 도전층이 도전층(424)과 같이 에칭에 의해 가공되고, 산화물 반도체층(412)의 적어도 채널영역을 포함하는 일부와 겹쳐지는 예이다.
도전층(427, 424)은 후공정에서 행해지는 가열처리온도에 견딜 수 있는 금속재료이면 되고, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막, 또는 상술한 원소를 성분으로 하는 질화물 등을 이용할 수 있다. 또한, 단층구조이어도 적층구조이어도 되고, 예를 들어, 텅스텐층 단층, 또는 질화 텅스텐층과 텅스텐층과의 적층구조 등을 이용할 수 있다.
또한, 도전층(427, 424)은 전위가 박막 트랜지스터(425, 426)의 게이트 전극층(411)과 동일해도 되고 달라도 되며, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(427, 424)의 전위가 GND, 0V라는 고정전위이어도 된다.
도전층(427, 424)에 의해 박막 트랜지스터(425, 426)의 전기특성을 제어할 수 있다.
또한, 도전층을 마련함으로써 제 2 게이트 전극층을 형성하는 구성에 한정되지 않고, 예를 들어, 기판으로서 반도체 기판을 이용하는 경우에는 이 기판을 열 산화함으로써 이 기판에 형성된 영역을 제 2 게이트 전극층으로서 기능시킬 수도 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감시킬 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 7)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 예를 나타낸다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터의 제작방법의 일 형태를 도 10(A) 내지 도 10(E)을 이용하여 설명한다.
도 10(A) 내지 도 10(E)에 박막 트랜지스터의 제작방법의 일례를 도시한다. 도 10(A) 내지 도 10(E)에 도시하는 박막 트랜지스터(390)는 보텀 게이트 구조 중 하나이며 역스태거형 박막 트랜지스터라고도 한다.
또한, 박막 트랜지스터(390)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하는데, 필요에 따라서 채널 형성영역을 복수개 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
이하 도 10(A) 내지 도 10(E)를 이용하여 기판(394) 상에 박막 트랜지스터(390)를 제작하는 공정을 설명한다.
우선 절연표면을 갖는 기판(394) 상에 도전막을 형성한 후 제 1 포토리소그래피 공정에 의해 게이트 전극층(391)을 형성한다. 형성된 게이트 전극층의 단부가 테이퍼 형상이면, 위에 적층하는 게이트 절연층의 피복성이 향상되므로 바람직하다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
절연표면을 갖는 기판(394)으로 사용할 수 있는 기판에 큰 제한은 없으나, 적어도 추후의 가열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리기판을 이용할 수 있다.
또한, 유리기판으로서는 추후의 가열처리의 온도가 높은 경우에는 왜곡점이 730℃ 이상인 것을 이용하면 된다. 또한, 유리기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리재료가 이용되고 있다. 또한, 산화 붕소(B2O3)와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써 보다 실용적인 내열 유리가 얻어진다. 그렇기 때문에 B2O3보다 BaO를 많이 포함하는 유리기판을 이용하는 것이 바람직하다.
또한, 상기 유리기판 대신에 세라믹 기판, 석영기판, 사파이어기판 등의 절연체로 이루어지는 기판을 이용해도 된다. 그 외에도 결정화 유리 등을 이용할 수 있다. 또한, 플라스틱 기판 등도 적절히 이용할 수 있다. 또한, 기판으로서 실리콘 등의 반도체기판을 이용할 수도 있다.
하지막이 되는 절연막을 기판(394)과 게이트 전극층(391) 사이에 마련해도 된다. 하지막은 기판(394)으로부터의 불순물 원소의 확산을 방지하는 기능이 있으며, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 또는 산화질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층구조에 의해 형성할 수 있다.
또한, 게이트 전극층(391)을 형성하기 위한 도전막은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(391)의 2층의 적층구조로서는 알루미늄층 상에 몰리브덴층이 적층된 2층의 적층구조, 구리층 상에 몰리브덴층을 적층한 2층 구조, 구리층 상에 질화 티탄층 또는 질화 탄탈층을 적층한 2층 구조, 질화 티탄층과 몰리브덴층을 적층한 2층 구조, 또는 질화 텅스텐층과 텅스텐층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층구조로서는 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금의 층 또는 알루미늄과 티탄의 합금의 층과, 질화 티탄층 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다. 또한, 투광성을 갖는 도전막을 이용하여 게이트 전극층을 형성할 수도 있다. 투광성을 갖는 도전막으로서는 투광성 도전성 산화물 등을 그 예로 들 수 있다.
이어서 게이트 전극층(391) 상에 게이트 절연층(397)을 형성한다.
여기서 불순물을 제거함으로써 i형 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해서 극히 민감하므로, 게이트 절연층과의 계면은 중요하다. 그렇기 때문에 고순도화된 산화물 반도체층에 접하는 게이트 절연층(GI)에는 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감시켜서 계면 특성을 양호하게 할 수 있기 때문이다. 여기서 이용되는 고밀도 플라즈마 장치로서는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 이용할 수 있다.
예를 들어, 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜서 절연막의 성막을 행한다. 챔버에 재료 가스로서 모노실란가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜서 유리 등의 절연표면을 갖는 기판 상에 절연막을 형성한다. 그 후 모노실란가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 행해도 된다. 적어도 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 뒤에 행한다. 챔버에 도입하는 모노실란가스(SiH4)와 아산화 질소(N2O)의 유량비는 1:10에서 1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있으나, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
물론 게이트 절연층(397)으로서 양질의 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면특성이 개질되는 절연막이어도 된다. 어느 경우에나 게이트 절연막으로서의 막질이 양호한 것은 물론이며, 산화물 반도체와의 계면준위밀도를 저감시켜서 양호한 계면을 형성할 수 있으면 된다.
또한, 85℃, 2×106V/㎝, 12시간의 게이트 바이어스ㆍ열 스트레스 시험(BT 시험)에서는 불순물이 산화물 반도체에 첨가되어 있으면 불순물과 산화물 반도체의 주성분과의 결합손이 강전계(B : 바이어스)와 고온(T : 온도)에 의해 절단되고, 생성된 미결합손이 임계값 전압(Vth)의 드리프트를 유발하게 된다. 이에 반해, 본 발명의 일 양태인 트랜지스터는 산화물 반도체의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연층과의 계면 특성을 양호하게 함으로써 BT 시험에 대해서도 안정된 박막 트랜지스터를 얻는 것을 가능하게 하고 있다.
또한, 게이트 절연층(397)으로서는 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층(SiOxNy라고도 부른다. 단 x>y>0), 질화산화 실리콘층(SiNxOy라고도 부른다. 단 x>y>0), 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다.
또한, 게이트 절연층(397)은 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 본 실시형태에서는 일례로서 압력 30Pa, 마이크로파 전력 6kW으로 고밀도 플라즈마 CVD법에 의해 막 두께 100nm의 산화질화 실리콘층을 형성한다. 이때, 챔버에 도입하는 모노실란가스(SiH4)와 아산소 질소(N2O)와의 유량비는 1:10으로 한다.
또한, 게이트 절연층(397), 산화물 반도체막(393)에 수소, 수산기 또는 수분이 가능한 한 포함되지 않도록 하기 위해서 성막의 전처리로서 스퍼터링 장치의 예비가열실에서 게이트 전극층(391)이 형성된 기판(394), 또는 게이트 절연층(397)까지 형성된 기판(394)을 예비 가열하고, 기판(394)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비가열실에 마련하는 배기수단은 크라이오 펌프인 것이 바람직하다. 또한, 이 예비가열의 처리는 생략할 수도 있다. 또한, 이 예비가열은 산화물 절연층(396)의 성막 전에 소스 전극층 또는 드레인 전극층(395a) 및 소스 전극층 또는 드레인 전극층(395b)까지 형성한 기판(394)에 동일하게 행해도 된다.
이어서 게이트 절연층(397) 상에 막 두께 2nm 이상 200nm 이하의 산화물 반도체막(393)을 형성한다(도 10(A) 참조).
또한, 산화물 반도체막(393)을 스퍼터링법에 의해 성막하기 전에 아르곤 가스를 도입하고, 플라즈마를 발생시켜서 역스퍼터를 행하여, 게이트 절연층(397)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터는 타겟측으로 전압을 인가하지 않고 아르곤 분위기하에서 기판 측으로 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하고, 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다.
산화물 반도체막(393)은 스퍼터링법에 의해 성막한다. 산화물 반도체막(393)은 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, In-Sn-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는 산화물 반도체막(393)을 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(393)은 희가스(대표적으로는 아르곤) 분위기하, 산소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 행해도 된다.
산화물 반도체막(393)을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화아연을 주성분으로 하는 금속산화물의 타겟을 이용할 수 있다. 또한, 금속산화물의 타겟의 다른 예로서는, 예를 들어, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비인 금속산화물 타겟을 이용할 수 있다. 또한, 상기에 나타내는 타겟에 한정되지 않고, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비인 금속산화물 타겟을 이용해도 된다. 또한, 제작되는 금속산화물 타겟의 충진률은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9%이다. 충진률이 높은 금속산화물 타겟을 이용함으로써 형성한 산화물 반도체막은 치밀한 막이 된다.
감압상태로 보유된 처리실 내에 기판을 보유하고, 기판을 실온 또는 400℃ 미만의 온도로 가열한다. 그리고 처리실 내의 잔류수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 금속산화물을 타겟으로 하여 기판(394) 상에 산화물 반도체막(393)을 성막한다. 처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자, 물(H2O) 등 수소원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 크라이오 펌프에 의해 처리실 내에 잔류하는 수분을 제거하면서 스퍼터 성막을 행함으로써 산화물 반도체막(393)을 성막할 때의 기판 온도는 실온에서 400℃ 미만으로 할 수 있다.
성막조건의 일례로서는 기판과 타겟 사이의 거리 60mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질이 경감될 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라서 적절한 두께는 다르며, 재료에 따라서 적절히 두께를 선택하면 된다.
이어서, 산화물 반도체막을 제 2 포토리소그래피 공정에 의해 섬형의 산화물 반도체층(399)으로 가공한다(도 10(B) 참조). 또한, 섬형의 산화물 반도체층(399)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 게이트 절연층(397)에 콘택 홀을 형성하는 경우, 그 공정은 산화물 반도체층(399)의 형성 시에 행할 수 있다.
또한, 여기서의 산화물 반도체막(393)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 되며, 양쪽을 이용해도 된다.
드라이 에칭에 이용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어, 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CH4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는 평행평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma : 유도결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공형상으로 에칭할 수 있도록, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(간토 가가쿠 가부시키사이샤 제품)을 이용해도 된다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 다시 이용해도 된다. 이 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 다시 이용함으로써 자원을 유효하게 활용하고 저비용화할 수 있다.
원하는 가공형상으로 에칭할 수 있도록, 재료에 맞추어서 에칭조건(에칭액, 에칭시간, 온도 등)을 적절히 조절한다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터를 행하여, 산화물 반도체층(399) 및 게이트 절연층(397)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
이어서, 게이트 절연층(397) 및 산화물 반도체층(399) 상에 도전막을 형성한다. 예를 들어, 스퍼터링법이나 진공증착법으로 도전막을 형성하면 된다. 도전막의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막 등을 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 이트륨 중 어느 하나 또는 복수로부터 선택된 재료를 이용해도 된다. 또한, 도전막은 단층구조이어도, 2층 이상의 적층구조이어도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막 상에 티탄막을 적층하는 2층구조, Ti막과, 그 Ti막 상에 겹쳐서 알루미늄막을 적층하고, 나아가 그 위에 Ti막을 성막하는 3층구조 등을 들 수 있다. 또한, Al에 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합시킨 막, 합금막, 또는 질화막을 이용해도 된다.
제 3 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(395a), 소스 전극층 또는 드레인 전극층(395b)을 형성한 후 레지스트 마스크를 제거한다(도 10(C) 참조).
제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체층(399) 상에서 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격에 의해 추후에 형성되는 박막 트랜지스터의 채널 길이(L)가 결정된다. 또한, 채널 길이(L)=25nm 미만의 노광을 행하는 경우에는 수 nm~수 10nm으로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행한다. 초자외선에 의한 노광에서는, 해상도가 높고 초점심도도 크다. 따라서, 추후에 형성되는 박막 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작속도를 고속화할 수 있으며, 나아가 오프 전류값을 극히 작게 할 수 있기 때문에 저소비전력화도 도모할 수 있다.
또한, 도전막의 에칭 시에 산화물 반도체층(399)이 제거되지 않도록 각각의 재료 및 에칭조건을 적절히 조절한다.
본 실시형태에서는 도전막으로서 Ti막을 이용하고, 산화물 반도체층(399)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에천트로서 암모니아 과수(암모니아, 물, 과산화수소수의 혼합액)를 이용한다.
또한, 제 3 포토리소그래피 공정에서는 산화물 반도체층(399)은 일부만이 에칭되고, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다. 또한, 소스 전극층 또는 드레인 전극층(395a), 소스 전극층 또는 드레인 전극층(395b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크 및 공정수를 삭감하기 위해서, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭공정을 행해도 된다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 더 형상을 변형시킬 수 있기 때문에 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서 1장의 다계조 마스크에 의해 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에 공정의 간략화가 가능해진다.
N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착수 등을 제거해도 된다. 또한, 산소와 아르곤의 혼합가스를 이용하여 플라즈마 처리를 행해도 된다.
플라즈마 처리를 행한 경우 대기에 노출되지 않고, 산화물 반도체층의 일부에 접하는 보호절연막이 되는 산화물 절연층으로서 산화물 절연층(396)을 형성한다(도 10(D) 참조). 본 실시형태에서는 산화물 반도체층(399)이 소스 전극층 또는 드레인 전극층(395a), 소스 전극층 또는 드레인 전극층(395b)과 겹쳐지지 않는 영역에서 산화물 반도체층(399)과 산화물 절연층(396)이 접하도록 형성한다.
본 실시형태에서는 섬형의 산화물 반도체층(399), 소스 전극층 또는 드레인 전극층(395a), 소스 전극층 또는 드레인 전극층(395b)까지 형성된 기판(394)을 실온 또는 100℃ 미만의 온도로 가열하고, 수소 및 수분이 제거된 산소를 포함하는 고순도의 스퍼터 가스를 도입하고 실리콘 반도체의 타겟을 이용하여, 산화물 절연층(396)으로서 결함을 포함하는 산화 실리콘층을 성막한다.
예를 들어,, 순도가 6N이고, 보론이 도핑된 실리콘 타겟(저항률 0.01Ω㎝)을 이용하고, 기판과 타겟 사이의 거리(T-S 사이 거리) 89mm, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소유량비율 100%) 분위기 하에서 펄스 DC 스퍼터링법에 의해 산화 실리콘막을 성막한다. 막 두께는 300nm으로 한다. 또한, 실리콘 타겟 대신에 석영(바람직하게는 합성석영)을 산화 실리콘막을 성막하기 위한 타겟으로서 이용할 수 있다. 또한, 스퍼터 가스로서 산소, 또는 산소 및 아르곤의 혼합가스를 이용한다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(396)을 성막하는 것이 바람직하다. 이것은 산화물 반도체층(399) 및 산화물 절연층(396)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에 이 성막실에서 성막한 산화물 절연층(396)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 산화물 절연층(396)으로서 산화 실리콘층 대신에 산화질화 실리콘층, 산화 알루미늄층, 또는 산화질화 알루미늄층 등을 이용할 수도 있다.
또한, 산화물 절연층(396)과 산화물 반도체층(399)을 접한 상태에서 100℃ 내지 400℃로 가열처리를 행해도 된다. 본 실시형태에서의 산화물 절연층(396)은 결함을 많이 포함하기 때문에 이 가열처리에 의해 산화물 반도체층(399) 속에 포함되는 수소, 수분, 수산기 또는 수소화물 등의 불순물을 산화물 절연층(396)으로 확산시켜, 산화물 반도체층(399) 속에 포함되는 이 불순물을 보다 저감시킬 수 있다.
이상의 공정에서 수소, 수분, 수산기 또는 수소화물의 농도가 저감된 산화물 반도체층(392)을 갖는 박막 트랜지스터(390)를 형성할 수 있다(도 10(E) 참조).
상기와 같이 산화물 반도체막을 성막할 때에 반응분위기 중의 잔류수분을 제거함으로써 이 산화물 반도체막 속의 수소 및 수소화물의 농도를 저감시킬 수 있다. 이에 의해 산화물 반도체막의 안정화를 도모할 수 있다.
산화물 절연층 상에 보호절연층을 마련해도 된다. 본 실시형태에서는 보호절연층(398)을 산화물 절연층(396) 상에 형성한다. 보호절연층(398)으로서는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용한다.
산화물 절연층(396)까지 형성된 기판(394)을 100℃~400℃의 온도로 가열하고, 수소 및 수분이 제거된 질소를 포함하는 고순도의 스퍼터 가스를 도입하고 실리콘 반도체의 타겟을 이용하여 보호절연층(398)으로서 질화 실리콘막을 성막한다. 이 경우에도 산화물 절연층(396)과 동일하게, 처리실 내의 잔류수분을 제거하면서 보호절연층(398)을 성막하는 것이 바람직하다.
보호절연층(398)을 형성하는 경우, 보호절연층(398)의 성막 시에 100℃~400℃로 기판(394)을 가열함으로써, 산화물 반도체층(399) 속에 포함되는 수소 또는 수분을 산화물 절연층(396)으로 확산시킬 수 있다. 이 경우 상기 산화물 절연층(396)의 형성 후에 가열처리를 행하지 않아도 된다.
산화물 절연층(396)으로서 산화 실리콘층을, 보호절연층(398)으로서 질화 실리콘층을 적층하는 경우, 산화 실리콘층과 질화 실리콘층을 동일한 처리실에서 공통된 실리콘 타겟을 이용하여 성막할 수 있다. 우선 산소를 포함하는 스퍼터 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용하여 산화 실리콘층을 형성하고, 다음에, 스퍼터 가스를 질소를 포함하는 스퍼터 가스로 전환하여 동일한 실리콘 타겟을 이용하여 질화 실리콘층을 성막한다. 산화 실리콘층과 질화 실리콘층을 대기에 노출시키지 않고 연속적으로 형성할 수 있기 때문에 산화 실리콘층 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다. 이 경우 산화물 절연층(396)으로서 산화 실리콘층을 형성하고, 보호절연층(398)으로서 질화 실리콘층을 적층한 후, 산화물 반도체층 속에 포함되는 수소 또는 수분을 산화물 절연층(396)으로 확산시키기 위한 가열처리(온도 100℃ 내지 400℃)를 행하면 된다.
보호절연층(398)의 형성 후, 나아가 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃의 가열온도로의 승온과 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 또한, 이 가열처리를 산화물 절연층(396)의 형성 전에 감압하에서 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다. 이 가열처리에 의해 노멀리-오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 게이트 절연층 상에 채널 형성영역으로 하는 산화물 반도체층을 성막할 때에 반응분위기 중의 잔류수분을 제거함으로써, 이 산화물 반도체층 속의 수소 및 수소화물의 농도를 저감시킬 수 있다.
상기 공정은 400℃ 이하의 온도에서 행해지기 때문에, 두께가 1mm 이하이고, 한 변이 1m를 초과하는 유리기판을 이용하는 제조공정에도 적용할 수 있다. 또한, 400℃ 이하의 처리온도에서 모든 공정을 행할 수 있다.
또한, 도 11에 산화물 반도체를 이용한 역스태거형 박막 트랜지스터의 종단면도를 도시한다. 게이트 전극(1001) 상에 게이트 절연막(1002)을 통해서 산화물 반도체층(1003)이 마련되고, 그 위에 소스 전극(1004a) 및 드레인 전극(1004b)이 마련되고, 소스 전극(1004a) 및 드레인 전극(1004b) 상에 산화물 절연층(1005)이 마련되며, 산화물 절연층(1005)을 사이에 두고 산화물 반도체층(1003) 상에 도전층(1006)이 마련된다.
도 12는 도 11에 도시하는 A-A'단면에서의 에너지 밴드 도면(모식도)이다. 도 12(A)는 소스와 드레인 사이의 전압을 등전위(VD=0V)로 한 경우를 나타내고, 도 12(B)는 소스에 대해서 드레인에 양의 전위(VD>0)를 가한 경우를 나타낸다.
도 13은 도 11에서의 B-B'단면에서의 에너지 밴드 도면(모식도)이다. 도 13(A)은 게이트(G1)에 양의 전위(+VG)가 인가된 상태이며, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 13(B)은 게이트(G1)에 음의 전위(-VG)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않는다)인 경우를 나타낸다.
도 14는 진공준위와 금속의 일함수(φM), 산화물 반도체의 전자친화력(χ)의 관계를 나타낸다.
금속은 축퇴되어 있기 때문에 전도대 중에 페르미 준위가 위치한다. 한편 종래의 산화물 반도체는 일반적으로 n형이며, 그 경우의 페르미 준위(Ef)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져서 전도대 근처에 위치하고 있다. 또한, 산화물 반도체에서 성막방법에도 의존하지만, 산화물 반도체층에는 다수의 수소 또는 물이 함유되고, 그 일부가 전자를 공급하는 도너가 되며, n형화하는 하나의 요인인 것으로 알려져 있다.
이에 반해 본 발명에 따른 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 진성(i형), 또는 실질적으로 진성인 반도체로 한 것이다. 즉 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거한 것으로 인해, 고순도화된 i형(진성 반도체) 또는 그것에 근접시키는 것을 특징으로 하고 있다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15eV인 경우, 전자친화력(χ)은 4.3eV라고 일컬어진다. 소스 전극 및 드레인 전극을 구성하는 티탄(Ti)의 일함수는 산화물 반도체의 전자친화력(χ)과 거의 동일하다. 이 경우 금속-산화물 반도체 계면에서 전자에 대해서 쇼트 키형의 장벽은 형성되지 않는다.
즉 금속의 일함수(φM)와 산화물 반도체의 전자친화력(χ)이 동일한 경우, 양자가 접촉하면 도 12(A)에서 나타내는 바와 같은 에너지 밴드 도면(모식도)이 도시된다.
도 12(B)에서 검은색 동그라미(●)는 전자를 나타내고, 드레인에 양의 전위가 인가되면, 전자는 배리어(h)를 초과하여 산화물 반도체로 주입되어 드레인을 향해서 흐른다. 이 경우 배리어(h)의 높이는 게이트 전압과 드레인 전압에 의존하여 변화되는데, 양의 드레인 전압이 인가된 경우에는 전압 인가가 없는 도 12(A)의 배리어의 높이, 즉 밴드 갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다.
이때, 전자는 도 13(A)에서 도시하는 바와 같이 게이트 절연막과 고순도화된 산화물 반도체와의 계면에서의 산화물 반도체 측의 에너지적으로 안정된 최저부에서 이동한다.
또한, 도 13(B)에서 게이트 전극(1001)에 음의 전위(역바이어스)가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에 전류는 제한없이 제로에 가까운 값이 된다.
예를 들어, 박막 트랜지스터의 채널 폭(W)이 1×104㎛이고, 채널 길이가 3㎛인 소자라고 해도, 오프 전류가 10-13A 이하이고, 서브 스레스홀드 스윙값(S값)이 0.1V/dec.(게이트 절연막 두께 100nm)이다.
또한, 고순도화된 산화물 반도체를 이용한 트랜지스터의 오프 전류를 더 정확하게 구한 결과에 대해서 이하에 설명한다.
고순도화된 산화물 반도체를 이용한 트랜지스터의 오프 전류는 상술한 바와 같이 측정기의 검출한계인 1×10-13A 이하이다. 여기서 특성평가용 소자를 제작하고, 보다 정확한 오프 전류의 값(상기 측정에서의 측정기의 검출한계 이하의 값)을 구한 결과에 대해서 이하에 설명한다.
우선 전류측정방법에 이용한 특성평가용 소자에 대해서 도 15를 참조하여 설명한다.
도 15에 도시하는 특성평가용 소자는 측정계(800)가 3개 병렬접속으로 전기적으로 접속된다. 측정계(800)는 용량소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 갖는다. 트랜지스터(804), 트랜지스터(808)에는 일례로서 실시형태 4에 따라서 제작한 트랜지스터를 사용했다.
트랜지스터(808)는 소스 및 드레인의 한쪽에 전압(V11)이 입력되고, 게이트에 전위(Vext_b1)가 입력된다. 전위(Vext_b1)는 트랜지스터(808)의 온 상태 또는 오프 상태를 제어하는 전위이다.
트랜지스터(804)는 소스 및 드레인의 한쪽이 트랜지스터(808)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽에 전압(V12)이 입력되고, 게이트에 전위(Vext_b2)가 입력된다. 전위(Vext_b2)는 트랜지스터(804)의 온 상태 또는 오프 상태를 제어하는 전위이다.
용량소자(802)는 제 1 단자 및 제 2 단자를 갖고, 제 1 단자가 트랜지스터(804)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제 2 단자가 트랜지스터(804)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 용량소자(802)의 제 1 단자와, 트랜지스터(808)의 소스 및 드레인의 다른 쪽, 트랜지스터(804)의 소스 및 드레인의 한쪽, 및 트랜지스터(805)의 게이트와의 접속부분을 노드(A)라고도 한다.
트랜지스터(806)는 소스 및 드레인의 한쪽에 전위(V11)가 입력되고, 게이트가 자신의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(805)는 소스 및 드레인의 한쪽이 트랜지스터(806)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽에 전위(V12)가 입력된다.
또한, 측정계(800)에서 트랜지스터(806)의 소스 및 드레인의 다른 쪽과 트랜지스터(805)의 소스 및 드레인의 한쪽과의 접속부분이 출력단자로 되어 있으며, 측정계(800)는 출력단자를 통해서 전위(Vout)를 출력한다.
다음에, 도 15에 도시하는 측정계를 이용한 전류측정방법에 대해서 설명한다.
우선 오프 전류를 측정하기 위해서 전위차를 부여하는 초기기간의 개략에 대해서 설명한다. 초기기간에서는 전위(Vext_b1)의 값을 트랜지스터(808)가 온 상태로 되는 값으로 하고, 트랜지스터(808)를 온 상태로 하고, 노드(A)에 전위(V11)를 부여한다. 여기서 전위(V11)는 예를 들어, 고전위로 한다. 또한, 트랜지스터(804)를 오프 상태로 해둔다.
그 후 전위(Vext_b1)를 트랜지스터(808)가 오프 상태가 되는 값으로 하고, 트랜지스터(808)를 오프 상태로 한다. 또한, 트랜지스터(808)를 오프 상태로 한 후에 전위(V11)를 저전위로 한다. 여기서도 트랜지스터(804)는 오프 상태로 해둔다. 또한, 전위(V12)는 전위(V11)와 동일한 전위로 한다. 이상에 의해 초기기간이 종료된다. 초기기간이 종료된 상태에서는 노드(A)와 트랜지스터(804)의 소스 및 드레인의 한쪽 사이에 전위차가 발생하고, 또한, 노드(A)와 트랜지스터(808)의 소스 및 드레인의 다른 쪽 사이에 전위차가 발생하게 되기 때문에 트랜지스터(804) 및 트랜지스터(808)에는 약간의 전하가 흐른다. 즉 오프전류가 발생한다.
다음에, 오프 전류의 측정기간의 개략에 대해서 설명한다. 측정기간에서는 트랜지스터(804)의 소스 또는 드레인의 한쪽의 전위(즉 전위(V12)), 및 트랜지스터(808)의 소스 또는 드레인의 다른 쪽의 전위(즉 전위(V11))는 저전위로 고정해둔다. 한편 측정기간 중에는 상기 노드(A)의 전위는 고정하지 않는다(부유상태로 한다). 이에 의해 트랜지스터(804)에 전하가 흐르고, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동된다. 그리고 노드(A)에 보유되는 전하량의 변동에 따라서 노드(A)의 전위가 변동된다. 즉 출력단자의 출력전위인 전위(Vout)도 변동된다.
상기 전위차를 부여하는 초기기간, 및 그 후의 측정기간에서의 각 전위의 관계의 상세(타이밍차트)를 도 16에 도시한다.
초기기간에서 우선 전위(Vext_b2)를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 한다. 이에 의해 노드(A)의 전위는 V12, 즉 저전위(예를 들어, VSS)가 된다. 그 후 전위(Vext_b2)를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 하고, 트랜지스터(804)를 오프 상태로 한다. 그리고 다음에, 전위(Vext_b1)를 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 한다. 이에 의해, 노드(A)의 전위는 V11, 즉 고전위(예를 들어, VDD)가 된다. 그 후 Vext_b1을 트랜지스터(808)가 오프 상태가 되는 전위로 한다. 이에 의해 노드(A)가 부유상태가 되어 초기기간이 종료된다.
그 후의 측정기간에서는 전위(V11) 및 전위(V12)를, 노드(A)에 전하가 흘러들어가거나, 또는 노드(A)로부터 전하가 흘러나가는 전위로 한다. 여기서는 전위(V11) 및 전위(V12)를 저전위(VSS)로 한다. 단 출력전위(Vout)를 측정하는 타이밍에서는 출력회로를 동작시킬 필요가 발생하기 때문에 일시적으로 V11을 고전위(VDD)로 하는 경우가 있다. 또한, V11을 고전위(VDD)로 하는 기간은 측정에 영향을 미치지 않는 정도의 단기간으로 한다.
상술한 바와 같이 전위차를 부여하고, 측정기간이 개시되면 시간의 경과와 함게 노드(A)에 보유되는 전하량이 변동되고, 이에 따라서 노드(A)의 전위가 변동된다. 이것은 트랜지스터(805)의 게이트의 전위가 변동되는 것을 의미하므로 시간의 경과와 함께 출력단자의 출력전위(Vout)의 전위도 변화된다.
얻어진 출력전위(Vout)로부터 오프 전류를 산출하는 방법에 대해서 이하에 설명한다.
오프 전류의 산출 전에 노드(A)의 전위(VA)와 출력전위(Vout)와의 관계를 구해둔다. 이에 의해 출력전위(Vout)로부터 노드(A)의 전위(VA)를 구할 수 있다. 상술한 관계로부터 노드(A)의 전위(VA)는 출력전위(Vout)의 함수로서 다음 식과 같이 나타낼 수 있다.
[수학식 1]
Figure 112012037876514-pct00001
또한, 노드(A)의 전하(QA)는 노드(A)의 전위(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용하여 다음 식과 같이 나타난다. 여기서 노드(A)에 접속되는 용량(CA)은 용량소자(802)의 용량과 다른 용량의 합이다.
[수학식 2]
Figure 112012037876514-pct00002
노드(A)의 전류(IA)는 노드(A)로 흘러들어가는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간미분이므로 노드(A)의 전류(IA)는 다음 식과 같이 나타난다.
[수학식 3]
Figure 112012037876514-pct00003
이와 같이 노드(A)에 접속되는 접속되는 용량(CA)과 출력단자의 출력전위(Vout)로부터 노드(A)의 전류(IA)를 구할 수 있다.
이상에 나타내는 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인 사이를 흐르는 리크 전류(오프 전류)를 측정할 수 있다.
본 실시형태에서는 고순도화한 산화물 반도체를 이용하여 트랜지스터(804), 트랜지스터(808)를 제작했다. 트랜지스터의 채널 길이(L)와 채널 폭(W)의 비는 L/W=1/5로 했다. 또한, 병렬된 각 측정계(800)에서 용량소자(802)의 용량값을 각각 100fF, 1pF, 3pF로 했다.
또한, 본 실시형태에 따른 측정에서는 VDD=5V, VSS=0V로 했다. 또한, 측정기간에서는 전위(V11)를 원칙으로 하여 VSS라고 하고, 10~300sec마다 100msec의 기간만큼 VDD로서 Vout를 측정했다. 또한, 소자에 흐르는 전류(I)의 산출에 이용되는 Δt는 약 30000sec로 했다.
도 17에 상기 전류측정에 따른 경과시간(Time)과 출력전위(Vout)의 관계를 도시한다. 90시간 정도부터 전위변화의 모습이 확인될 수 있다.
도 18에는 상기 전류 측정에 의해 산출된 오프 전류를 나타낸다. 또한, 도 18은 소스-드레인 전압(V)과 오프 전류(I)의 관계를 나타내는 것이다. 도 18로부터 소스-드레인 전압이 4V인 조건에서 오프 전류는 40zA/㎛인 것을 알 수 있었다. 또한, 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 10zA/㎛ 이하인 것을 알 수 있었다. 또한, IzA는 10-21A를 나타낸다.
또한, 상기 트랜지스터의 온도가 85℃일 때의 상기 전류 측정에 의해 산출된 오프 전류에 대해서 도 19에 도시한다. 도 19는 85℃일 때의 소스-드레인 전압(V)과 오프 전류(I)의 관계를 나타내는 것이다. 도 19로부터 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 100zA/㎛인 것을 알 수 있었다.
이상으로 고순도화된 산화물 반도체를 이용한 트랜지스터에서는 오프 전류가 충분히 작아지는 것이 확인되었다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 박막 트랜지스터의 동작을 양호하게 할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감할 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 8)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 나타낸다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터의 제작방법의 일 형태를 도 20(A) 내지 도 20(E)을 이용하여 설명한다.
도 20(A) 내지 도 20(E)에 박막 트랜지스터의 제작방법의 일례를 도시한다. 도 20(A) 내지 도 20(E)에 도시하는 박막 트랜지스터(310)는 보텀 게이트 구조 중 하나이며 역스태거형 박막 트랜지스터라고도 한다.
또한, 박막 트랜지스터(310)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하는데, 필요에 따라서 채널 형성영역을 복수개 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
이하 도 20(A) 내지 (E)를 이용하여 기판(300) 상에 박막 트랜지스터(310)를 제작하는 공정을 설명한다.
우선 절연표면을 갖는 기판(300) 상에 도전막을 형성한 후 제 1 포토리소그래피 공정에 의해 게이트 전극층(311)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
절연표면을 갖는 기판(300)으로 사용할 수 있는 기판에 큰 제한은 없으나, 적어도 추후의 가열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리기판을 이용할 수 있다.
또한, 유리기판으로서는 추후의 가열처리의 온도가 높은 경우에는 왜곡점이 730℃ 이상인 것을 이용하면 된다. 또한, 유리기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리재료가 이용되고 있다. 또한, 산화 붕소(B2O3)와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써 보다 실용적인 내열 유리가 얻어진다. 그렇기 때문에 B2O3보다 BaO를 많이 포함하는 유리기판을 이용하는 것이 바람직하다.
또한, 상기 유리기판 대신에 세라믹 기판, 석영기판, 사파이어기판 등의 절연체로 이루어지는 기판을 이용해도 된다. 그 외에도 결정화 유리 등을 이용할 수 있다. 또한, 기판으로서 실리콘 등의 반도체기판을 이용할 수도 있다.
하지막이 되는 절연막을 기판(300)과 게이트 전극층(311) 사이에 마련해도 된다. 하지막은 기판(300)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화 규소막, 산화 규소막, 질화산화 규소막, 또는 산화질화 규소막으로부터 선택된 하나 또는 복수의 막에 의한 적층구조에 의해 형성할 수 있다.
또한, 게이트 전극층(311)을 형성하기 위한 도전막은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(311)의 2층의 적층구조로서는 알루미늄층 상에 몰리브덴층이 적층된 2층의 적층구조, 구리층 상에 몰리브덴층을 적층한 2층의 적층구조, 구리층 상에 질화 티탄층 또는 질화 탄탈층을 적층한 2층의 적층구조, 질화 티탄층과 몰리브덴층을 적층한 2층의 적층구조, 또는 질화 텅스텐층과 텅스텐층의 2층의 적층구조로 하는 것이 바람직하다. 3층의 적층구조로서는 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 규소의 합금의 층 또는 알루미늄과 티탄의 합금의 층과, 질화 티탄층 또는 티탄층을 적층한 적층구조로 하는 것이 바람직하다.
이어서 게이트 전극층(311) 상에 게이트 절연층(302)을 형성한다.
여기서 불순물을 제거함으로써 i형 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해서 극히 민감하므로, 게이트 절연층과의 계면은 중요하다. 그렇기 때문에 고순도화된 산화물 반도체층에 접하는 게이트 절연층(GI)에는 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감시켜서 계면 특성을 양호한 것으로 할 수 있기 때문이다. 여기서 이용되는 고밀도 플라즈마 장치로서는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 이용할 수 있다.
예를 들어, 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜서 절연막의 성막을 행한다. 챔버에 재료 가스로서 모노실란가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜서 유리 등의 절연표면을 갖는 기판 상에 절연막을 형성한다. 그 후 모노실란가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 행해도 된다. 적어도 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 나중에 행한다. 챔버에 도입하는 모노실란가스(SiH4)와 아산화 질소(N2O)의 유량비는 1:10에서 1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있으나, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
물론 게이트 절연층(302)으로서 양질의 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면특성이 개질되는 절연막이어도 된다. 어느 경우에도 게이트 절연막으로서의 막질이 양호한 것은 물론이며, 산화물 반도체와의 계면준위밀도를 저감시켜서 양호한 계면을 형성할 수 있으면 된다.
또한, 85℃, 2×106V/㎝, 12시간의 게이트 바이어스ㆍ열 스트레스 시험(BT 시험)에서는 불순물이 산화물 반도체에 첨가되어 있으면 불순물과 산화물 반도체의 주성분과의 결합손이 강전계(B : 바이어스)와 고온(T : 온도)에 의해 절단되고, 생성된 미결합손이 임계값 전압(Vth)의 드리프트를 유발하게 된다. 이에 반해, 본 발명의 일 양태인 트랜지스터는 산화물 반도체의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연층과의 계면 특성을 양호하게 함으로써 BT 시험에 대해서도 안정된 박막 트랜지스터를 얻는 것을 가능하게 하고 있다.
또한, 게이트 절연층(302)으로서는 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층(SiOxNy라고도 부른다. 단 x>y>0), 질화산화 실리콘층(SiNxOy라고도 부른다. 단 x>y>0), 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다.
또한, 게이트 절연층(302)은 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 본 실시형태에서는 일례로서 압력 30Pa, 마이크로파 전력 6kW로 고밀도 플라즈마 CVD법에 의해 막 두께 100nm의 산화질화 실리콘층을 형성한다. 이때, 챔버에 도입하는 모노실란가스(SiH4)와 아산소 질소(N2O)의 유량비는 1:10으로 한다.
이어서 게이트 절연층(302) 상에 막 두께 2nm 이상 200nm 이하의 산화물 반도체막(330)을 형성한다.
또한, 산화물 반도체막(330)을 스퍼터법에 의해 성막하기 전에 아르곤 가스를 도입하고, 플라즈마를 발생시켜서 역스퍼터를 행하여, 게이트 절연층(302)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다.
산화물 반도체막(330)은 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, In-Sn-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는 산화물 반도체막(330)으로서 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터법에 의해 성막한다. 이 단계에서의 단면도가 도 20(A)에 해당한다. 또한, 산화물 반도체막(330)은 희가스(대표적으로는 아르곤) 분위기하, 산소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 스퍼터법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 행해도 된다.
산화물 반도체막(330)을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화아연을 주성분으로 하는 금속산화물의 타겟을 이용할 수 있다. 또한, 금속산화물의 타겟의 다른 예로서는, 예를 들어, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비인 금속산화물 타겟을 이용할 수 있다. 또한, 상기에 나타내는 타겟에 한정되지 않고, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비인 금속산화물 타겟을 이용해도 된다. 또한, 제작되는 금속산화물 타겟의 충진률은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9%이다. 충진률이 높은 금속산화물 타겟을 이용함으로써 형성한 산화물 반도체막은 치밀한 막이 된다.
산화물 반도체막(330)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압상태로 보유된 처리실 내에 기판을 보유하고, 기판을 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고 처리실 내의 잔류수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 금속산화물을 타겟으로 하여 기판(300) 상에 산화물 반도체막(330)을 성막한다. 처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자, 물(H2O) 등 수소원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
성막조건의 일례로서는 기판과 타겟 사이의 거리 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면 먼지가 경감될 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라서 적절한 두께는 다르며, 재료에 따라서 적절히 두께를 선택하면 된다.
이어서, 산화물 반도체막(330)을 제 2 포토리소그래피 공정에 의해 섬형의 산화물 반도체층(331)으로 가공한다. 또한, 섬형의 산화물 반도체층(331)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
이어서 산화물 반도체층에 제 1 가열처리를 행한다. 제 1 가열처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질소분위기하 450℃에서 1시간의 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지하여 산화물 반도체층(331)을 얻는다(도 20(B) 참조).
또한, 가열처리장치로서는 전기로에 한정되지 않고, 저항발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소와 같은 가열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열처리로서 650℃~700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜서 넣고, 수분간 가열한 후 기판을 이동시켜서 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행해도 된다. GRTA를 이용하면 단시간에서의 고온가열처리가 가능하게 된다.
또한, 제 1 가열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열처리장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층이 결정화되고, 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화률이 90% 이상, 또는 80% 이상인 미결정의 산화물 반도체막이 되는 경우도 있다. 또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 결정성분을 포함하지 않는 비정질의 산화물 반도체막이 되는 경우도 있다. 또한, 비정질의 산화물 반도체 속에 미결정부(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체막이 되는 경우도 있다.
또한, 제 1 가열처리는 섬형의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(330)에 행할 수도 있다. 그 경우에는 제 1 가열처리 후에 가열장치로부터 기판을 끄집어 내어 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 이루는 가열처리는 산화물 반도체층 성막 후, 산화물 반도체층 상에 소스 전극 또는 드레인 전극을 적층시킨 후, 소스 전극 및 드레인 전극 상에 게이트 절연막을 형성한 후 중 어느 경우에 행해도 된다.
또한, 게이트 절연층(302)에 콘택 홀을 형성하는 경우, 그 공정은 산화물 반도체층(331)에 탈수화 또는 탈수소화 처리를 행하기 전 또는 행한 후에 행해진다.
또한, 여기서의 산화물 반도체막의 에칭은 웨트 에칭에 한정되지 않고, 드라이 에칭을 이용해도 된다.
원하는 가공형상으로 에칭할 수 있도록 재료에 맞추어서 에칭조건(에칭액, 에칭시간, 온도 등)을 적절히 조절한다.
이어서, 게이트 절연층(302) 및 산화물 반도체층(331) 상에 도전막을 형성한다. 예를 들어, 스퍼터법이나 진공증착법으로 도전막을 형성하면 된다. 도전막의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막 등을 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 이트륨 중 어느 하나 또는 복수로부터 선택된 재료를 이용해도 된다. 또한, 도전막은 단층구조이어도 되고, 2층 이상의 적층구조이어도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막 상에 티탄막을 적층하는 2층구조, Ti막과, 그 Ti막 상에 겹쳐서 알루미늄막을 적층하고, 나아가 그 위에 Ti막을 성막하는 3층구조 등을 들 수 있다. 또한, Al에 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오듐(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합시킨 막, 합금막, 또는 질화막을 이용해도 된다.
도전막 성막 후에 가열처리를 행하는 경우에는 이 가열처리에 견딜 수 있는 내열성을 도전막에 부여하는 것이 바람직하다.
제 3 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(315a), 드레인 전극층(315b)을 형성한 후 레지스트 마스크를 제거한다(도 20(C) 참조).
제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체층(331) 상에서 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격 폭에 의해 추후에 형성되는 박막 트랜지스터의 채널 길이(L)가 결정된다. 또한, 채널 길이(L)=25nm 미만의 노광을 행하는 경우에는 수 nm~수 10nm으로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 제 3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행한다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 추후에 형성되는 박막 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작속도를 고속화할 수 있으며, 나아가 오프 전류값이 극히 작기 때문에 저소비전력화도 도모할 수 있다.
또한, 도전막의 에칭 시에 산화물 반도체층(331)은 제거되지 않도록 각각의 재료 및 에칭조건을 적절히 조절한다.
본 실시형태에서는 도전막으로서 Ti막을 이용하고, 산화물 반도체층(331)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에천트로서 암모니아 과수(암모니아, 물, 과산화수소수의 혼합액)를 이용한다.
또한, 제 3 포토리소그래피 공정에서는 산화물 반도체층(331)은 일부만이 에칭되고, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다. 또한, 소스 전극층(315a), 드레인 전극층(315b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 형성해도 된다. 산화물 도전층과 소스 전극층 및 드레인 전극층을 형성하기 위한 금속층은 연속 성막이 가능하다. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 마련함으로써 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터의 고속동작을 달성할 수 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크 수 및 공정 수를 삭감하기 위해서, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭공정을 행해도 된다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 더 형상을 변형할 수 있기 때문에 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서 1장의 다계조 마스크에 의해 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에 공정의 간략화가 가능해진다.
이어서, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착수 등을 제거한다. 또한, 산소와 아르곤의 혼합가스를 이용하여 플라즈마 처리를 행해도 된다.
플라즈마 처리를 행한 후, 대기에 노출시키지 않고 산화물 반도체층의 일부에 접하는 보호절연막이 되는 산화물 절연층(316)을 형성한다.
산화물 절연층(316)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터법 등 산화물 절연층(316)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 산화물 절연층(316)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소가 산화물 반도체층 속의 산소를 추출하여 산화물 반도체층의 백 채널이 저저항화(N형화)되어, 기생 채널이 형성될 우려가 있다. 따라서 산화물 절연층(316)은 가능한 한 수소를 포함하지 않는 막이 되도록 성막방법에 수소를 이용하지 않는 것이 중요하다.
본 실시형태에서는 산화물 절연층(316)으로서 막 두께 200nm의 산화 규소막을 스퍼터법을 이용하여 성막한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 되고, 본 실시형태에서는 100℃로 한다. 산화 규소막의 스퍼터법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용하여 산소 및 질소 분위기하에서 스퍼터법에 의해 산화 규소막을 형성할 수 있다. 산소결핍상태가 되어 저저항화, 즉 N형화한 산화물 반도체층에 접하여 형성하는 산화물 절연층(316)으로서는 수분, 수소 이온, OH- 등의 불순물 포함하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기 절연막을 이용하고, 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화질화 알루미늄막 등을 이용한다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(316)을 성막하는 것이 바람직하다. 이것은 산화물 반도체층(331) 및 산화물 절연층(316)에 수소, 수산기 또는 수분이 함유되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에 이 성막실에서 성막한 산화물 절연층(316)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 절연층(316)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기하, 또는 산소 가스분위기하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소분위기하에서 250℃, 1시간의 제 2 가열처리를 행한다. 제 2 가열처리를 행하면, 산화물 반도체층의 일부(채널형성영역)가 산화물 절연층(316)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대해서 탈수화 또는 탈수소화를 위한 가열처리를 행함으로써 산화물 반도체층을 산소결핍상태로 하여 저저항화, 즉 N형화한 후, 산화물 반도체층에 접하도록 산화물 절연층을 형성함으로써 산화물 반도체층의 일부를 선택적으로 산소과잉상태로 한다. 그 결과, 게이트 전극층(311)과 겹쳐지는 채널형성영역(313)은 I형이 된다. 이때, 적어도 채널형성영역(313)에 비해서 캐리어 농도가 높고, 소스 전극층(315a)에 겹쳐지는 고저항 소스영역(314a)과, 적어도 채널형성영역(313)에 비해서 캐리어 농도가 높고, 드레인 전극층(315b)에 겹쳐지는 고저항 드레인영역(314b)이 자기정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(310)가 형성된다(도 20(D) 참조).
나아가 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 본 실시형태에서는 150℃에서 10시간 가열처리를 행한다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 또한, 이 가열처리를 산화물 절연막의 형성 전에 감압하에서 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다. 이 가열처리에 의해 노멀리-오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 산화물 절연층에 결함을 많이 포함하는 산화 실리콘층을 이용하면, 이 가열처리에 의해 산화물 반도체층 속에 포함되는 이 불순물을 보다 저감시키는 효과를 이룬다.
또한, 드레인 전극층(315b)(및 소스 전극층(315a))과 중첩한 산화물 반도체층에서 고저항 드레인영역(314b)(및 고저항 소스영역(314a))을 형성함으로써 박막 트랜지스터의 신뢰성의 향상을 도모할 수 있다. 구체적으로는 고저항 드레인영역(314b)을 형성함으로써 드레인 전극층(315b)으로부터 고저항 드레인영역(314b), 채널형성영역(313)을 걸쳐서 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 그렇기 때문에 드레인 전극층(315b)에 고전원전위(VDD)를 공급하는 배선을 접속하여 동작시키는 경우, 게이트 전극층(311)과 드레인 전극층(315b) 사이에 고전계가 인가되어도 고저항 드레인영역(314b)이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 산화물 반도체층에서의 고저항 소스영역 또는 고저항 드레인영역은 산화물 반도체층의 막 두께가 15nm 이하로 얇은 경우에는 막 두께방향 전체에 걸쳐서 형성되나, 산화물 반도체층의 막 두께가 30nm 이상 50nm 이하로 보다 얇은 경우에는 산화물 반도체층의 일부, 소스 전극층 또는 드레인 전극층과 접하는 영역 및 그 근방이 저저항화되고, 산화물 반도체층에서 게이트 절연막에 가까운 영역은 I형으로 할 수도 있다.
산화물 절연층(316) 상에 더 보호절연층을 형성해도 된다. 예를 들어, RF 스퍼터법을 이용하여 질화 규소막을 형성한다. RF 스퍼터법은 양산성이 좋기 때문에 보호절연층의 성막방법으로서 바람직하다. 보호절연층으로서는 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기절연막을 이용하고, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등을 이용한다. 본 실시형태에서는 보호절연층으로서 보호절연층(303)을 질화 실리콘막을 이용하여 형성한다(도 20(E) 참조).
본 실시형태에서는 산화물 절연층(316)까지 형성된 기판(300)을 100℃~400℃의 온도로 가열하고, 수소 및 수분이 제거된 질소를 포함하는 고순도 스퍼터 가스를 도입하고 실리콘 반도체의 타겟을 이용하여, 보호절연층(303)으로서 질화 실리콘막을 성막한다. 이 경우에도 산화물 절연층(316)과 동일하게, 처리실 내의 잔류수분을 제거하면서 보호절연층(303)을 성막하는 것이 바람직하다.
또한, 보호절연층(303) 상에 평탄화를 위한 평탄화 절연층을 마련해도 된다.
또한, 보호절연층(303) 상(평탄화 절연층을 마련하는 경우에는 평탄화 절연층 상)에 산화물 반도체층과 겹치는 도전층을 마련해도 된다. 도전층은 전위가 박막 트랜지스터(310)의 게이트 전극층(311)과 동일해도 되고 달라도 되며, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V와 같이 고정전위여도 된다.
이 도전층에 의해서 박막 트랜지스터(310)의 전기특성을 제어할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수를 저감시킬 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 9)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 나타낸다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터의 제작방법의 일 형태를 도 21(A) 내지 도 21(D)을 이용하여 설명한다.
도 21(A) 내지 도 21(D)에 박막 트랜지스터의 제작방법의 일례를 도시한다. 도 21(A) 내지 도 21(D)에 도시하는 박막 트랜지스터(360)는 채널 보호형(채널 스톱형이라고도 한다)이라고 불리는 보텀 게이트 구조 중 하나이며 역스태거형 박막 트랜지스터라고도 한다.
또한, 박막 트랜지스터(360)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하는데, 필요에 따라서 채널 형성영역을 복수개 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
이하 도 21(A) 내지 도 21(D)를 이용하여 기판(320) 상에 박막 트랜지스터(360)를 제작하는 공정을 설명한다.
우선 절연표면을 갖는 기판(320) 상에 도전막을 형성한 후 제 1 포토리소그래피 공정에 의해 게이트 전극층(361)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제조비용을 저감시킬 수 있다.
또한, 게이트 전극층(361)을 형성하기 위한 도전막은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
이어서 게이트 전극층(361) 상에 게이트 절연층(322)을 형성한다.
여기서 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해서 극히 민감하므로, 게이트 절연층과의 계면은 중요하다. 그렇기 때문에 고순도화된 산화물 반도체층에 접하는 게이트 절연층(GI)에는 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감시켜서 계면 특성을 양호한 것으로 할 수 있기 때문이다. 여기서 이용되는 고밀도 플라즈마 장치로서는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 이용할 수 있다.
예를 들어, 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜서 절연막의 성막을 행한다. 챔버에 재료 가스로서 모노실란가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜서 유리 등의 절연표면을 갖는 기판 상에 절연막을 형성한다. 그 후 모노실란가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 행해도 된다. 적어도 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 뒤에 행한다. 챔버에 도입하는 모노실란가스(SiH4)와 아산화 질소(N2O)의 유량비는 1:10에서 1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있으나, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
물론 게이트 절연층(322)으로서 양질의 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면특성이 개질되는 절연막이어도 된다. 어느 경우에나 게이트 절연막으로서의 막질이 양호한 것은 물론이며, 산화물 반도체와의 계면준위밀도를 저감시켜서 양호한 계면을 형성할 수 있으면 된다.
또한, 85℃, 2×106V/㎝, 12시간의 게이트 바이어스ㆍ열 스트레스 시험(BT 시험)에서는 불순물이 산화물 반도체에 첨가되어 있으면 불순물과 산화물 반도체의 주성분과의 결합손이 강전계(B : 바이어스)와 고온(T : 온도)에 의해 절단되고, 생성된 미결합손이 임계값 전압(Vth)의 드리프트를 유발하게 된다. 이에 반해, 본 발명의 일 양태인 트랜지스터는 산화물 반도체의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연층과의 계면 특성을 양호하게 함으로써 BT 시험에 대해서도 안정된 박막 트랜지스터를 얻는 것을 가능하게 하고 있다.
또한, 게이트 절연층(322)으로서는 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층(SiOxNy라고도 부른다. 단 x>y>0), 질화산화 실리콘층(SiNxOy라고도 부른다. 단 x>y>0), 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다.
또한, 게이트 절연층(322)은 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 본 실시형태에서는 일례로서 압력 30Pa, 마이크로파 전력 6kW으로 고밀도 플라즈마 CVD법에 의해 막 두께 100nm의 산화질화 실리콘층을 형성한다. 이때, 챔버에 도입하는 모노실란가스(SiH4)와 아산소 질소(N2O)의 유량비는 1:10으로 한다.
이어서 게이트 절연층(322) 상에 막 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성하고, 제 2 포토리소그래피 공정에 의해 섬형의 산화물 반도체층으로 가공한다. 본 실시형태에서는 산화물 반도체막을 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터법에 의해 성막한다.
이 경우에 처리실 내의 잔류수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. 이것은 산화물 반도체막에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나, 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질소분위기하 450℃에서 1시간의 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지하여 산화물 반도체층(332)을 얻는다(도 21(A) 참조).
이어서, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착수 등을 제거한다. 또한, 산소와 아르곤의 혼합가스를 이용하여 플라즈마 처리를 행해도 된다.
이어서, 게이트 절연층(322) 및 산화물 반도체층(332) 상에 산화물 절연층을 형성한 후, 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 산화물 절연층(366)을 형성한 후 레지스트 마스크를 제거한다.
본 실시형태에서는 산화물 절연층(366)으로서 막 두께 200nm의 산화 규소막을 스퍼터법을 이용하여 성막한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 되고, 본 실시형태에서는 100℃로 한다. 산화 규소막의 스퍼터법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용하여 산소 및 질소 분위기하에서 스퍼터법에 의해 산화 규소막을 형성할 수 있다. 산소결핍상태가 되어 저저항화, 즉 N형화한 산화물 반도체층에 접하여 형성하는 산화물 절연층(366)으로서는 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기 절연막을 이용하고, 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화질화 알루미늄막 등을 이용한다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(366)을 성막하는 것이 바람직하다. 이것은 산화물 반도체층(332) 및 산화물 절연층(366)에 수소, 수산기 또는 수분이 함유되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에 이 성막실에서 성막한 산화물 절연층(366)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 절연층(366)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기하, 또는 산소 가스분위기하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행해도 된다. 예를 들어, 질소분위기하에서 250℃, 1시간의 제 2 가열처리를 행한다. 제 2 가열처리를 행하면, 산화물 반도체층의 일부(채널형성영역)가 산화물 절연층(366)과 접한 상태에서 가열된다.
본 실시형태는 나아가 산화물 절연층(366)이 마련되어 일부가 노출되어 있는 산화물 반도체층(332)을 질소, 불활성 가스 분위기하, 또는 감압하에서 가열처리한다. 산화물 절연층(366)에 의해 덮히지 않은 노출된 산화물 반도체층(332)의 영역은 질소, 불활성 가스 분위기하, 또는 감압하에서 가열처리를 행하면 저저항화할 수 있다. 예를 들어, 질소분위기하에서 250℃, 1시간의 가열처리를 행한다.
산화물 절연층(366)이 마련된 산화물 반도체층(332)에 대한 질소분위기하의 가열처리에 의해 산화물 반도체층(332)의 노출영역은 저저항화되고, 저항이 다른 영역(도 21(B))에서는 사선영역 및 백지영역으로 나타낸다)을 갖는 산화물 반도체층(362)이 된다.
이어서, 게이트 절연층(322), 산화물 반도체층(362), 및 산화물 절연층(366) 상에 도전막을 형성한 후 제 4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(365a), 드레인 전극층(365b)을 형성한 후 레지스트 마스크를 제거한다(도 21(C) 참조).
소스 전극층(365a), 드레인 전극층(365b)의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막 등을 들 수 있다. 또한, 도전막은 단층구조이어도 되고, 2층 이상의 적층구조이어도 된다.
이상과 같이, 성막 후의 산화물 반도체막에 대해서 탈수화 또는 탈수소화를 위한 가열처리를 행함으로써 산화물 반도체층을 산소결핍상태로 하여 저저항화, 즉 N형화한 후, 산화물 반도체층에 접하도록 산화물 절연층을 형성하여, 산화물 반도체층의 일부를 선택적으로 산소과잉상태로 한다. 그 결과, 게이트 전극층(361)과 겹쳐지는 채널형성영역(363)은 I형이 된다. 이때, 적어도 채널형성영역(363)에 비해서 캐리어 농도가 높고, 소스 전극층(365a)에 겹쳐지는 고저항 소스영역(364a)과, 채널형성영역(363)에 비해서 캐리어 농도가 높고, 드레인 전극층(365b)에 겹쳐지는 고저항 드레인영역(364b)이 자기정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(360)가 형성된다.
나아가 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 본 실시형태에서는 150℃에서 10시간 가열처리를 행한다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 또한, 이 가열처리를 산화물 절연막의 형성 전에 감압하에서 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다. 이 가열처리에 의해 산화물 반도체층으로부터 산화물 절연층 속으로 수소가 들어가고, 노멀리-오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 드레인 전극층(365b)(및 소스 전극층(365a))과 중첩한 산화물 반도체층에서 고저항 드레인영역(364b)(및 고저항 소스영역(364a))을 형성함으로써 박막 트랜지스터의 신뢰성 향상을 도모할 수 있다. 구체적으로는 고저항 드레인영역(364b)을 형성함으로써 드레인 전극층(365b)으로부터 고저항 드레인영역(364b), 채널형성영역(363)을 걸쳐서 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 그렇기 때문에 드레인 전극층(365b)에 고전원전위(VDD)를 공급하는 배선을 접속하여 동작시키는 경우, 게이트 전극층(361)과 드레인 전극층(365b) 사이에 고전계가 인가되어도 고저항 드레인영역(364b)이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구조로 할 수 있다.
소스 전극층(365a), 드레인 전극층(365b), 산화물 절연층(366) 상에 보호절연층(323)을 형성한다. 본 실시형태에서는 보호절연층(323)을 질화 규소막을 이용하여 형성한다(도 21(D) 참조).
또한, 소스 전극층(365a), 드레인 전극층(365b), 산화물 절연층(366) 상에 더 산화물 절연층을 형성하고, 이 산화물 절연층 상에 보호절연층(323)을 적층해도 된다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감시킬 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 10)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 나타낸다.
본 실시형태의 박막 트랜지스터 및 박막 트랜지스터의 제작방법의 일 형태를 도 22도 22(A) 내지 도 22(D)를 이용하여 설명한다.
또한, 박막 트랜지스터(350)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하는데, 필요에 따라서 채널 형성영역을 복수개 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
이하, 도 22(A) 내지 도 22(D)를 이용하여 기판(340) 상에 박막 트랜지스터(350)를 제작하는 공정을 설명한다.
우선, 절연표면을 갖는 기판(340) 상에 도전막을 형성한 후 제 1 포토리소그래피 공정에 의해 게이트 전극층(351)을 형성한다. 본 실시형태에서는 게이트 전극층(351)으로서 막 두께 150nm의 텅스텐막을 스퍼터법을 이용하여 형성한다.
이어서 게이트 전극층(351) 상에 게이트 절연층(342)을 형성한다.
여기서 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해서 극히 민감하므로, 게이트 절연층과의 계면은 중요하다. 그렇기 때문에 고순도화된 산화물 반도체층에 접하는 게이트 절연층(GI)에는 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감시켜서 계면 특성을 양호한 것으로 할 수 있기 때문이다. 여기서 이용되는 고밀도 플라즈마 장치로서는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 이용할 수 있다.
예를 들어, 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜서 절연막의 성막을 행한다. 챔버에 재료 가스로서 모노실란가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜서 유리 등의 절연표면을 갖는 기판 상에 절연막을 형성한다. 그 후 모노실란가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 행해도 된다. 적어도 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 뒤에 행한다. 챔버에 도입하는 모노실란가스(SiH4)와 아산화 질소(N2O)의 유량비는 1:10에서 1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있으나, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
물론 게이트 절연층(342)으로서 양질의 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면특성이 개질되는 절연막이어도 된다. 어느 경우에나 게이트 절연막으로서의 막질이 양호한 것은 물론이며, 산화물 반도체와의 계면준위밀도를 저감시켜서 양호한 계면을 형성할 수 있으면 된다.
또한, 85℃, 2×106V/㎝, 12시간의 게이트 바이어스ㆍ열 스트레스 시험(BT 시험)에서는 불순물이 산화물 반도체에 첨가되어 있으면 불순물과 산화물 반도체의 주성분과의 결합손이 강전계(B : 바이어스)와 고온(T : 온도)에 의해 절단되고, 생성된 미결합손이 임계값 전압(Vth)의 드리프트를 유발하게 된다. 이에 반해, 본 발명의 일 양태인 트랜지스터는 산화물 반도체의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연층과의 계면 특성을 양호하게 함으로써 BT 시험에 대해서도 안정된 박막 트랜지스터를 얻는 것을 가능하게 하고 있다.
또한, 게이트 절연층(342)으로서는 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층(SiOxNy라고도 부른다. 단 x>y>0), 질화산화 실리콘층(SiNxOy라고도 부른다. 단 x>y>0), 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다.
또한, 게이트 절연층(342)은 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 본 실시형태에서는 일례로서 압력 30Pa, 마이크로파 전력 6kW으로 고밀도 플라즈마 CVD법에 의해 막 두께 100nm의 산화질화 실리콘층을 형성한다. 이때, 챔버에 도입하는 모노실란가스(SiH4)와 아산소 질소(N2O)의 유량비는 1:10으로 한다.
이어서, 게이트 절연층(342)에 도전막을 형성하고, 제 2 포토리소그래피 공정에 의해 도전막 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(355a), 드레인 전극층(355b)을 형성한 후 레지스트 마스크를 제거한다(도 22(A) 참조).
다음에, 산화물 반도체막(345)을 형성한다(도 22(B) 참조). 본 실시형태에서는 산화물 반도체막(345)을 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터법에 의해 성막한다. 산화물 반도체막(345)을 제 3 포토리소그래피 공정에 의해 섬형의 산화물 반도체층으로 가공한다.
이 경우에, 처리실 내의 잔류수분을 제거하면서 산화물 반도체막(345)을 성막하는 것이 바람직하다. 이것은 산화물 반도체막(345)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나, 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체막(345)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막(345)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질소분위기하 450℃에서 1시간의 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지하여 산화물 반도체층(346)을 얻는다(도 22(C) 참조).
또한, 제 1 가열처리로서 650℃~700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜서 넣고, 수분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행해도 된다. GRTA를 이용하면 단시간에서의 고온가열처리가 가능하게 된다.
산화물 반도체층(346)에 접하는 보호절연막이 되는 산화물 절연층(356)을 형성한다.
산화물 절연층(356)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터법 등 산화물 절연층(356)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 산화물 절연층(356)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의해 산화물 반도체층 속의 산소를 추출하여 산화물 반도체층의 백 채널이 저저항화(N형화)되어, 기생 채널이 형성될 우려가 있다. 따라서 산화물 절연층(356)은 가능한 한 수소를 포함하지 않는 막이 되도록 성막방법에 수소를 이용하지 않는 것이 중요하다.
본 실시형태에서는 산화물 절연층(356)으로서 막 두께 200nm의 산화 규소막을 스퍼터법을 이용하여 성막한다. 성막 시의 기판 온도는 실온 이상 300℃ 이상으로 하면 되고, 본 실시형태에서는 100℃로 한다. 산화 규소막의 스퍼터법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소분위기하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용하여 산소 및 질소 분위기하에서 스퍼터법에 의해 산화 규소막을 형성할 수 있다. 산소결핍상태가 되어 저저항화, 즉 N형화한 산화물 반도체층에 접하여 형성하는 산화물 절연층(356)으로서는 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기 절연막을 이용하고, 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화질화 알루미늄막 등을 이용한다.
이 경우에 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(356)을 성막하는 것이 바람직하다. 이것은 산화물 반도체층(346) 및 산화물 절연층(356)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 절연층(356)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 절연층(356)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기하, 또는 산소 가스분위기하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소분위기하에서 250℃, 1시간의 제 2 가열처리를 행한다. 제 2 가열처리를 행하면, 산화물 반도체층이 산화물 절연층(356)과 접한 상태에서 가열된다.
이상과 같이, 탈수화 또는 탈수소화를 위한 가열처리를 행함으로써 산화물 반도체층을 산소결핍상태로 하여 저저항화, 즉 N형화한 후, 산화물 반도체층에 접하도록 산화물 절연층을 형성함으로써 산화물 반도체층을 산소과잉상태로 한다. 그 결과, 고저항의 I형 산화물 반도체층(352)이 형성된다. 이상의 공정으로 박막 트랜지스터(350)가 형성된다.
나아가 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 본 실시형태에서는 150℃에서 10시간 가열처리를 행한다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다. 이 가열처리에 의해 산화물 반도체층으로부터 산화물 절연층 속으로 수소가 들어가고, 노멀리-오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 절연층(356) 상에 더 보호절연층을 형성해도 된다. 예를 들어, RF 스퍼터법을 이용하여 질화 규소막을 형성한다. 본 실시형태에서는 보호절연층으로서 보호절연층(343)을 질화 규소막을 이용하여 형성한다(도 22(D) 참조).
보호절연층(343) 상에 평탄화를 위한 평탄화 절연층을 마련해도 된다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터와 동일한 공정으로 본 발명의 일 양태의 전압 조정 회로에서의 용량소자를 형성할 수도 있다. 트랜지스터 및 용량소자를 동일한 공정으로 형성함으로써 공정 수의 증가를 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 11)
본 실시형태는 본 명세서에서 개시하는 전압 조정 회로를 구성하는 트랜지스터에 적용할 수 있는 박막 트랜지스터의 다른 예를 나타낸다.
본 실시형태에서는 박막 트랜지스터의 제작공정의 일부가 실시형태 8와 다른 예를 도 23에 도시한다. 도 23은 도 20(A) 내지 도 20(E)의 공정과 일부 다른 점 외에는 동일하기 때문에 동일한 부분에는 동일한 부호를 이용하고, 도 20(A) 내지 도 20(E)의 동일한 부분에 대한 상세한 설명은 생략한다.
우선 기판(370) 상에 게이트 전극층(381)을 형성하고, 제 1 게이트 절연층(372a), 제 2 게이트 절연층(372b)을 적층한다. 본 실시형태에서는 게이트 절연층을 2층구조로 하고, 제 1 게이트 절연층(372a)으로 질화물 절연층을 이용하고, 제 2 게이트 절연층(372b)으로 산화물 절연층을 이용한다.
산화물 절연층으로서는 산화 실리콘층, 산화질화 실리콘층, 또는 산화 알루미늄층, 또는 산화질화 알루미늄층 등을 이용할 수 있다. 또한, 질화물 절연층으로서는 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄층 등을 이용할 수 있다.
본 실시형태에서는 게이트 전극층(381) 측으로부터 질화 실리콘층과 산화 실리콘층을 적층한 구조로 한다. 제 1 게이트 절연층(372a)으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하(본 실시형태에서는 50nm)의 질화 실리콘층(SiNy(y>0))을 형성하고, 제 1 게이트 절연층(372a) 상에 제 2 게이트 절연층(372b)으로서 막 두께 5nm 이상 300nm 이하(본 실시형태에서는 100nm)의 산화 실리콘층(SiOx(x>0))을 적층하여 막 두께 150nm의 게이트 절연층으로 한다.
다음에, 산화물 반도체막의 형성을 행하고, 산화물 반도체막을 포토리소그래피 공정에 의해 섬형의 산화물 반도체층으로 가공한다. 본 실시형태에서는 산화물 반도체막을 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터법에 의해 성막한다.
이 경우에 처리실 내의 잔류수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. 이것은 산화물 반도체막에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상 750℃ 이하로 한다. 또한, 425℃ 이상이면 가열처리시간은 1시간 이하면 되지만, 425℃ 미만이면 가열처리시간은 1시간보다 긴 시간 동안 행하도록 한다. 여기서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해서 질화분위기하에서 가열처리를 행한 후, 산화물 반도체층으로의 물이나 수소의 혼입을 방지한다. 그후 동일한 노에 고순도의 산소가스, 고순도의 N2O 가스, 또는 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입하여 냉각을 행한다. 산소가스 또는 N2O 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열처리장치에 도입하는 산소가스 또는 N2O 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열처리장치로서는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. 또한, LRTA 장치, 램프뿐 아니라 저항발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용해도 된다. GRTA란 고온의 가스를 이용하여 가열처리를 행하는 방법이다. 가스로서는 아르곤 등의 희가스, 또는 질소와 같은 가열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. RTA법을 이용하여 600℃~750℃로 수분간 가열처리를 행해도 된다.
또한, 탈수화 또는 탈수소화를 행하는 제 1 가열처리 후에 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도로 산소가스 또는 N2O 가스 분위기하에서의 가열처리를 행해도 된다.
또한, 산화물 반도체층의 제 1 가열처리는 섬형의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그런 경우에는 제 1 가열처리 후에 가열장치로부터 기판을 끄집어 내서 포토리소그래피 공정을 행한다.
이상의 공정을 거침으로써 산화물 반도체막 전체를 산소과잉상태로 하여 고저항화, 즉 I형화시킨다. 따라서 전체가 I형화한 산화물 반도체층(382)을 얻는다.
이어서, 산화물 반도체층(382) 상에 도전막을 형성하고, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(385a), 드레인 전극층(385b)을 형성하고 스퍼터법으로 산화물 절연층(386)을 형성한다.
이 경우에는 처리실 내의 잔류수분을 제거하면서 산화물 절연층(386)을 성막하는 것이 바람직하다. 이것은 산화물 반도체층(382) 및 산화물 절연층(386)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실에서는 예를 들어, 수소원자나, 물(H2O) 등 수소원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 절연층(386)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 절연층(386)을 성막할 때에 이용하는 스퍼터 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 농도 ppm 정도, 수 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이상의 공정으로 박막 트랜지스터(380)를 형성할 수 있다.
이어서, 박막 트랜지스터의 전기적 특성의 변동을 경감시키기 위해서, 불활성 가스 분위기하, 또는 질소 가스분위기하에서 가열처리(바람직하게는 150℃ 이상 350℃미만)를 행해도 된다. 예를 들어, 질소분위기하에서 250℃, 1시간의 가열처리를 행한다.
나아가 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 행해도 된다. 본 실시형태에서는 150℃에서 10시간 가열처리를 행한다. 이 가열처리는 일정한 가열온도를 보유하여 가열해도 되고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과 가열온도로부터 실온까지의 강온을 여러번 반복하여 행해도 된다. 감압하에서 가열처리를 행하면 가열시간을 단축시킬 수 있다. 이 가열처리에 의해 산화물 반도체층으로부터 산화물 절연층 속으로 수소가 들어가서, 노멀리-오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 절연층(386) 상에 보호절연층(373)을 형성한다. 본 실시형태에서는 보호절연층(373)으로서 스퍼터링법을 이용하여 막 두께 100nm의 질화 규소막을 형성한다.
질화물 절연층으로 이루어지는 보호절연층(373) 및 제 1 게이트 절연층(372a)은 수분이나 수소나 수소화물, 수산화물 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입되는 것을 막는 효과가 있다.
따라서 보호절연층(373) 형성 후의 제조 프로세스에서 외부로부터의 수분 등의 불순물의 침입을 방지할 수 있어, 디바이스의 장기신뢰성을 향상시킬 수 있다.
또한, 질화물 절연층으로 이루어지는 보호절연층(373)과 제 1 게이트 절연층(372a) 사이에 마련되는 절연층의 일부를 제거하여, 보호절연층(373)과 제 1 게이트 절연층(372a)이 접하는 구조로 해도 된다.
따라서 산화물 반도체층 속의 수분이나 수소나 수소화물, 수산화물 등의 불순물을 가능한 한 저감시키고, 또한, 이 불순물의 혼입을 방지하고, 산화물 반도체층 속의 불순물 농도를 낮게 유지할 수 있다.
또한, 보호절연층(373) 상에 평탄화를 위한 평탄화 절연층을 마련해도 된다.
또한, 보호절연층(373) 상에 산화물 반도체층과 겹쳐지는 도전층을 마련해도 된다. 도전층은 전위가 박막 트랜지스터(380)의 게이트 전극층(381)과 동일해도 되고 달라도 되며, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V라는 고정전위이어도 된다.
이 도전층에 의해 박막 트랜지스터(380)의 전기특성을 제어할 수 있다.
상기 구조의 트랜지스터로 함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 이 트랜지스터는 리크 전류가 낮기 때문에 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써 원하는 값의 전압으로의 도달속도를 현저히 향상시킬 수 있다. 또한, 이 트랜지스터를 이용하여 본 발명의 일 양태인 전압 조정 회로를 구성함으로써, 안정된 전기특성을 갖고 신뢰성이 높은 전압 조정 회로를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 12)
본 실시형태는 본 발명의 일 양태인 전압 조정 회로를 적용할 수 있는 전자기기의 일례에 대해서 도 24(A) 및 도 24(B)를 이용하여 설명한다.
도 24(A)는 노트형 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 또한, 도 24(A)에 도시하는 노트형 퍼스널 컴퓨터에 공급하는 전원전압을 생성하기 위해서 실시형태 1 내지 실시형태 3에 도시하는 전압 조정 회로를 적용할 수 있다.
도 24(B)는 휴대전화이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부접속단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는 휴대형 정보단말의 충전을 행하는 태양전지셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801)에 내장되어 있다.
또한, 표시패널(2802)은 터치 패널을 구비하고 있으며, 도 24(B)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 도 24(B)에 도시하는 휴대전화는 태양전지셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압회로(실시형태 1 내지 실시형태 3에 나타낸 전압 조정 회로)를 실장하고 있다.
이상과 같이, 본 발명의 일 양태인 전압 조정 회로는 다양한 전자기기에 적용할 수 있고, 또한, 효율 좋게 전원전압을 전자기기에 공급할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합시킬 수 있다.
101 : 트랜지스터 102 : 용량소자
108 : 기판온도 151 : 기간
152 : 기간 201 : 트랜지스터
202 : 용량소자 211 : 단위승압회로
221 : 클록 신호선 222 : 클록 신호선
300 : 기판 302 : 게이트 절연층
303 : 보호절연층 310 : 박막 트랜지스터
311 : 게이트 전극층 313 : 채널형성영역
314a : 고저항 소스영역 314b : 고저항 드레인영역
315a : 소스 전극층 315b : 드레인 전극층
316 : 산화물 절연층 320 : 기판
322 : 게이트 절연층 323 : 보호절연층
330 : 산화물 반도체막 331 : 산화물 반도체층
332 : 산화물 반도체층 340 : 기판
342 : 게이트 절연층 343 : 보호절연층
345 : 산화물 반도체막 346 : 산화물 반도체층
350 : 박막 트랜지스터 351 : 게이트 전극층
352 : 산화물 반도체층 355a : 소스 전극층
355b : 드레인 전극층 356 : 산화물 절연층
360 : 박막 트랜지스터 361 : 게이트 전극층
362 : 산화물 반도체층 363 : 채널형성영역
364a : 고저항 소스영역 364b : 고저항 드레인영역
365a : 소스 전극층 365b : 드레인 전극층
366 : 산화물 절연층 370 : 기판
372a : 게이트 절연층 372b : 게이트 절연층
373 : 보호절연층 380 : 박막 트랜지스터
381 : 게이트 전극층 382 : 산화물 반도체층
385a : 소스 전극층 385b : 드레인 전극층
386 : 산화물 절연층 390 : 박막 트랜지스터
391 : 게이트 전극층 392 : 산화물 반도체막
393 : 산화물 반도체막 394 : 기판
395a : 소스 전극층 또는 드레인 전극층
395b : 소스 전극층 또는 드레인 전극층
396 : 산화물 절연층 397 : 게이트 절연층
398 : 보호절연층 399 : 산화물 반도체층
400 : 기판 402 : 게이트 절연층
407 : 절연층 410 : 박막 트랜지스터
411 : 게이트 전극층 412 : 산화물 반도체층
414a : 배선층 414b : 배선층
415a : 소스 전극층 또는 드레인 전극층
415b : 소스 전극층 또는 드레인 전극층
420 : 실리콘 기판 421a : 개구
421b : 개구 422 : 절연층
423 : 개구 424 : 도전층
425 : 박막 트랜지스터 427 : 도전층
450 : 기판 452 : 게이트 절연층
457 : 절연층 460 : 박막 트랜지스터
461 : 게이트 전극층 462 : 산화물 반도체층
464 : 배선층
465a1 : 소스 전극층 또는 드레인 전극층
465a2 : 소스 전극층 또는 드레인 전극층
465b : 소스 전극층 또는 드레인 전극층
468 : 배선층 501 : 트랜지스터
502 : 용량소자 511 : 단위강압회로
521 : 클록 신호선 522 : 클록 신호선
800 : 측정계 802 : 용량소자
804 : 트랜지스터 805 : 트랜지스터
806 : 트랜지스터 808 : 트랜지스터
1001 : 게이트 전극 1002 : 게이트 절연막
1003 : 산화물 반도체층 1004a : 소스 전극
1004b : 드레인 전극 1005 : 산화물 절연층
1006 : 도전층 2800 : 하우징
2801 : 하우징 2802 : 표시패널
2803 : 스피커 2804 : 마이크로폰
2805 : 조작 키 2806 : 포인팅 디바이스
2807 : 카메라용 렌즈 2808 : 외부접속단자
2810 : 태양전지셀 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 하우징
3003 : 표시부 3004 : 키보드

Claims (17)

  1. 전압 조정 회로로서,
    게이트, 소스, 및 드레인을 포함하는 트랜지스터로서, 상기 게이트는 상기 소스 또는 상기 드레인에 전기적으로 접속되고, 제 1 신호가 상기 소스 및 상기 드레인 중의 하나에 입력되고, 산화물 반도체층이 채널 형성층으로 사용되고, 오프 전류가 100zA/㎛이하인, 상기 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 용량소자로서, 상기 제 1 전극은 상기 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되고, 클록 신호인 제 2 신호가 상기 제 2 전극에 입력되는 상기 용량소자를 포함하고,
    상기 제 1 신호의 전압은 제 3 신호를 얻기 위하여 승압 또는 강압되고, 상기 제 1 신호의 상기 전압을 승압 또는 강압하여 얻어진 전압을 가지는 상기 제 3 신호는, 상기 트랜지스터의 상기 소스와 상기 드레인 중 다른 하나를 통하여 출력 신호로서 출력되는, 전압 조정 회로.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 상기 오프 전류는 10zA/㎛이하인, 전압 조정 회로.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층의 캐리어 농도가 5 x 1014/cm3이하인, 전압 조정 회로.
  4. 서로 직렬로 전기적으로 접속된 n단(n은 2 이상의 자연수)의 단위 승압 회로(step-up circuit)를 포함하는 전압 조정 회로로서,
    게이트, 소스, 및 드레인을 포함하는 제 1 트랜지스터로서, 상기 게이트는 상기 소스 및 상기 드레인 중의 하나에 전기적으로 접속되고, 상기 제 1 트랜지스터의 산화물 반도체층이 채널 형성층으로 사용되고, 상기 제 1 트랜지스터의 오프 전류가 100zA/㎛이하인, 상기 제 1 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 제 1 용량소자로서, 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되고, 클록 신호가 상기 제 2 전극에 입력되는, 상기 제 1 용량소자를 포함하는, (2M-1)번째단(M은 1 내지 n/2의 하나이고, 2M은 자연수)의 단위 승압 회로와,
    게이트, 소스, 및 드레인을 포함하는 제 2 트랜지스터로서, 상기 게이트는 상기 소스 및 상기 드레인 중의 하나에 전기적으로 접속되고, 상기 제 2 트랜지스터의 산화물 반도체층이 채널 형성층으로 사용되고, 상기 제 2 트랜지스터의 오프 전류가 100zA/㎛이하인, 상기 제 2 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 제 2 용량소자로서, 상기 제 1 전극은 상기 제 2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되고, 반전 클록 신호가 상기 제 2 전극에 입력되는 상기 제 2 용량소자를 포함하는 2M번째단의 단위 승압 회로를 포함하는 전압 조정 회로.
  5. 서로 직렬로 전기적으로 접속된 n단(n은 2 이상의 자연수)의 단위 강압 회로를 포함하는 전압 조정 회로로서,
    게이트, 소스, 및 드레인을 포함하는 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 산화물 반도체층이 채널 형성층으로 사용되고, 상기 제 1 트랜지스터의 오프 전류는 100zA/㎛이하인, 상기 제 1 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 제 1 용량소자로서, 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 게이트에 전기적으로 접속되고, 클록 신호가 상기 제 2 전극에 입력되는, 상기 제 1 용량소자를 포함하는, (2M-1)번째단(M은 1 내지 n/2의 하나이고, 2M은 자연수)의 단위 강압 회로와,
    게이트, 소스, 및 드레인을 포함하는 제 2 트랜지스터로서, 상기 소스와 상기 드레인 중의 하나는 상기 제 1 트랜지스터의 상기 게이트와 상기 소스 또는 상기 드레인에 전기적으로 접속되고, 상기 제 2 트랜지스터의 산화물 반도체층이 채널 형성층으로 사용되고, 상기 제 2 트랜지스터의 오프 전류가 100zA/㎛이하인, 상기 제 2 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 제 2 용량소자로서, 상기 제 1 전극은 상기 제 2 트랜지스터의 상기 게이트와 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되고, 반전 클록 신호가 상기 제 2 전극에 입력되는 상기 제 2 용량소자를 포함하는 2M 번째단의 단위 강압 회로를 포함하는 전압 조정 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각의 상기 오프 전류는 10zA/㎛이하인, 전압 조정 회로.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각의 상기 산화물 반도체층의 캐리어 농도가 5 x 1014/cm3이하인, 전압 조정 회로.
  8. 반도체 장치로서, 채널 형성 영역, 게이트, 소스, 및 드레인을 포함하는 트랜지스터로서, 상기 채널 형성 영역은 산화물 반도체 재료를 포함하고, 상기 게이트는 상기 소스 또는 상기 드레인에 전기적으로 접속되고, 제 1 신호가 상기 소스 및 상기 드레인 중의 하나에 입력되고, 오프 전류는 100zA/㎛이하인, 상기 트랜지스터; 및
    제 1 전극과 제 2 전극을 포함하는 용량소자로서, 상기 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나에 전기적으로 접속되는 상기 용량소자를 포함하는 반도체 장치.
  9. 반도체 장치로서,
    제 1 트랜지스터와 제 2 트랜지스터로서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각은 채널 형성 영역, 게이트, 소스, 및 드레인을 포함하고, 상기 채널 형성 영역은 산화물 반도체 재료를 포함하고, 오프 전류가 100zA/㎛이하인, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터;
    제 1 용량소자; 및
    제 2 용량소자를 포함하고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 1 용량소자의 제 1 전극이 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나는, 상기 제 2 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 2 용량소자의 제 1 전극이 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나에 전기적으로 접속되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 상기 오프 전류는 10zA/㎛이하인, 반도체 장치.
  11. 반도체 장치로서,
    채널 형성 영역, 게이트, 소스, 및 드레인을 포함하는 트랜지스터로서, 상기 채널 형성 영역은 산화물 반도체 재료를 포함하고, 상기 게이트는 상기 소스 또는 상기 드레인에 전기적으로 접속되고, 제 1 신호가 상기 소스 및 상기 드레인 중의 하나에 입력되고, 오프 전류가 100zA/㎛이하인, 상기 트랜지스터; 및 제 1 전극 및 제 2 전극을 포함하는 용량소자로서, 상기 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나에 전기적으로 접속되는 상기 용량소자를 포함하고,
    상기 산화물 반도체 재료에 함유된 수소의 농도는 5 x 1019/cm3이하인, 반도체 장치.
  12. 제 8 항 또는 제 11 항에 있어서,
    상기 트랜지스터의 상기 오프 전류는 10zA/㎛이하인, 반도체 장치.
  13. 제 8 항, 제 9 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 산화물 반도체 재료의 캐리어 농도가 5 x 1014/cm3이하인, 반도체 장치.
  14. 제 8 항, 제 9 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전압 조정 회로인, 반도체 장치.
  15. 제 14 항에 따른 전압 조정 회로를 포함하는 표시장치.
  16. 제 8 항, 제 9 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 산화물 반도체 재료는 In-Ga-Zn-O계 산화물 반도체인, 반도체 장치.
  17. 제 8 항, 제 9 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 산화물 반도체 재료는 인듐과 아연을 포함하는, 반도체 장치.
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