KR101770077B1 - 반도체 장치와 그 제조 방법, 및 전자 기기 - Google Patents

반도체 장치와 그 제조 방법, 및 전자 기기 Download PDF

Info

Publication number
KR101770077B1
KR101770077B1 KR1020160148626A KR20160148626A KR101770077B1 KR 101770077 B1 KR101770077 B1 KR 101770077B1 KR 1020160148626 A KR1020160148626 A KR 1020160148626A KR 20160148626 A KR20160148626 A KR 20160148626A KR 101770077 B1 KR101770077 B1 KR 101770077B1
Authority
KR
South Korea
Prior art keywords
semiconductor
layer
wiring
wiring layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160148626A
Other languages
English (en)
Other versions
KR20160132800A (ko
Inventor
히로시 타카하시
타쿠 우메바야시
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=43506865&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR101770077(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20160132800A publication Critical patent/KR20160132800A/ko
Application granted granted Critical
Publication of KR101770077B1 publication Critical patent/KR101770077B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L27/14636—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H01L27/14632—
    • H01L27/14685—
    • H01L27/14687—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/018—Manufacture or treatment of image sensors covered by group H10F39/12 of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/024—Manufacture or treatment of image sensors covered by group H10F39/12 of coatings or optical elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/026—Wafer-level processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/182—Colour image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/40—Optical elements or arrangements
    • H10F77/407—Optical elements or arrangements indirectly associated with the devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/50—Encapsulations or containers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/93—Interconnections
    • H10F77/933—Interconnections for devices having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0234—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes that stop on pads or on electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0242—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes from the back sides of the chips, wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/213—Cross-sectional shapes or dispositions
    • H10W20/2134—TSVs extending from the semiconductor wafer into back-end-of-line layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/217—Through-semiconductor vias, e.g. TSVs comprising ring-shaped isolation structures outside of the via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H01L2224/45124—
    • H01L2224/45147—
    • H01L2924/00014—
    • H01L2924/01015—
    • H01L2924/01047—
    • H01L2924/13091—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치는: 일측(one side)에 제 1의 배선층을 포함하는 제 1의 반도체부와; 일측에 제 2의 배선층을 포함하는 제 2의 반도체부와; 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층으로 연장하는 도전성 재료; 및 상기 도전성 재료용의 개구 외에, 상기 제 2의 배선층에 전기적으로 접속될 수 있는 상기 제 1의 반도체부를 관통하는 개구를 포함하고, 상기 제 1 및 제 2의 반도체부는, 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측이 서로 마주한 상태에서, 서로 접합되고, 상기 도전성 재료에 의해 상기 제 1 및 제 2의 배선층이 전기적으로 통신한다.

Description

반도체 장치와 그 제조 방법, 및 전자 기기{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF AND ELECTRONIC APPARATUS}
본 발명은 2009년 10월 29일자로 일본특허청에 특허출원된 일본특허원 제2009-249327호를 우선권으로 주장한다.
본 발명은, 고체 촬상 장치 등의 반도체 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 카메라 등의 전자 기기에 관한 것이다.
고체 촬상 장치로서, CMOS(Complementary Metal Oxide Semiconductor) 등의 MOS형 이미지 센서로 대표되는 증폭형 고체 촬상 장치가 알려져 있다. 또한, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치가 알려져 있다. 이들 고체 촬상 장치는, 디지털 스틸 카메라, 디지털 비디오 카메라 등에 널리 사용되고 있다. 근래, 카메라 부착 휴대 전화나 PDA(Personal Digital Assistant) 등의 모바일 기기에 탑재되는 고체 촬상 장치로서는, 전원 전압이 낮고, 소비 전력의 관점 등 때문에 MOS형 이미지 센서가 많이 사용되고 있다.
MOS 형의 고체 촬상 장치는, 단위화소가 광전 변환부가 되는 포토다이오드와 복수의 화소 트랜지스터로 형성되고, 이 복수의 단위화소가 2차원 어레이형상으로 배열된 화소 어레이(화소 영역)와, 주변 회로 영역을 갖고서 구성된다. 복수의 화소 트랜지스터는, MOS 트랜지스터로 형성되고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터의 3트랜지스터, 또는 선택 트랜지스터를 더한 4트랜지스터로 구성된다.
종래, 이와 같은 MOS형 고체 촬상 장치에 있어서, 복수의 화소가 배열된 화소 영역이 형성된 반도체 칩과, 신호 처리를 행하는 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 하나의 디바이스로서 구성한 고체 촬상 장치가 여러 가지 제안되어 있다. 예를 들면, 일본 특개 제2006-49361호 공보에서는, 각 화소 셀마다 마이크로 패드를 갖는 이면 조사형의 이미지 센서 칩과, 신호 처리 회로가 형성되고 마이크로 패드를 갖는 신호 처리 칩을, 마이크로 범프에 의해 접속한 반도체 모듈이 개시되어 있다. 일본 특개 제2007-13089호 공보에서는, 개재물(interposer)(중간 기판) 상에, 촬상 화소부가 마련된 이면 조사형의 MOS 고체 촬상 소자인 센서 칩과, 신호 처리를 행하는 주변 회로가 마련된 신호 처리 칩을 실장한 디바이스가 개시되어 있다. 일본 특개 제2008-130603호 공보에서는, 이미지 센서 칩과, 박형 회로 기판과, 신호 처리를 행하는 로직 회로 칩을 구비한 구성이다. 그리고, 이 박막 회로 기판과 로직 회로 칩이 전기적으로 접속되고, 박막 회로 기판이 이미지 센서 칩의 이면부터 스루홀을 통하여 전기적으로 접속된 구성이 개시되어 있다.
또한, 일본 특허 제4000507호 공보에서는, 투명 기판에 지지된 고체 촬상 소자에 관통 전극을 마련하고, 이 관통 전극을 통하여 고체 촬상 소자를 플렉시블 회로 기판에 전기적으로 접속한 고체 촬상 장치가 개시되어 있다. 또한, 일본 특개 제2003-31785호 공보에서는, 이면 조사형의 고체 촬상 장치에 있어서, 지지 기판을 관통하는 전극을 마련한 구성이 개시되어 있다.
일본 특개 제2006-49361호 공보, 일본 특개 제2007-13089호 공보 및 일본 특개 제2008-130603호 공보에 나타내는 바와 같이, 이미지 센서 칩과 로직 회로 등의 이종(異種) 회로 칩을 혼재하는 기술은, 여러 가지 제안되어 있다. 종래 기술에서는, 모두 기능 칩이 거의 완성된 상태의 것을 이용하고, 관통 접속구멍을 형성하여, 칩 사이의 상호 접속을 가능하게 한 상태에서 하나의 칩상에 형성되는 것이 특징으로 되어 있다.
상술한 종래의 고체 촬상 장치에서도 보여지듯이, 기판을 관통하는 접속 도체에 의해 이종 칩 사이를 접속하여 반도체 디바이스를 구성하는 것은, 아이디어로서 알려져 있다. 그러나, 깊은 기판에 절연을 확보하면서 접속구멍을 뚫어야 하여, 접속구멍의 가공과, 접속 도체의 매입에 필요한 제조 프로세스의 비용 경제성 때문에 실용화는 곤란하다고 되어 있다.
한편, 예를 들면 1㎛ 정도의 작은 콘택트 구멍을 형성하기 위해서는, 상부(上部) 칩을 극한까지 박육화할 필요가 있다. 이 경우, 박육화하기 전에 상부 칩을 지지 기판에 부착하는 등의 복잡한 공정과 비용 증가를 초래하게 된다. 게다가, 고(高)애스펙트비의 접속구멍에 접속 도체로 메우기 위해서는, 접속 도체로서 텅스텐(W) 등의 피복성이 좋은 CVD막을 사용할 것이 필연적으로 요구되어, 접속 도체 재료가 제약된다.
양산으로 간편하게 적용할 수 있는 경제성을 갖기 위해서는, 이 접속구멍의 애스펙트비를 극적으로 내려서, 형성하기 쉽게 함과 함께, 특별한 접속구멍 가공을 사용하지 않고서 종래의 웨이퍼 제조 프로세스 내에서 가공할 수 있는 기술을 선택할 수 있는 것이 요망된다.
또한, 고체 촬상 장치 등에서는, 화상 영역과, 신호 처리를 행하는 로직 회로를, 각각의 성능을 충분히 발휘할 수 있도록 형성하고, 고성능화가 도모되는 것이 요망되고 있다.
고체 촬상 장치로 한하지 않고, 다른 반도체 집적 회로를 갖는 반도체 장치에서도, 각각의 반도체 집적 회로의 성능을 충분히 발휘할 수 있도록 형성하고, 고성능화가 도모되는 것이 요망된다.
또한, 회로면끼리의 기판 부착에 의해 칩 사이를 접합한 디바이스에서는, 실장 접속하기 위해, 본딩 패드와 이 패드에의 개구는, 부착 계면 부근에 만들어질 필요가 있다. 그러나, 기판이 수100미크론 정도로 두꺼운 경우, 심공(深孔)의 개구 및 인출 전극의 형성, 솔더볼의 형성이라는 비용이 걸리는 실장 공정을 거쳐야 한다.
또한, 부착면은, 다른 층간 경계와 비교하면 취약한 구조이기 때문에, 본딩 패드의 아래에 부착면의 경계가 존재하면, 본딩할 때에 발생하는 응력이 취약한 부분에 집중하고, 부착면부로부터 크랙이 발생할 가능성이 있다.
또한, 다이싱에 의해 반도체 웨이퍼를 분할할 때에는, 기판의 부착면에서 크랙이 발생하는 것도 생각된다.
본 발명은, 상술한 점을 감안하여, 적층되는 반도체 웨이퍼의 각각의 성능을 충분히 발휘하여 고성능화를 도모하고, 또한 양산성, 비용 저감을 도모한, 고체 촬상 장치 등의 반도체 장치와 그 제조 방법을 제공하는 것이다. 또한, 본 발명은, 상기 고체 촬상 장치를 구비한 카메라 등의 전자 기기를 제공하는 것이다.
본 발명의 일 실시의 형태에 따른 반도체 장치는: 일측(one side)에 제 1의 배선층을 포함하는 제 1의 반도체부와; 일측에 제 2의 배선층을 포함하는 제 2의 반도체부와; 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층으로 연장하는 도전성 재료; 및 상기 도전성 재료용의 개구 외에, 상기 제 2의 배선층에 전기적으로 접속될 수 있는 상기 제 1의 반도체부를 관통하는 개구를 포함하고, 상기 제 1 및 제 2의 반도체부는, 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측이 서로 마주한 상태에서, 서로 접합되고, 상기 도전성 재료에 의해 상기 제 1 및 제 2의 배선층이 전기적으로 통신한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 서로 접합하는 접착제층을 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 상기 제 1의 반도체부와 상기 제 2의 반도체부를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 2의 배선층은 상기 도전성 재료와 접촉하는 알루미늄 배선을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 1의 배선층은 구리 배선을 포함하고 상기 도전성 재료는 상기 구리 배선과 접촉한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 스트레스 감소막(sress reduction film)을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 제 1의 다층 배선층 반대측인 상기 제 1의 반도체부의 일측의 상기 제 1의 반도체부 내에 포토다이오드를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 포토다이오드 위쪽에 억제층(suppression layer)을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 억제층 위쪽에 반사 방지막을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 1의 반도체부와 상기 제 2의 반도체부는 플라즈마 본딩에 의해 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 일측에 제 1의 배선층을 포함하는 제 1의 반도체부를 형성하는 단계와; 일측에 제 2의 배선층을 포함하는 제 2의 반도체부를 형성하는 단계와; 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측이 서로 마주한 상태에서 상기 제 1의 반도체부를 상기 제 2의 반도체부에 접합하는 단계와; 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층으로 연장하며 상기 제 1 및 제 2의 배선층이 전기적으로 통신할 수 있도록 하는 도전성 재료를 제공하는 단계; 및 상기 도전성 재료용의 개구 외에, 상기 제 1의 반도체부를 통해 연장하며 상기 제 2의 배선층을 노출시키는 개구를 형성하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 1의 반도체부와 상기 제 2의 반도체부는 접착에 의해 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 2의 배선층은 알루미늄 배선을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 도전성 재료는 상기 알루미늄 배선과 접촉한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 1의 배선층은 구리 배선을 포함하고 상기 도전성 재료는 상기 구리 배선과 접촉한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 스트레스 감소막을 제공하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 제 1의 다층 배선층과 반대인 상기 제 1의 반도체부의 일측의 상기 제 1의 반도체부 내에 포토다이오드를 형성하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 포토다이오드 위에 얇은 층이 남도록 상기 제 2의 반도체부로부터 가장 먼 상기 제 1의 반도체부의 측을 에칭하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 포토다이오드 위쪽에 반사 방지막을 형성하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 1의 반도체부와 상기 제 2의 반도체부는 플라즈마 본딩에 의해 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 반도체부와; 일측에 제 2의 배선층을 포함하는 제 2의 반도체부와; 상기 제 1의 반도체부의 상기 장치층을 통해 상기 제 1의 반도체부의 상기 제 1의 배선층 내의 접속점으로 연장하는 제 1의 도전성 재료와; 상기 제 1 및 제 2의 배선층이 전기적으로 통신하도록, 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층 내의 접속점으로 연장하는 제 2의 도전성 재료; 및 상기 제 1 및 제 2의 도전성 재료용의 개구 외에, 상기 제 1의 반도체부를 통해 연장하며 상기 제 2의 배선층을 노출시키는 개구를 포함하며, 상기 제 1 및 제 2의 반도체부는, 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측이 서로 마주한 상태에서, 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 상기 제 1의 반도체부와 상기 제 2의 반도체부를 접합하는 접착제를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 2의 배선층은 알루미늄 배선을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 1의 도전성 재료와 상기 제 2의 도전성 재료는 상기 제 2의 배선층 내의 상기 알루미늄 배선을 상기 제 1의 배선층 내의 구리 배선에 전기적으로 접속시킨다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 스트레스 감소막을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 제 1의 다층 배선층과 반대인 상기 제 1의 반도체부측의 상기 제 1의 반도체부 내에 포토다이오드를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 포토다이오드 위쪽에 억제층을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치는: 상기 포토다이오드 위쪽에 반사 방지막을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치에서: 상기 제 1의 반도체부와 상기 제 2의 반도체부는 플라즈마 본딩에 의해 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 일측에 제 1의 배선층을, 상기 제 1의 배선층의 반대측에 장치층을 포함하는 제 1의 반도체부를 형성하는 단계와; 일측에 제 2의 배선층을 포함하는 제 2의 반도체부를 형성하는 단계와; 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측이 서로 마주한 상태에서, 상기 제 1의 반도체부를 상기 제 2의 반도체부에 접합하는 단계와; 상기 제 1의 반도체부의 상기 장치층을 통해 상기 제 1의 반도체부의 상기 제 1의 배선층 내의 접속점으로 연장하는 제 1의 도전성 재료를 제공하는 단계와; 상기 제 1의 도전성 재료에 평행하게 연장하며, 상기 제 1 및 제 2의 배선층이 전기적으로 통신하도록, 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층 내의 접속점으로 연장하는 제 2의 도전성 재료를 제공하는 단계; 및 상기 제 1 및 제 2의 도전성 재료용의 개구 외에, 상기 제 1의 반도체부를 통해 연장하며 상기 제 2의 배선층을 노출시키는 개구를 형성하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 제 1의 반도체부 및 상기 제 2의 반도체부 사이에 접착제층을 제공하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 2의 배선층은 알루미늄 배선을 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 1의 도전성 재료와 상기 제 2의 도전성 재료는 상기 제 2의 배선층 내의 상기 알루미늄 배선을 상기 제 1의 배선층 내의 구리 배선에 전기적으로 접속시킨다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 제 1의 반도체부와 상기 제 2의 반도체부 사이에 스트레스 감소막을 제공하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 제 1의 다층 배선층과 반대인 상기 제 1의 반도체부측의 상기 제 1의 반도체부 내에 포토다이오드를 형성하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 포토다이오드 위쪽에 얇은 층이 남도록 상기 다층 배선층과 반대인 상기 제1의 반도체부측을 에칭하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법은: 상기 포토다이오드 위쪽에 반사 방지막을 제공하는 단계를 포함한다.
본 발명의 다른 실시의 형태에 따른 반도체 장치 제조 방법에서: 상기 제 1의 반도체부와 상기 제 2의 반도체부는 플라즈마 본딩에 의해 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 전자 장치는: 광학 유닛; 및 촬상 유닛을 포함하고, 상기 촬상 유닛은: (a) 제 1의 배선층과 상기 제 1의 배선층 상에 장치층을 포함하는 제 1의 반도체부와; (b) 일측에 제 2의 배선층을 포함하는 제 2의 반도체부와; (c) 상기 제 1의 반도체부의 상기 장치층을 통해 상기 제 1의 반도체부의 상기 제 1의 배선층 내의 접속점으로 연장하는 제 1의 도전성 재료와; (d) 상기 제 1의 배선층과 상기 제 2의 배선층이 전기적으로 통신하도록, 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층 내의 접속점으로 연장하는 제 2의 도전성 재료; 및 (e) 상기 제 1 및 제 2의 도전성 재료용의 개구 외에, 상기 제 1의 반도체부를 통해 연장하며 상기 제 2의 배선층을 노출시키는 개구를 포함하며, 상기 제 1 및 제 2의 반도체부는, 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측을 마주한 상태에서, 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 전자 장치는: 상기 광학 유닛과 상기 촬상 유닛 사이에 셔터 유닛을 포함한다.
본 발명의 다른 실시의 형태에 따른 전자 장치는: 광학 유닛; 및 촬상 유닛을 포함하고, 상기 촬상 유닛은: (a) 일측에 제 1의 배선층을, 상기 일측과 반대측에 장치층을 포함하는 제 1의 반도체부와; (b) 일측에 제 2의 배선층을 포함하는 제 2의 반도체부와; (c) 상기 제 1의 반도체부의 상기 장치층을 통해 상기 제 1의 반도체부의 상기 제 1의 배선층 내의 접속점으로 연장하는 제 1의 도전성 재료와; (d) 상기 제 1의 배선층과 상기 제 2의 배선층이 전기적으로 통신하도록, 상기 제 1의 반도체부를 통해 상기 제 2의 반도체부의 상기 제 2의 배선층 내의 접속점으로 연장하는 제 2의 도전성 재료; 및 (e) 상기 제 1 및 제 2의 도전성 재료용의 개구 외에, 상기 제 1의 반도체부를 통해 연장하며 상기 제 2의 배선층을 노출시키는 개구를 포함하며, 상기 제 1 및 제 2의 반도체부는, 상기 제 1 및 제 2의 반도체부의 상기 제 1 및 제 2의 배선층측을 마주한 상태에서, 서로 접합된다.
본 발명의 다른 실시의 형태에 따른 전자 장치는: 상기 광학 유닛과 상기 촬상 유닛 사이에 셔터 유닛을 포함한다.
본 발명에 의하면, 최적의 프로세스 기술로, 각각의 성능을 충분히 발휘할 수 있는 회로가 형성된 반도체 웨이퍼가 복수 적층된 구성으로 되기 때문에, 양산성에 우수하고, 저비용으로 고성능의 반도체 장치를 얻을 수 있다. 또한, 반도체 장치를 이면 조사형의 고체 촬상 장치로 하고, 그 고체 촬상 장치를 전자 기기에 사용함에 의해, 고성능의 전자 기기를 얻을 수 있다.
도 1은 본 발명에 적용되는 MOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 2의 A는 종래의 고체 촬상 장치의 모식도. B, C는 본 발명의 실시의 형태에 관한 고체 촬상 장치의 모식도.
도 3은 제 1의 실시 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 4는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 5는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 6은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 7은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 8은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 9는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 10은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 11은 제 1의 실시 형태에 관한 고체 촬상 장치 및 그 제조 방법을 도시하는 도면.
도 12는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 13은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 14는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 15는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 16은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 17은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 18은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 19의 A, B는 반도체 웨이퍼의 개략 구성도와, 본 발명에 따른 영역의 확대도.
도 20은 전극 패드부와 스크라이브 라인을 포함하는 단면의 개략 구성도.
도 21은 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 개략 단면 구성도.
도 22는 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 개략 단면 구성도.
도 23은 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 24는 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 25는 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 26은 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 27은 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 28은 제 3의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 도면.
도 29는 본 발명의 제 4의 실시 형태에 관한 전자 기기를 도시하는 개략 구성도.
도 1에, 본 발명의 반도체 장치에 적용된 MOS형 고체 촬상 장치의 개략 구성을 도시한다. 이 MOS형 고체 촬상 장치는, 각 실시의 형태의 고체 촬상 장치에 적용된다. 본 예의 고체 촬상 장치(1)는, 도시하지 않은 반도체 기판 예를 들면 실리콘 기판에 복수의 광전 변환부를 포함하는 화소(2)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(이른바 화소 어레이)(3)과, 주변 회로부를 갖고서 구성된다. 화소(2)는, 광전 변환부로 이루어지는 예를 들면 포토다이오드와, 복수의 화소 트랜지스터(이른바 MOS 트랜지스터)를 갖고서 이루어진다. 복수의 화소 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 그 밖에, 선택 트랜지스터 추가하여 4개의 트랜지스터로 구성할 수도 있다. 단위화소의 등가 회로는 통상과 마찬가지이기 때문에, 상세 설명은 생략한다. 화소(2)는, 하나의 단위화소로서 구성할 수 있다. 또한, 화소(2)는, 공유화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토다이오드가, 전송 트랜지스터를 구성하는 플로팅 디퓨전, 및 전송 트랜지스터 이외의 다른 트랜지스터를 공유하는 구조이다.
주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등을 가지고 구성된다.
제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령한 데이터를 받아들이고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하고, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향에 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환부가 되는 예를 들면 포토다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 화소(2)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로에 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(列) 편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(12)는, 외부와 신호의 교환을 한다.
다음에, 본 실시 형태에 관한 MOS형 고체 촬상 장치의 구조에 관해 설명한다. 도 2A는, 종래의 MOS형 고체 촬상 장치의 구조를 도시하는 개략 구성도이고, 도 2B 및 도 2C는, 본 실시 형태에 관한 MOS형 고체 촬상 장치의 구조를 도시하는 개략 구성도이다.
종래의 MOS형 고체 촬상 장치(151)는, 도 2A에 도시하는 바와 같이, 하나의 반도체 칩(152) 내에, 화소 영역(153)과, 제어 회로(154)와, 신호 처리하기 위한 로직 회로(155)를 탑재하여 구성된다. 통상, 화소 영역(153)과 제어 회로(154)로 이미지 센서(156)가 구성된다.
이에 대해, 본 실시 형태예의 MOS형 고체 촬상 장치(21)는, 도 2B에 도시하는 바와 같이, 제 1의 반도체 칩부(22)에 화소 영역(23)과 제어 회로(24)를 탑재하고, 제 2의 반도체 칩부(26)에 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제 1의 반도체 칩부(22)와 제 2의 반도체 칩부(26)를 서로 전기적으로 접속하여 하나의 반도체 칩으로서 MOS형 고체 촬상 장치(21)가 구성된다.
본 발명의 다른 실시 형태예에서의 MOS형 고체 촬상 장치(27)는, 도 2C에 도시하는 바와 같이, 제 1의 반도체 칩부(22)에 화소 영역(23)을 탑재하고, 제 2의 반도체 칩부(26)에 제어 회로(24), 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제 1의 반도체 칩부(22)와 제 2의 반도체 칩부(26)를 서로 전기적으로 접속하여 하나의 반도체 칩으로서 MOS형 고체 촬상 장치(27)가 구성된다.
상술한 실시 형태예에 관한 MOS형 고체 촬상 장치는, 이종의 반도체 칩이 적층한 구조를 갖고 있고, 후술하는 바와 같이, 그 제조 방법과, 그 제조 방법에 의거하여 얻어진 구성에 특징을 갖고 있다.
이하에 설명한 실시 형태예에서는, 본 발명의 고체 촬상 장치와, 그 제조 방법에 관해 설명한다.
도 3, 도 4 내지 도 20을 이용하여, 본 발명의 제 1의 실시 형태예에 관한 반도체 장치로서, 이면 조사형의 MOS형 고체 촬상 장치를 그 제조 방법과 함께 설명한다.
도 3은, 본 실시 형태예의 고체 촬상 장치의 전극 패드부(78)를 포함하는 개략 단면 구성도(완성도)이다. 본 실시 형태예의 고체 촬상 장치(81)는, 화소 어레이(이하, 화소 영역이라고 한다)(23)와 제어 회로(24)를 포함하는 제 1의 반도체 칩부(22)와, 로직 회로(25)가 탑재된 제 2의 반도체 칩부(26)가 전기적으로 접속된 상태에서 상하에 적층되어 있다.
도 4 내지 도 19를 통하여, 본 실시 형태예의 고체 촬상 장치(81)의 제조 방법에 관해 설명한다.
제 1의 실시 형태예에서는, 우선, 도 4에 도시하는 바와 같이, 제 1의 반도체 웨이퍼(이하, 제 1의 반도체 기판이라고 한다)(31)의 각 칩부가 되는 영역에, 반제품 상태의 이미지 센서, 즉 화소 영역(23)과 제어 회로(24)를 형성한다. 즉, 실리콘 기판으로 이루어지는 제 1의 반도체 기판(31)의 각 칩부가 되는 영역에, 각 화소의 광전 변환부가 되는 포토다이오드(PD)를 형성하고, 그 반도체 웰 영역(32)에 각 화소 트랜지스터의 소스/드레인 영역(33)을 형성한다. 반도체 웰 영역(32)은, 제 1 도전형, 예를 들면 p형의 불순물을 도입하여 형성하고, 소스/드레인 영역(33)은, 제 2 도전형, 예를 들면 n형의 불순물을 도입하여 형성한다. 포토다이오드(PD)및 각 화소 트랜지스터의 소스/드레인 영역(33)은, 기판 표면부터의 이온 주입으로 형성한다.
포토다이오드(PD)는, n형 반도체 영역(34)과 기판 표면측의 p형 반도체 영역(35)을 갖고서 형성된다. 화소를 구성하는 기판 표면상에는 게이트 절연막을 통하여 게이트 전극(36)을 형성하고, 게이트 전극(36)과 대(對)의 소스/드레인 영역(33)에 의해 화소 트랜지스터(Tr1, Tr2)를 형성한다. 도 4에서는, 복수의 화소 트랜지스터를, 2개의 화소 트랜지스터(Tr1, Tr2)로 대표하여 나타낸다. 포토다이오드(PD)에 인접하는 화소 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 그 소스/드레인 영역이 플로팅 디퓨전(FD)에 상당한다. 각 단위화소(30)가 소자 분리 영역(38)으로 분리된다.
한편, 제어 회로(24)측에서는, 제 1의 반도체 기판(31)에 제어 회로를 구성하는 MOS 트랜지스터를 형성한다. 도 3에서는, MOS 트랜지스터(Tr3, Tr4)로 대표하여, 제어 회로(24)를 구성하는 MOS 트랜지스터를 도시한다. 각 MOS 트랜지스터(Tr3, Tr4)는, n형의 소스/드레인 영역(33)과, 게이트 절연막을 통하여 형성한 게이트 전극(36)에 의해 형성된다.
뒤이어, 제 1의 반도체 기판(31)의 표면상에, 1층째의 층간 절연막(39)을 형성하고, 그 후, 층간 절연막(39)에 접속구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(44)를 형성한다. 높이가 다른 접속 도체(44)의 형성에 즈음하여서는, 트랜지스터 윗면을 포함하는 전면(全面)에 제 1 절연 박막(43a)을 예를 들면 실리콘 산화막으로 형성하고, 에칭 스토퍼가 되는 제 2 절연 박막(43b)을 예를 들면 실리콘 질화막으로 형성하여 적층한다. 이 제 2 절연 박막(43b)상에 1층째의 층간 절연막(39)을 형성한다. 1층째의 층간 절연막(39)은, 예를 들면, P-SiO막(플라즈마 산화막)을 10 내지 150㎚로 성막 후, NSG(논 도프 규산 유리)막 또는 PSG막(인 규산 유리)을 50㎚ 내지 1000㎚로 형성한다. 그 후, dTEOS막을 100 내지 1000㎚로 성막 후, P-SiO막(플라즈마 산화막)을 50 내지 200㎚로 성막함으로써 형성할 수 있다.
그 후, 1층째의 층간 절연막(39)에 깊이가 다른 접속구멍을 에칭 스토퍼가 되는 제 2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속구멍에 연속하도록, 각 부분에서 같은 막두께의 제 1 절연 박막(43a) 및 제 2 절연 박막(43b)을 선택 에칭하여 접속구멍을 형성한다. 그리고, 각 접속구멍에 접속 도체(44)를 매입한다.
또한, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(31)의 반도체 웰 영역(32) 내의 소망하는 영역을 분리하는 절연 스페이서층(42)을 형성한다. 절연 스페이서층(42)은, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(31)의 소망하는 위치를 이면측부터 개구하고, 절연 재료를 매입함으로써 형성된다. 이 절연 스페이서층(42)은, 도 3의 기판간 배선(68)을 둘러싸는 영역에 형성된 것이다.
뒤이어, 각 접속 도체(44)에 접속하도록, 층간 절연막(39)을 통하여 복수층, 본 예에서는 3층의 구리 배선(40)을 형성하여 다층 배선층(41)을 형성한다. 통상, 각 구리 배선(40)은, Cu 확산을 방지하기 위해 도시하지 않은 배리어 메탈층으로 덮여진다. 배리어 메탈층은, 예를 들면 SiN막, SiC막을 10 내지 150㎚로 성막함으로써 형성할 수 있다. 또한, 2층째부터의 층간 절연막(39)은, dTEOS막(플라즈마 CVD법에 의해 형성된 실리콘 산화막)을 100 내지 1000㎚로 성막함으로써 형성할 수 있다. 층간 절연막(39)과 배리어 메탈층을 통하여 형성되는 구리 배선(40)을 교대로 형성함에 의해, 다층 배선층(41)이 형성된다. 본 실시 형태예에서는, 다층 배선층(41)을 구리 배선(40)으로 형성한 예로 하였지만, 그 밖의 금속재료에 의한 메탈 배선으로 하는 것도 가능하다.
지금까지의 공정에서, 반제품 상태의 화소 영역(23) 및 제어 회로(24)를 갖는 제 1의 반도체 기판(31)이 형성된다.
한편, 도 5에 도시하는 바와 같이, 예를 들면 실리콘으로 이루어지는 제 2의 반도체 기판(반도체 웨이퍼)(45)의 각 칩부가 되는 영역에, 반제품 상태의 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 형성한다. 즉, 제 2의 반도체 기판(45)의 표면측의 p형의 반도체 웰 영역(46)에, 소자 분리 영역(50)으로 분리되도록 로직 회로(25)를 구성하는 복수의 MOS 트랜지스터를 형성한다. 여기서는, 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr6, Tr7, Tr8)로 대표한다. 각 MOS 트랜지스터(Tr6, Tr7, Tr8)는, 각각 한 쌍의 n형의 소스/드레인 영역(47)과, 게이트 절연막을 통하여 형성한 게이트 전극(48)을 갖고서 형성된다. 로직 회로(25)는, CMOS 트랜지스터로 구성할 수 있다.
뒤이어, 제 2의 반도체 기판(45)의 표면상에, 1층째의 층간 절연막(49)을 형성하고, 그 후, 층간 절연막(49)에 접속구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(54)를 형성한다. 높이가 다른 접속 도체(54)의 형성에 즈음하여는, 전술한 바와 마찬가지로, 트랜지스터 윗면을 포함하는 전면에 제 1 절연 박막(43a), 예를 들면 실리콘 산화막과, 에칭 스토퍼가 되는 제 2 절연 박막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제 2 절연 박막(43b)상에 1층째의 층간 절연막(49)을 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속구멍을 에칭 스토퍼가 되는 제 2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속구멍에 연속하도록, 각 부분에서 같은 막두께의 제 1 절연 박막(43a) 및 제 2 절연 박막(43b)을 선택 에칭하여 접속구멍을 형성한다. 그리고, 각 접속구멍에 접속 도체(54)를 매입한다.
그 후, 층간 절연막(49)의 형성과 복수층의 메탈 배선의 형성을 반복함에 의해, 다층 배선층(55)을 형성한다. 본 실시 형태예에서는, 제 1의 반도체 기판(31)상에 형성한 다층 배선층(41)의 형성 공정과 마찬가지의 공정과 마찬가지로 하여 3층의 구리 배선(53)을 형성한 후, 최상층에 알루미늄 배선(57)을 형성하는 예로 한다. 알루미늄 배선(57)의 형성은, 우선, 최상층의 구리 배선(53) 상부에 층간 절연막(49) 형성한 후, 최상층의 구리 배선(53) 상부의 소망하는 위치가 노출되도록 층간 절연막(49)을 에칭 제거하고, 접속구멍을 형성한다. 그리고, 접속구멍 내를 포함하는 영역에 배리어 메탈층(56)이 되는 TiN(하층)/Ti(상층)로 이루어지는 적층막을 5 내지 10㎚, 또는 TaN(하층)/Ta(상층)으로 이루어지는 적층막을 10 내지 100㎚로 성막한다. 그 후, 접속구멍을 피복하여 알루미늄을 500 내지 2000㎚로 성막한 후, 소망하는 형상으로 패터닝함에 의해 알루미늄 배선(57)을 형성한다. 또한, 알루미늄 배선(57) 상부에, 후의 공정에서 필요해지는 배리어 메탈층(58)을 성막한다. 이 배리어 메탈층(58)도, 알루미늄 배선(57)의 하층에 성막한 배리어 메탈층(56)과 같은 구성으로 할 수 있다.
그리고, 상부에 배리어 메탈층(58)이 형성된 알루미늄 배선(57)을 피복하여 층간 절연막(49)을 성막한다. 알루미늄 배선(57) 상부의 층간 절연막(49)은, 예를 들면 HDP막(고밀도 플라즈마 산화막) 또는 P-SiO막(플라즈마 산화막)을 500 내지 2000㎚로 성막한 후, 그 상부에 다시 P-SiO막을 100 내지 2000㎚의 두께로 성막함으로써 형성할 수 있다. 이상에 의해, 층간 절연막(49)을 통하여 형성된 3층의 구리 배선(53)과 최상층에 형성된 알루미늄 배선(57)으로 이루어지는 다층 배선층(55)이 형성된다.
그리고, 다층 배선층(55) 상부에는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)를 부착할 때에 스트레스를 경감하기 위한 스트레스 보정막(59)을 형성한다. 스트레스 보정막(59)은, 예를 들면 P-SiN막 또는 P-SiON막(플라즈마질 산화막)을 100 내지 2000㎚로 성막함으로써 형성할 수 있다.
지금까지의 공정으로, 반제품 상태의 로직 회로를 갖는 제 2의 반도체 기판(45)이 형성된다.
다음에, 도 6에 도시하는 바와 같이, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)을, 서로의 다층 배선층(41 및 55)이 마주 보도록 부착한다. 부착은, 예를 들면 접착제로 행한다. 접착제로 접합하는 경우에는, 제 1의 반도체 기판(31) 또는 제 2의 반도체 기판(45)의 접합면의 한쪽의 측에 접착제층(60)을 형성하고, 이 접착제층(60)을 통하여 겹쳐서 양자를 접합한다. 본 실시 형태예에서는, 화소 영역이 구성된 제 1의 반도체 기판(31)을 상층에 배치하고, 제 2의 반도체 기판(45)을 하층에 배치하여 부착하였다.
또한, 본 실시 형태예에서는, 접착제층(60)을 통하여 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)을 부착하는 예로 하였지만, 이 밖에, 플라즈마 본딩으로 부착하는 예로 하여도 좋다. 플라즈마 본딩의 경우에는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는, SiC막 등을 형성한다. 이 막이 형성된 접합면을 플라즈마 처리하여 겹치고, 그 후, 어닐 처리하여 양자를 접합한다. 부착 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다.
그리고, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)이 적층하여 부착시켜짐에 의해, 2개의 이종 기판으로 이루어지는 적층체(81a)가 형성된다.
다음에, 도 7에 도시하는 바와 같이, 제 1의 반도체 기판(31)의 이면(31b)측부터 연삭, 연마하고 제 1의 반도체 기판(31)을 박육화한다. 이 박육화는, 포토다이오드(PD)가 면하도록 행하여진다. 제 1의 반도체 기판(31)으로서, 예를 들면 p형의 고농도 불순물층을 에칭 스토퍼층(도시 생략)으로 하여 형성된 반도체 기판을 이용함에 의해, 에칭 스토퍼층까지 기판을 에칭 제거함으로써 평탄하게 박육화할 수 있다. 박육화한 후, 포토다이오드(PD)의 이면에 암전류 억제를 위한 p형 반도체층을 형성한다. 제 1의 반도체 기판(31)의 두께는 예를 들면 600㎛ 정도 있지만, 예를 들면 3 내지 5㎛ 정도까지 박육화한다. 종래, 이와 같은 박육화는, 별도 준비한 지지 기판을 제 1의 반도체 기판(31)의 다층 배선층(41)측에 부착하여 행하여지고 있다. 그러나, 본 실시의 형태에서는, 로직 회로(25)가 형성된 제 2의 반도체 기판(45)을 지지 기판으로 겸용하여 제 1의 반도체 기판(31)의 박육화가 행하여진다. 이 제 1의 반도체 기판(31)의 이면(31b)이 이면 조사형의 고체 촬상 장치로서 구성된 때의, 광입사면이 된다.
다음에, 도 8에 도시하는 바와 같이, 제 1의 반도체 기판(31)의 이면상에, 반사 방지막(61)을 형성한다. 반사 방지막(61)은, 예를 들면 TaO2 또는 HfO2를 5 내지 100㎚로 성막함으로써 형성할 수 있다. 이 TaO2 또는 HfO2로 이루어지는 반사 방지막(61)은, 제 1의 반도체 기판(31)의 계면에서 피닝 효과가 있고, 이 반사 방지막(61)에 의해 제 1의 반도체 기판(31)의 이면측 계면에서 발생하는 암전류가 억제된다. 반사 방지막(61)을 성막한 후, 어닐 처리를 행함에 의해 반사 방지막(61)을 구성하는 TaO2 또는 HfO2로부터의 탈수를 행한다. 이 어닐 처리에 의해 반사 방지막(61)의 탈수가 이루어지기 때문에, 후의 공정에서 형성되는 HDP막 등의 막 벗겨짐을 방지할 수 있다. 그 후, 반사 방지막(61)상에, 1층째의 절연막(62)을 HDP막 또는 P-SiO막에 의해 100 내지 1500㎚의 두께로 성막한다. 그리고, 1층째의 절연막(62)을 성막한 후, 소망하는 영역을 제 1의 반도체 기판(31)의 이면측이 노출하도록 개구하고, 그 개구를 덮고, 포토다이오드(PD)가 형성된 영역의 상부를 제외한 소망하는 영역에 차광막(63)을 형성한다. 차광막(63)은, 예를 들면, W(텅스텐)나, Al 등으로 형성할 수 있고, W/Ti(또는 Ta, TiN)의 적층막으로 형성하여도 좋고, Al/Ti(또는 Ta, TiN)의 적층막으로 형성하여도 좋다. 이 경우에는, 예를 들면, 하층의막을 50 내지 500㎚로 성막하고, 그 후, 상층의 막을 5 내지 100㎚로 성막한다.
다음에, 도 9에 도시하는 바와 같이, 차광막(63)상에 다시 절연막(62)을 예를 들면 SiO2막에 의해 성막하고, 그 후, 절연 스페이서층(42)의 내측의 소망하는 영역에, 상층의 기판인 제 1의 반도체 기판(31)측부터 제 1의 홈부(64)를 형성한다. 이 제 1의 홈부(64)는, 예를 들면 제 1의 반도체 기판(31)에 달하지 않는 깊이로 형성한다.
다음에, 도 10에 도시하는 바와 같이, 제 1의 홈부(64)의 소망하는 저부 영역에서, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)의 접합면을 관통하여, 제 2의 반도체 기판(45)에 형성된 알루미늄 배선(57)에 달하기 직전의 깊이까지 개구한다. 이에 의해 제 2의 홈부(65)를 형성한다. 다음에, 마찬가지로, 제 1의 홈부(64)의 소망하는 저부 영역에서, 제 1의 반도체 기판(31)에 형성된 다층 배선층(41)의 최상층(도 10에서는, 가장 하측)의 구리 배선(40)에 달하기 직전의 깊이까지 개구한다. 이에 의해 제 3의 홈부(66)를 형성한다. 제 2의 홈부(65) 및 제 3의 홈부(66)는, 제 1의 반도체 기판(31)을 박육화한 후에 형성하기 때문에, 애스펙트비가 작아지고, 미세 구멍으로서 형성할 수 있다.
도 10의 B에 도시된 본 발명의 다른 실시의 형태에서, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45) 사이의 접착면을, 제 2의 반도체 기판(45) 위의 알루미늄 배선(57)과 가장 위쪽의 구리 배선(40)에 아주 가까운 깊이로 관통하는 단일 홈부(65)가 형성된다. 이 실시의 형태에 있어서, 제조 단계는 두 개의 홈부를 포함하는 제조 프로세스와 유사하기 때문에, 제 2의 홈부(64)에 대한 부호는 설명한다.
다음에, 제 1 내지 제 3의 홈부(64, 65, 66)의 측벽 및 저부를 포함하는 영역에, 예를 들면 SiO2막으로 이루어지는 절연층(67)을 성막하고 에치 백함에 의해, 도 11에 도시하는 바와 같이 제 1 내지 제 3의 홈부의 측벽만에 절연층(67)을 남겨 둔다. 그 후, 제 2 및 제 3의 홈부(65, 66)의 저부를 다시 에칭 제거함에 의해, 제 2의 홈부(65)에서는, 알루미늄 배선(57)(엄밀하게는 알루미늄 배선 상부의 배리어 메탈층(58))을, 제 3의 홈부(66)에서는 최상층의 구리 배선(40)을 노출시킨다. 이에 의해, 제 2의 홈부(65)는 제 2의 반도체 기판(45)의 알루미늄 배선(57)이 노출된 접속구멍이 되고, 제 3의 홈부(66)는, 제 1의 반도체 기판(31)을 관통하여 제 2의 반도체 기판(45)에 형성된 알루미늄 배선(57)이 노출된 관통 접속구멍이 된다.
이 시점에서는 아직 화소 어레이의 제조 프로세스로서 온 칩 컬러 필터, 온 칩 렌즈의 가공 공정을 거치고 있지 않고, 미완성이다. 그와 함께, 구리 배선(40)상에 형성된 접속구멍과 알루미늄 배선(57)상에 형성된 관통 접속구멍은, 종래의 웨이퍼 프로세스의 연장으로 가공, 형성하는 것이 가능하다. 한편, 로직 회로(25)에서도, 회로 기술로서 최적의 최상층의 메탈 배선까지의 공정이고 미완성이다. 이와 같이, 반제품인 이종 기판을 접합하기 때문에, 완성품이 된 이종 기판을 부착하는 경우보다도 제조 비용의 억제가 가능해진다.
그 후, 도 12에 도시하는 바와 같이, 제 1 내지 제 3의 홈부(64, 65, 66)에, 예를 들면, 구리 등의 접속 도체를 형성함에 의해, 기판간 배선(68)이 형성된다. 본 실시 형태예에서는, 제 1의 홈부(64) 내에서 제 2의 홈부(65) 및 제 3의 홈부(66)가 형성되어 있기 때문에, 제 2의 홈부(65)와 제 3의 홈부(66)에 형성된 접속 도체(기판간 배선(68))은 전기적으로 접속된다. 이에 의해, 제 1의 반도체 기판(31)의 다층 배선층(41)에 형성된 구리 배선(40)과 제 2의 반도체 기판(45)의 다층 배선층(55)에 형성된 알루미늄 배선(57)이 전기적으로 접속된다. 그리고, 이 때, 제 2의 반도체 기판(45)의 다층 배선층(55)에 형성된 알루미늄 배선(57) 상부에는 배리어 메탈층(58)이 형성되기 때문에, 기판간 배선(68)을 구리로 형성한 경우에도, 구리의 확산이 방지된다. 또한, 제 2의 홈부(65) 및 제 3의 홈부(66)에서의 제 1의 반도체 기판(31)을 관통하는 부분에는, 절연층(67)이 형성되어 있다. 이 때문에, 기판간 배선(68)과 제 1의 반도체 기판(31)이 전기적으로 접속되는 일이 없다. 또한, 본 실시 형태예에서는, 기판간 배선(68)은, 제 1의 반도체 기판(31)에 형성된 절연 스페이서층(42)의 영역 내에 형성되기 때문에, 이에 의해서도, 기판간 배선(68)과 제 1의 반도체 기판(31)이 전기적으로 접속되는 것이 방지된다.
본 실시 형태예의 기판간 배선(68)의 형성 공정에서는, 제 1 내지 제 3의 홈부(64, 65, 66)를 3단계로 나누어서 형성하고, 구리를 매입하는 다마신법을 이용하였지만, 이것으로 한정되는 것은 아니다. 제 1의 반도체 기판(31) 상부의 다층 배선층(41)의 구리 배선(40)과, 제 2의 반도체 기판(45) 상부의 다층 배선층(55)의 알루미늄 배선(57)이 전기적으로 접속되는 기판간 배선(68)이 형성되는 예라면 여러 가지의 변경이 가능하다.
또한, 본 실시 형태예에서는, 기판간 배선(68)과 제 1의 반도체 기판(31)과의 절연은, 절연층(67) 및, 절연 스페이서층(42)으로 행하는 예로 하였지만, 어느 한쪽에서 구성하는 예로 하여도 좋다. 절연 스페이서층(42)을 형성하지 않는 경우에는, 절연 스페이서층(42)분의 영역이 필요 없게 되기 때문에, 화소 면적의 축소나, 포토다이오드(PD)의 면적의 확대가 가능해진다.
다음에, 도 13에 도시하는 바와 같이, 기판간 배선(68)의 상부를 덮도록, 캡막(72)을 형성한다. 이 캡막(72)은, 예를 들면 SiN막, 또는 SiCN막을 10 내지 150㎚로 성막함에 의해 형성할 수 있다. 그 후, 포토다이오드(PD) 상부의 절연막(62)에 개구부를 형성하고, 그 개구부를 포함하는 소망하는 영역에 도파로 재료막(69)을 성막한다. 도파로 재료막(69)으로서는, 예를 들면, SiN을 사용할 수 있고, 개구부에 형성된 도파로 재료막(69)에 의해, 도파로(70)가 구성된다. 도파로(70)를 형성함에 의해, 제 1의 반도체 기판(31)의 이면측부터 입사하여 오는 광은, 효율적으로 포토다이오드(PD)에 집광된다. 그 후, 도파로 재료막(69)을 포함하는 전면에 평탄화막(71)을 형성한다.
본 실시 형태예에서는, 캡막(72)과, 그 상부의 도파로 재료막(69)을 다른 공정에서 제각기 형성하였지만, 도파로 재료막(69)을 캡막(72)에 겸용하는 예로 하여도 좋다. 또한, 본 실시 형태예에서는, 포토다이오드(PD)의 광입사면측에 도파로(70)를 형성하는 예로 하였지만, 도파로(70)를 형성하지 않는 예로 하여도 좋다. 또한, 본 실시 형태예에서는, 차광막(63)을 형성한 후에 기판간 배선(68)을 형성한 예로 하였지만, 차광막(63)을 형성하기 전에, 관통 접속구멍 및 접속구멍을 형성하고 기판간 배선(68)을 형성하는 예로 하여도 좋다. 그 경우에는, 차광막(63)으로, 기판간 배선(68)의 상부를 덮음에 의해, 차광막(63)이 기판간 배선(68)의 캡막을 겸하는 구성으로 할 수 있다. 이와 같은 구성으로 한 경우에는, 제조 공정수의 삭감이 가능해진다.
다음에, 도 14에 도시하는 바와 같이, 평탄화막(71)상에 각 화소에 대응하여 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(73)를 형성한다. 온 칩 컬러 필터(73)는, 소망하는 색의 안료 또는 염료가 함유된 유기막을 성막하고, 패터닝함에 의해, 소망하는 화소 어레이를 구성하는 포토다이오드(PD) 상부에 형성할 수 있다. 그 후, 온 칩 컬러 필터(73) 상부를 포함하는 화소 어레이 영역에 온 칩 렌즈 재료(74a)를 성막한다. 온 칩 렌즈 재료(74a)로서는, 예를 들면 유기막, 또는 SiO, SiN, SiON 등의 무기막을 사용할 수 있고, 3000㎚ 내지 4500㎚에 성막한다.
다음에, 도 15에 도시하는 바와 같이, 온 칩 렌즈 재료(74a) 상부의 각 화소에 대응하는 영역에, 온 칩 렌즈용의 레지스트막(75)을, 예를 들면 300㎚ 내지 1000㎚의 두께로 형성하고, 에칭 처리를 행한다. 이에 의해, 온 칩 렌즈용의 레지스트막(75)의 형상이, 온 칩 렌즈 재료(74a)에 전사되고, 도 16에 도시하는 바와 같이, 각 화소 상부에, 온 칩 렌즈(74)가 형성된다. 그 후, CF4계의 가스(유량 10 내지 200sccm)에 의해, 제 1의 반도체 기판(31) 상부에 형성된 절연막(62) 등의 산화막을 에칭하여, 제 1의 반도체 기판(31)을 노출시킨다.
다음에, 도 17에 도시하는 바와 같이, 온 칩 렌즈(74) 상부에, 도 3의 전극 패드부(78)가 개구된 레지스트막(76)을 형성한다. 이 레지스트막(76)은, 도 17에 도시하는 바와 같이, 개구 단부가 온 칩 렌즈(74)의 단부보다도 화소측에 오도록 형성한다.
다음에, 레지스트막(76)을 마스크로 하여 소망하는 에칭 조건으로 에칭 처리한다. 이에 의해, 도 18에 도시하는 바와 같이, 최상층의 기판인 제 1의 반도체 기판(31)측부터 에칭되고, 제 1의 반도체 기판(31) 및, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)의 접합면을 관통하는 관통 개구부(77)를 형성된다. 그리고, 최하층의 기판인 제 2의 반도체 기판(45)의 다층 배선층(55)에 형성된 알루미늄 배선(57)이 노출할 때까지 관통 개구부(77)를 형성한다. 이 에칭 공정에서는, 예를 들면, SF6/O2계의 가스(유량은, SF6 : 50 내지 500sccm, O2 : 10 내지 300sccm)를 사용하여, 1 내지 60분간 에칭 처리함에 의해, 제 1의 반도체 기판(31)을 에칭 제거할 수 있다. 그 후, CF4계의 가스(유량 10 내지 150sccm)를 사용하여 1 내지 100분간 에칭 처리함에 의해, 알루미늄 배선(57)에 이르기까지의 산화막 등을 에칭 제거할 수 있다.
그리고, 이와 같이 하여 노출된 알루미늄 배선(57)은, 외부 배선과의 접속을 행할 때에 이용되는 전극 패드부(78)로서 이용된다. 이하, 노출된 알루미늄 배선(57)을 전극 패드부(78)라고 한다. 이 전극 패드부(78)는, 각 칩에 형성되는 화소 영역의 외측의 3변 또는 4변에 복수씩 형성되는 것이 바람직하다.
그리고, 도 18에 도시한 바와 같은 2개의 반도체 기판을 적층하여 형성된 적층체(81a)는, 그 후, 다이싱 가공함에 의해 각 칩부로에 분할되고, 이에 의해, 본 실시 형태예의 고체 촬상 장치(81)가 완성된다. 그런데, 본 실시 형태예에서는, 전극 패드부(78)의 개구시에, 칩분할시의 크랙 스토퍼로 이용되는 홈부를 형성할 수 있다.
도 19A는, 칩분할 전의 제 1의 반도체 기판(31) 및 제 2의 반도체 기판(45)으로 이루어지는 적층체(81a)의 개략 구성도이고, 도 19B에, 도 19A의 영역(a)에 도시하는 칩부(91)의 확대도를 도시한다. 또한, 도 20에는, 도 19B의 XX-XX선상에 따른 개략 단면 구성이고, 하나의 칩부(91)에 형성된 전극 패드부(78)와, 그 전극 패드부(78)에 인접하는 스크라이브 라인(Ls)을 포함하는 영역을 도시한다.
도 19B에 도시하는 바와 같이, 제 1의 반도체 기판(31)(제 2의 반도체 기판(45))에 형성된 복수의 칩부(91)는, 실선으로 도시하는 스크라이브 라인(Ls)에 의해 분단된다. 그리고, 본 실시 형태예에서는, 각 칩 사이의 영역으로서, 스크라이브 라인(Ls)의 양측에, 도 20에 도시하는 바와 같이, 전극 패드부(78)를 노출시키는 개구 공정과 함께 홈부(89)를 형성한다. 이 홈부(89)는 크랙 스토퍼(s)로서 기능한다.
본 실시 형태예에서는, 도 20에 도시하는 바와 같이, 스크라이브 라인(Ls)의 양측에, 크랙 스토퍼(s)가 되는 홈부(89)를 형성한 다음, 다이싱 블레이드(90)에 의해 스크라이브 라인(Ls)상을 분단한다. 이에 의해, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)과의 접합면과 같이 취약한 면에 있어서, 다이싱시에 크랙이 전반하는 것을 막을 수 있다. 이에 의해, 칩 분단시에 있어서 칩부(91) 내에 크랙이 발생하는 것을 방지하는 것이 가능해진다.
분할된 각 칩부(91)는, 도 3에 도시하는 바와 같이, 전극 패드부(78)에 대해 본딩 와이어(79)를 접속하고, 본딩 와이어(79)에 의해 실장 기판의 외부 배선과 접속할 수 있다. 그리고, 전극 패드부(78)에 외부 배선이 전기적으로 접속됨에 의해, 기판간 배선(68)으로 접속된 제 1의 반도체 기판(31) 및 제 2의 반도체 기판(45)의 각각의 다층 배선층(41, 55) 사이도 전기적으로 접속된다.
제 1의 실시 형태의 고체 촬상 장치에서는, 전극 패드부(78)에 대해 본딩 와이어(79)를 접속하는 예로 하였지만, 솔더 범프를 이용하여, 전극 패드부(78)와 외부 배선을 접속할 수 있다. 유저의 희망에 의해, 본딩 와이어나 솔더 범프를 선택할 수 있다.
또한, 제 1의 실시 형태에 있어서, 반도체 웨이퍼에서의 고체 촬상 장치에 대한 검사는, 전극 패드부(78)를 이용하여 행하여진다. 또한, 검사는, 웨이퍼 상태에서의 검사와, 칩으로 절단하여 최종 모듈 상태에서의 검사의 2회이다.
제 1의 실시 형태에 관한 고체 촬상 장치 및 그 제조 방법에 의하면, 제 1의 반도체 기판(31)부터의 칩부에 화소 영역(23) 및 제어 회로(24)를 형성하고, 제 2의 반도체 기판(45)부터의 칩부에 신호 처리하는 로직 회로(25)를 형성하고 있다. 이와 같이 화소 어레이의 기능과 로직 기능을 다른 칩부에 형성한 구성이기 때문에, 화소 어레이, 로직 회로의 각각에 최적의 프로세스 형성 기술을 이용할 수 있다. 따라서, 화소 어레이, 로직 회로 각각의 성능을 충분히 발휘시킬 수 있고, 고성능의 고체 촬상 장치를 제공할 수 있다.
도 2C의 구성을 채용하면, 반도체 칩부(22)측에는 광을 받는 화소 영역(23)을 형성할 뿐이면 좋고, 그 제어 회로(24) 및 로직 회로(25)는 분리하여 제 2의 반도체 칩부(26)에 형성할 수 있다. 이에 의해, 각각의 기능 칩에 최적의 프로세스 기술을 독립하여 선택할 수 있음과 함께, 제품 모듈의 면적도 삭감할 수 있다.
종래의 웨이퍼 프로세스 기술로 화소 어레이와 로직 회로의 혼재(混載)를 가능하게 하기 때문에, 제조도 용이하다.
또한, 본 실시 형태예에서는, 화소 영역(23) 및 제어 회로(24)를 갖는 제 1의 반도체 기판(31)과, 로직 회로(25)를 갖는 제 2의 반도체 기판(45)을 함께 반제품 상태에서 부착하고, 제 1의 반도체 기판(31)을 박육화하고 있다. 즉, 제 2의 반도체 기판(45)을, 제 1의 반도체 기판(31)의 박육화할 때의 지지 기판으로서 이용하고 있다. 이에 의해, 부재의 절약, 제조 공정의 저감을 도모할 수 있다. 또한, 박육화 후에 관통 접속구멍(제 2의 홈부(65)), 접속구멍(제 3의 홈부(66))의 형성을 행하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도의 접속구멍의 형성이 가능해진다. 또한, 기판간 배선(68)을 저(低)애스펙트비의 관통 접속구멍 및 접속구멍에 매입하기 때문에, 피복성이 좋은 텅스텐(W) 등의 금속재료는 물론이고, 피복성이 나쁜 예를 들면 구리(Cu) 등의 금속재료를 사용할 수 있다. 즉, 접속 도체 재료의 제약을 받는 일이 없다. 이에 의해, 화소 영역 및 제어 회로와, 로직 회로의 전기적 접속을 고정밀도로 행할 수 있다. 따라서, 양산성을 도모하고, 제조 비용을 억제하고, 또한 고성능의 고체 촬상 장치를 제조할 수 있다.
또한, 본 실시 형태예에서는, 전극 패드부(78)를 개구하기 위해 형성된 관통 개구부(77)는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)과 접합면을 관통하여 형성되고, 전극 패드부(78)는, 하층의 제 2의 반도체 기판(45)의 배선으로 구성된다. 이에 의해, 전극 패드부(78)는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45) 사이의 취약한 면이 되는 접합면보다도 하층에 형성된다. 이 때문에, 예를 들면, 본딩 와이어(79)를 전극 패드부(78)에 눌러 붙인 때에, 취약한 면이 되는 접합면에 걸리는 본딩 응력을 저감할 수 있다. 이에 의해, 와이어 본딩시에 있어서, 취약한 접합면(본 실시 형태예에서는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)의 접합면)에서 크랙이 발생하는 것을 막을 수 있다.
본 실시 형태예에서는, 2층의 반도체 웨이퍼를 적층하는 예로 하였지만, 2층 이상의 복수층 적층하는 구성에 본 발명을 응용할 수 있다. 그 경우에는, 가장 하층의 반도체 웨이퍼의 배선층을 구성하는 배선이 노출하도록 관통 개구부를 형성하고, 그 개구된 배선을 배선 패드부로 한다. 이에 의해, 외부 배선과 전극 패드부의 접속을 행할 때에, 기판 사이의 취약한 접합면에 응력이 발생하는 것을 저감할 수 있다.
또한, 본 실시 형태예와 같이, 이면 조사형의 고체 촬상 장치에서는, 수광부가 되는 포토다이오드를 회로에 가깝게 하는 것이 필요하기 때문에, 상술한 바와 같은 반도체층의 박육화가 필수로 되어 있다. 또한, 접합면보다도 하측의 배선을 노출시키기 위한 개구는 보다 얕은 쪽이 바람직하다. 따라서 본 실시 형태예와 같이 상층의 반도체 기판(본 실시 형태예에서는, 제 1의 반도체 기판)이 화소 어레이를 구비한 고체 촬상 소자인 경우에는, 반도체층이 박육화된 제 1의 반도체 기판측부터 전극 패드부를 개구하는 것이 바람직하다.
도 21에, 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 개략 구성도를 도시한다. 도 21은, 도 3과 마찬가지로 패드부가 형성된 영역을 포함하는 범위의 개략 단면 구성도이다. 본 실시 형태예의 고체 촬상 장치(82)는, 하나의 접속구멍으로 이루어지는 기판간 배선(80)을 형성함에 의해, 제 1의 반도체 기판(31)측의 화소 영역 및 제어 회로와, 제 2의 반도체 기판(45)측의 로직 회로를 전기적으로 접속하여 구성한 예이다. 도 21에서, 도 3에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
본 실시 형태예에서는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)을 전기적으로 접속하는 기판간 배선(80)은, 제 1의 반도체 기판(31)의 이면측부터 제 1의 반도체 기판(31)을 관통하여 제 2의 반도체 기판(45)의 최상층의 알루미늄 배선(57)에 달하고 있다. 또한, 그 기판간 배선(80)은, 일부에서, 제 1의 반도체 기판(31)의 구리 배선(40)에 달하고 있다. 본 실시 형태예에서는, 접속구멍의 내벽면에 절연막을 형성한 후, 접속구멍 내에, 도체를 매입함에 의해 화소 영역 및 제어 회로측의 배선과 로직 회로측의 배선을 접속한 기판간 배선(80)을 형성한다.
또한, 본 실시 형태예에서는, 차광막(63)은, 기판간 배선(80)을 형성한 후의 공정에서 형성한다. 이 경우에는, 기판간 배선(80)을 형성한 후, 기판간 배선(80) 상부에 캡막(72)을 형성하고, 그 후, 차광막(63)을 형성하면 좋다.
본 실시 형태예의 고체 촬상 장치에서는, 하나의 기판간 배선(80)으로 화소 영역 및 제어 회로와 로직 회로와의 전기적인 접속이 이루어진다. 이 때문에, 제 1의 실시 형태에 비교하여, 구성이 간소화됨과 함께, 제조 공수도 삭감된다. 따라서 제조 비용을 보다 삭감할 수 있다. 그 밖에, 제 1의 실시 형태와 같은 효과를 이룬다.
또한, 상술한 실시의 형태에 관한 고체 촬상 장치에서는, 신호 전하를 전자로 하고, 제 1 도전형을 p형, 제 2 도전형을 n형으로 하여 구성하였지만, 신호 전하를 정공으로 하는 고체 촬상 장치에도 적용할 수 있다. 이 경우, 각 반도체 기판, 반도체 웰 영역 또는 반도체 영역의 도전형을 반대로 하고, n형이 제 1 도전형, p형이 제 2 도전형이 된다.
상술한 제 1의 실시 형태예에서는, MOS형 고체 촬상 장치를 예로 하였지만, 본 발명은, 반도체 장치에도 적용할 수 있다. 다음에, 본 발명의 제 2의 실시 형태로서, 이종 칩이 적층되는 구조를 갖는 반도체 장치에 관해 설명한다.
도 22, 도 23 내지 도 28을 이용하여, 본 발명의 제 3의 실시 형태에 관한 반도체 장치를 그 제조 방법과 함께 설명한다. 본 실시 형태예의 반도체 장치(140)는, 제 1의 반도체 집적 회로가 형성된 제 1의 반도체 기판(101)과 제 2의 반도체 집적 회로가 형성된 제 2의 반도체 기판(102)이 적층하여 구성된 반도체 장치이다. 도 22에서, 도 3에 대응한 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
제 3의 실시 형태에서는, 우선, 도 23에 도시하는 바와 같이, 제 1의 반도체 기판(반도체 웨이퍼)101의 각 칩부가 되는 영역에, 반제품 상태의 제 1의 반도체 집적 회로, 본 예에서는 로직 회로를 형성한다. 즉, 실리콘 기판으로 이루어지는 제 1의 반도체 기판(101)에 형성한 반도체 웰 영역(108)의 각 칩부가 되는 영역에, 복수의 MOS 트랜지스터(Tr9, Tr10, Tr11)를 형성한다. 각 MOS 트랜지스터(Tr9 내지 Tr11)는, 각각 한 쌍의 소스/드레인 영역(105)과, 게이트 절연막을 통하여 형성된 게이트 전극(106)을 갖고서 구성된다. 각 MOS 트랜지스터(Tr9 내지 Tr11)는, 소자 분리 영역(100)에 의해 분리된다.
MOS 트랜지스터는, 복수 형성되는 것이지만, 도 23에서는, MOS 트랜지스터(Tr9 내지 Tr11)를 그 대표로 하여 나타내였다. 로직 회로는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터(Tr9 내지 Tr11)로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성할 때는, p형 반도체 웰 영역(108)에 n형 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형 반도체 웰 영역에 p형 소스/드레인 영역이 형성된다.
또한, 제 1의 반도체 집적 회로로서는, 로직 회로에 대신하여, 예를 들면 반도체 메모리 회로로 할 수도 있다. 이 경우, 후술하는 제 2의 반도체 집적 회로가 되는 로직 회로는 반도체 메모리 회로의 신호 처리에 제공된다.
또한, 제 2 절연 박막(43b) 형성 후, 제 1의 실시 형태와 마찬가지로, 제 1의 반도체 기판(101)의 반도체 웰 영역(108) 내의 소망하는 영역을 분리하는 절연 스페이서층(113)을 형성한다. 절연 스페이서층(113)은, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(101)의 소망하는 위치를 이면측부터 개구하고, 절연 재료를 매입함으로써 형성된다. 이 절연 스페이서층(113)은, 도 22의 기판간 배선(115)을 둘러싸는 영역에 형성된 것이다.
뒤이어, 제 1의 반도체 기판(101)상에 층간 절연막(103)을 통하여 복수층, 본 예에서는 3층의 구리 배선(104)을 적층한 다층 배선층(107)을 형성한다. 본 실시 형태예에서는, 다층 배선층(107)을 구성하는 배선을 구리로 구성하는 예로 하였지만, 그 밖의 금속재료로 메탈 배선을 구성할 수도 있다. 이들의 다층 배선층(107)은, 제 1의 실시 형태예와 마찬가지로 하여 형성할 수 있다. 또한, 각 MOS 트랜지스터(Tr9 내지 Tr11)는 소요되는 1층째의 구리 배선(104)과 접속 도체(112)를 통하여 접속한다. 또한, 3층의 구리 배선(104)은 접속 도체(112)를 통하여 상호 접속한다.
한편, 도 24에 도시하는 바와 같이, 제 2의 반도체 기판(반도체 웨이퍼)(102)의 각 칩부가 되는 영역에, 반제품 상태의 제 2의 반도체 집적 회로, 본 예에서는 로직 회로를 형성한다. 즉, 도 23과 마찬가지로, 실리콘으로 이루어지는 제 2의 반도체 기판(102)에 형성한 반도체 웰 영역(116)의 각 칩부가 되는 영역에, 복수의 MOS 트랜지스터(Tr12, Tr13, Tr14)를 형성한다. 각 MOS 트랜지스터(Tr12 내지 Tr14)는, 각각 한 쌍의 소스/드레인 영역(117)과, 게이트 절연막을 통하여 형성된 게이트 전극(118)을 갖고서 구성된다. 또한, 각 MOS 트랜지스터(Tr12 내지 Tr14)는, 소자 분리 영역(127)에 의해 분리된다.
MOS 트랜지스터는, 복수 형성된 것이지만, 도 24에서는, MOS 트랜지스터(Tr12 내지 Tr14)를 대표로 하여 나타내였다. 로직 회로는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성할 때는, p형 반도체 웰 영역에 n형 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형 반도체 웰 영역에 p형 소스/드레인 영역이 형성된다.
뒤이어, 제 2의 반도체 기판(102)상에 층간 절연막(119)을 통하여 복수층, 본 예에서는 4층의 메탈 배선을 적층한 다층 배선층(124)을 형성한다. 본 실시 형태예에서는, 3층의 구리 배선(120)과 최상층에 형성된 1층의 알루미늄 배선(121)을 형성하는 예로 하였다. 또한, 각 MOS 트랜지스터(Tr12 내지 Tr14)는 소요되는 1층째의 구리 배선(120)과 접속 도체(126)를 통하여 접속한다. 또한, 3층의 구리 배선(120)과 알루미늄 배선(121)은 접속 도체(126)에 의해 상호 접속된다. 또한, 본 실시 형태예에서도 알루미늄 배선(121)의 상하에는, 배리어 메탈층(129, 130)이 성막되어 있고, 알루미늄 배선(121)은, 하층의 배리어 메탈층(129)을 통하여 하층의 구리 배선(120)에 접속되어 있다. 이 다층 배선층(124)은, 제 1의 실시 형태의 다층 배선층과 마찬가지로 하여 형성할 수 있다.
그리고, 다층 배선층(124) 상부에는, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)의 부착할 때에 스트레스를 경감하기 위한 스트레스 보정막(123)을 형성한다. 스트레스 보정막(123)도, 제 1의 실시 형태와 마찬가지로 하여 형성할 수 있다.
다음에, 도 25에 도시하는 바와 같이, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)을, 서로의 다층 배선층(107, 124)이 마주 대하도록, 부착한다. 부착은, 예를 들면 접착제로 행한다. 접착제로 접합한 경우에는, 제 1의 반도체 기판(101) 또는 제 2의 반도체 기판(102)의 접합면의 한쪽의 측에 접착제층(125)을 형성하고, 이 접착제층(125)을 통하여 겹쳐서 양자를 접합한다. 본 실시 형태예에서는, 접착제층(125)을 통하여 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)을 부ㅊ악하는 예로 하였지만, 이 밖에, 플라즈마 본딩으로 부착하는 예로 하여도 좋다. 플라즈마 본딩의 경우에는, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는, SiC막 등을 형성한다. 이 막이 형성된 접합면을 플라즈마 처리하여 겹치고, 그 후, 어닐 처리하고 양자를 접합한다. 부착 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다. 그리고, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)이 적층하여 부착됨에 의해, 2개의 이종(異種) 기판으로 이루어지는 적층체(140a)가 형성된다.
다음에, 도 26에 도시하는 바와 같이, 한쪽의 제 1의 반도체 기판(101)을, 이면측부터 연삭, 연마하여 박육화한다. 제 1의 반도체 기판(101)의 두께는 예를 들면 600㎛ 정도로 하였을 때, 막두께가 예를 들면 5 내지 10㎛ 정도가 되도록, 박육화한다.
다음에, 도 27에 도시하는 바와 같이, 박육화한 후, 제 1의 실시 형태에서의 도 8 내지 도 12와 마찬가지의 공정으로, 절연 스페이서층(113) 내에 형성된 관통 접속구멍 및 접속구멍에 절연층(114)을 통하여 기판간 배선(115)을 형성한다. 본 실시 형태예에서도, 관통 접속구멍 및 접속구멍은, 제 1의 반도체 기판(101)을 박육화한 후에 형성하기 때문에, 애스펙트비가 작아지고, 미세 구멍으로서 형성할 수 있다. 그리고, 기판간 배선(115)에 의해, 제 1의 반도체 기판(101)에 형성된 회로와 제 2의 반도체 기판(102)에 형성된 회로가 전기적으로 접속된다. 그 후, 제 1의 실시 형태와 마찬가지로 하여, 기판간 배선(115) 상부를 포함하는 전면에 캡막(72)을 성막한다.
다음에, 도 28에 도시하는 바와 같이, 도 22의 전극 패드부(142)가 개구된 레지스트막(143)을 형성한다. 그리고, 레지스트막(143)을 마스크로 하여, 에칭함에 의해 제 1의 반도체 기판(101)을 관통하는 관통 개구부(132)를 형성하고, 알루미늄 배선(121)을 노출시킨다. 그리고, 노출된 알루미늄 배선(121)으로 이루어지는 전극 패드부(142)가 형성된다. 그리고, 본 실시 형태예에서도, 도 20에서 도시한 바와 같이, 관통 개구부(132)를 형성하는 동시에, 스크라이브 라인의 양측에 크랙 스토퍼가 되는 홈부를 형성한다. 그 후, 다이싱 가공함에 의해, 각 칩부로 분할함으로써, 도 22에 도시하는 본 실시 형태예의 반도체 장치(140)가 완성된다.
분할된 각 칩은, 도 22에 도시하는 바와 같이, 전극 패드부(142)에 대해 본딩 와이어(131)를 접속하고, 본딩 와이어(131)에 의해 실장 기판의 외부 배선과 접속할 수 있다. 그리고, 전극 패드부(142)에 외부 배선이 전기적으로 접속됨에 의해, 기판간 배선(115)으로 접속된 제 1의 반도체 기판(101) 및 제 2의 반도체 기판(102)의 각각의 다층 배선층(107, 124)의 사이도 전기적으로 접속된다.
제 3의 실시 형태에 관한 반도체 장치(140)및 그 제조 방법에 의하면, 전술한 바와 마찬가지로, 다른 칩부에 각각 제 1의 반도체 집적 회로, 제 2의 반도체 집적 회로를 최적의 프로세스 기술로 형성할 수 있고, 고성능의 반도체 집적 회로를 제공할 수 있다. 또한, 반제품 상태에서 제 1 및 제 2의 반도체 웨이퍼를 부착하고, 박육화하고, 또한 제 1 및 제 2의 반도체 집적 회로의 전기 접속한 후, 완성품 상태로서 칩화함에 의해, 제조 비용의 저감을 도모할 수 있다.
그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
상술한 본 발명 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 29에, 본 발명의 제 4의 실시 형태에 관한 전자 기기의 개략 구성도를 도시한다. 도 29는, 본 발명의 전자 기기로서, 카메라(200)를 예로 한 것이다. 본 실시 형태예에 관한 카메라(200)는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한다. 본 실시 형태예의 카메라(200)는, 고체 촬상 장치(203)와, 고체 촬상 장치(203)의 포토다이오드로 구성되는 광전 변환부에 입사광을 유도하는 광학계(201)와, 셔터 장치(202)를 갖는다. 또한, 카메라(200)는, 고체 촬상 장치(203)를 구동하는 구동 회로(205)와, 고체 촬상 장치(203)의 출력 신호를 처리하는 신호 처리 회로(204)를 갖는다.
고체 촬상 장치(203)는, 상술한 제 1 또는 제 2의 실시 형태에서의 고체 촬상 장치의 어느 하나가 적용된다. 광학계(광학 렌즈)(201)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(203)의 촬상 면상에 결상시킨다. 이에 의해, 고체 촬상 장치(203) 내에, 일정 기간 신호 전하가 축적된다. 광학계(201)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(202)는, 고체 촬상 장치(203)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(205)는, 고체 촬상 장치(203)의 전송 동작 및 셔터 장치(202)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(205)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(203)의 신호 전송을 행한다. 신호 처리 회로(204)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제 4의 실시 형태에 관한 카메라(200) 등의 전자 기기에 의하면, 고체 촬상 장치(203)에서 고성능화가 도모되고, 또한 제조 비용의 저감이 도모된다. 이 때문에, 본 실시 형태에서는, 염가로 신뢰성이 높은 전자 기기를 제공할 수 있다.
당업자라면, 설계상의 필요 및 다른 용인에 따라, 첨부된 특허청구범위 또는 그 등가의 범위 내에서, 여러 가지 수정예, 조합예, 부분 조합예 및 변경예를 실시할 수 있을 것이다.
21 : MOS형 고체 촬상 장치 22 : 제 1의 반도체 칩부
23 : 화소 어레이 24 : 제어 회로
25 : 로직 회로 26 : 제 2의 반도체 칩부
27 : MOS형 고체 촬상 장치 30 : 단위화소
31 : 제 1의 반도체 기판 31b : 이면
32 : 반도체 웰 영역 33 : 소스/드레인 영역
34 : n형 반도체 영역 35 : p형 반도체 영역
36 : 게이트 전극 38 : 소자 분리 영역
39 : 층간 절연막 40 : 구리 배선
41 : 다층 배선층 42 : 절연 스페이서층
43a : 제 1 절연 박막 43b : 제 2 절연 박막
44 : 접속 도체 45 : 제 2의 반도체 기판
46 : 반도체 웰 영역 47 : 소스/드레인 영역
48 : 게이트 전극 49 : 층간 절연막
50 : 소자 분리 영역 53 : 구리 배선
54 : 접속 도체 55 : 다층 배선층
56 : 배리어 메탈층 57 : 알루미늄 배선
58 : 배리어 메탈층 59 : 스트레스 보정막
60 : 접착제층 61 : 반사 방지막
62 : 절연막 63 : 차광막
64 : 제 1의 홈부 65 : 제 2의 홈부
66 : 제 3의 홈부 67 : 절연층
68 : 기판간 배선 69 : 도파로 재료막
70 : 도파로 71 : 평탄화막
72 : 캡막 73 : 온 칩 컬러 필터
74 : 온 칩 렌즈 74a : 온 칩 렌즈 재료
75 : 레지스트막 76 : 레지스트막
77 : 관통 개구부 78 : 전극 패드부
79 : 본딩 와이어

Claims (23)

  1. 그 한쪽 면에 제1의 배선층을 포함하며, 포토다이오드 및 적어도 하나의 트랜지스터를 더 포함하는 제1의 반도체부와,
    그 한쪽 면에 제2의 배선층을 포함하며, 상기 제1의 반도체부와는 상기 제1의 배선층과 상기 제2의 배선층의 사이에 본딩층과 함께 접합되어 상기 제1의 반도체부와 그의 상기 제1 및 제2의 배선층 각각의 면이 서로 마주하는 제2의 반도체부와,
    제1의 개구에 배치되며 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제1의 부분에 연장되어 상기 제1의 배선층이 상기 제2의 배선층과 전기적인 접속이 이루어지는 제1의 도전성 재료와,
    제2의 개구 내에 배치되며, 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제2의 부분에 연장되어 상기 제2의 배선층이 외부 배선과 전기적인 접속이 이루어지는 제2의 도전성 재료를 포함하고,
    상기 제2의 배선층의 상기 제1의 부분 및 상기 제2의 부분은 동일층에 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 본딩층이 접착제인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2의 배선층이 상기 제1의 도전성 재료와 접촉하는 알루미늄 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1의 배선층이 구리 배선을 포함하며 상기 제1의 도전성 재료가 상기 구리 배선과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1의 배선층과 상기 제2의 배선층 사이에 스트레스 감소막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1의 배선층의 반대측의 상기 제1의 반도체부의 한 면상의 상기 제1의 반도체부 내의 상기 포토 다이오드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 포토 다이오드 위쪽에 억제층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 억제층 위쪽에 반사 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1의 반도체부 및 상기 제2의 반도체부가 플라즈마 본딩에 의해 서로 접합되는 것을 특징으로 하는 반도체 장치.
  10. 한쪽 면에 제1의 배선층을 포함하며, 포토다이오드 및 적어도 하나의 트랜지스터를 더 포함하는 제1의 반도체부를 형성하는 스텝과,
    한쪽 면에 제2의 배선층을 포함하는 제2의 반도체부를 형성하는 스텝과,
    상기 제1의 반도체부와 상기 제2의 반도체부의 상기 제1 및 제2의 배선층 각각의 면이 서로 마주하도록, 상기 제1의 반도체부를 상기 제1의 배선층과 상기 제2의 배선층의 사이의 본딩층에 의해 상기 제2의 반도체부를 접합하는 스텝과,
    제1의 개구에 배치되며 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제1의 부분에 연장되는 제1의 도전성 재료를 공급하여 상기 제1의 배선층이 상기 제2의 배선층과 전기적인 접속이 이루어지는 스텝과,
    제2의 개구 내에 배치되며 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제2의 부분에 연장되는 제2의 도전성 재료를 형성하여 상기 제2의 배선층이 외부 배선과 전기적인 접속이 이루어지는 스텝을 포함하고,
    상기 제2의 배선층의 상기 제1의 부분 및 상기 제2의 부분이 동일층에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1의 반도체부 및 상기 제2의 반도체부가 접합에 의해 함께 접착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제2의 배선층이 알루미늄 배선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1의 도전성 재료가 상기 알루미늄 배선과 접촉하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1의 배선층의 반대쪽의 상기 제1의 반도체부의 한 면상에서 상기 제1의 반도체부 내부에 포토 다이오드를 형성하는 스텝을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    박층이 상기 포토 다이오드 위쪽에 남겨지도록, 상기 제2의 반도체부로부터 가장 먼 상기 제1의 반도체부의 한 면을 에칭하는 스텝을 포함하는 것을 특징으로하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1의 반도체부 및 상기 제2의 반도체부가 플라즈 본딩에 의해 접합되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 그 한쪽 면에 제1의 배선층을 포함하며, 포토다이오드 및 적어도 하나의 트랜지스터를 더 포함하는 제1의 반도체부와,
    그 한쪽 면에 제2의 배선층을 포함하며, 상기 제1의 반도체부와는 상기 제1의 배선층과 상기 제2의 배선층의 사이에 본딩층과 함께 접합되어 상기 제1의 반도체부와 그의 상기 제1 및 제2의 배선층 각각의 면이 서로 마주하는 제2의 반도체부와,
    제1의 개구에 배치되며 상기 제1의 반도체부의 디바이스층을 통해 상기 제1의 반도체부의 상기 제1의 배선층 내의 접속점에 연장되는 제1의 도전성 재료와,
    제2의 개구에 배치되며 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제1의 부분 내의 접속점에 연장되어, 상기 제1 및 상기 제2의 배선층이 전기적으로 접속하고 있는 제2의 도전성 재료와,
    제3의 개구 내에 배치되며, 상기 제1의 반도체부 및 상기 본딩층을 통해 상기 제2의 반도체부의 상기 제2의 배선층의 제2의 부분에 연장되어 상기 제2의 배선층이 외부 배선과 전기적인 접속이 이루어지는 제3의 도전성 재료를 포함하고,
    상기 제2의 배선층의 상기 제1의 부분 및 상기 제2의 부분이 동일층에 배치되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 본딩층이 접착제인 것을 특징으로 반도체 장치.
  19. 제1항에 있어서,
    상기 제2의 개구는 상기 제1의 배선층 반대쪽의 상기 제1의 반도체부의 한 면 위쪽에 배치된 박층을 통해 연장되는 것을 특징으로 하는 반도체 장치.
  20. 제10항에 있어서,
    상기 제1의 배선층과 상기 제2의 배선층 사이에 스트레스 감소막을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 제1의 부분 및 상기 제2의 부분이 상기 제2의 배선층의 동일층상에 배치되는 것을 특징으로 하는 반도체 장치.
  22. 제10항에 있어서,
    상기 제1의 부분 및 상기 제2의 부분이 상기 제2의 배선층의 동일층상에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 제1의 부분 및 상기 제2의 부분이 상기 제2의 배선층의 동일층상에 배치되는 것을 특징으로 하는 반도체 장치.
KR1020160148626A 2009-10-29 2016-11-09 반도체 장치와 그 제조 방법, 및 전자 기기 Active KR101770077B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009249327A JP5442394B2 (ja) 2009-10-29 2009-10-29 固体撮像装置とその製造方法、及び電子機器
JPJP-P-2009-249327 2009-10-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020100101764A Division KR101683298B1 (ko) 2009-10-29 2010-10-19 반도체 장치와 그 제조 방법, 및 전자 기기

Publications (2)

Publication Number Publication Date
KR20160132800A KR20160132800A (ko) 2016-11-21
KR101770077B1 true KR101770077B1 (ko) 2017-08-21

Family

ID=43506865

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020100101764A Active KR101683298B1 (ko) 2009-10-29 2010-10-19 반도체 장치와 그 제조 방법, 및 전자 기기
KR1020160145674A Active KR101771864B1 (ko) 2009-10-29 2016-11-03 반도체 장치와 그 제조 방법, 및 전자 기기
KR1020160148626A Active KR101770077B1 (ko) 2009-10-29 2016-11-09 반도체 장치와 그 제조 방법, 및 전자 기기

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020100101764A Active KR101683298B1 (ko) 2009-10-29 2010-10-19 반도체 장치와 그 제조 방법, 및 전자 기기
KR1020160145674A Active KR101771864B1 (ko) 2009-10-29 2016-11-03 반도체 장치와 그 제조 방법, 및 전자 기기

Country Status (7)

Country Link
US (8) US8848075B2 (ko)
EP (2) EP2317558B1 (ko)
JP (1) JP5442394B2 (ko)
KR (3) KR101683298B1 (ko)
CN (3) CN104009054B (ko)
DE (1) DE202010018532U1 (ko)
TW (1) TWI497696B (ko)

Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5098502B2 (ja) * 2007-08-08 2012-12-12 株式会社ニコン 固体撮像装置
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP6173410B2 (ja) * 2010-06-30 2017-08-02 キヤノン株式会社 固体撮像装置および固体撮像装置の製造方法
JP5843475B2 (ja) 2010-06-30 2016-01-13 キヤノン株式会社 固体撮像装置および固体撮像装置の製造方法
JP5755043B2 (ja) * 2011-06-20 2015-07-29 株式会社ディスコ 半導体ウエーハの加工方法
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
JP2013021001A (ja) * 2011-07-07 2013-01-31 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20130011419A (ko) * 2011-07-21 2013-01-30 삼성전자주식회사 후면 조명 구조의 이미지 센서의 제조 방법
JP5987275B2 (ja) * 2011-07-25 2016-09-07 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP5772329B2 (ja) * 2011-07-19 2015-09-02 ソニー株式会社 半導体装置の製造方法、半導体装置、電子機器
US9153490B2 (en) 2011-07-19 2015-10-06 Sony Corporation Solid-state imaging device, manufacturing method of solid-state imaging device, manufacturing method of semiconductor device, semiconductor device, and electronic device
JP5791571B2 (ja) 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
US8987855B2 (en) 2011-08-04 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structures formed in double openings in dielectric layers
JP2013062382A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US8748828B2 (en) * 2011-09-21 2014-06-10 Kla-Tencor Corporation Interposer based imaging sensor for high-speed image acquisition and inspection systems
JP2013077711A (ja) 2011-09-30 2013-04-25 Sony Corp 半導体装置および半導体装置の製造方法
JP5948783B2 (ja) * 2011-10-11 2016-07-06 ソニー株式会社 固体撮像装置、および電子機器
TWI577001B (zh) * 2011-10-04 2017-04-01 新力股份有限公司 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP5760923B2 (ja) * 2011-10-04 2015-08-12 ソニー株式会社 固体撮像装置の製造方法
US8772895B2 (en) * 2011-11-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dark current reduction for back side illuminated image sensor
US9224773B2 (en) 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
WO2013108657A1 (ja) 2012-01-17 2013-07-25 ソニー株式会社 半導体装置の製造方法
JP5970826B2 (ja) * 2012-01-18 2016-08-17 ソニー株式会社 半導体装置、半導体装置の製造方法、固体撮像装置および電子機器
JP6124502B2 (ja) 2012-02-29 2017-05-10 キヤノン株式会社 固体撮像装置およびその製造方法
JP6214132B2 (ja) 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
KR20130106619A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 이미지 센서 및 그 제조 방법
CN103367374B (zh) 2012-04-02 2017-06-09 索尼公司 固体摄像装置及其制造方法、半导体器件的制造装置和方法、电子设备
US8906320B1 (en) 2012-04-16 2014-12-09 Illumina, Inc. Biosensors for biological or chemical analysis and systems and methods for same
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US8766387B2 (en) * 2012-05-18 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
JP6012262B2 (ja) * 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
US9406711B2 (en) * 2012-06-15 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for backside illuminated image sensors
CN104412372B (zh) * 2012-06-29 2018-01-26 索尼公司 半导体装置、半导体装置的制造方法和电子设备
US8895360B2 (en) 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
JP6071315B2 (ja) * 2012-08-08 2017-02-01 オリンパス株式会社 固体撮像装置および撮像装置
JP6128787B2 (ja) * 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
TWI595637B (zh) * 2012-09-28 2017-08-11 新力股份有限公司 半導體裝置及電子機器
JP6041607B2 (ja) 2012-09-28 2016-12-14 キヤノン株式会社 半導体装置の製造方法
JP6140965B2 (ja) * 2012-09-28 2017-06-07 キヤノン株式会社 半導体装置およびその製造方法
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP2014086596A (ja) * 2012-10-24 2014-05-12 Olympus Corp 半導体装置、撮像装置、半導体基板の検査方法及び半導体装置の製造方法
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9318640B2 (en) 2013-03-15 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
TW201444069A (zh) 2013-03-25 2014-11-16 Sony Corp 固體攝像裝置及其製造方法、以及電子機器
JP6308727B2 (ja) 2013-06-13 2018-04-11 キヤノン株式会社 電子デバイスの製造方法
JP6303803B2 (ja) 2013-07-03 2018-04-04 ソニー株式会社 固体撮像装置およびその製造方法
CN103367381B (zh) * 2013-07-15 2016-12-28 格科微电子（上海）有限公司 背照式图像传感器及其制作方法
US9876064B2 (en) * 2013-08-30 2018-01-23 Lg Display Co., Ltd. Flexible organic electroluminescent device and method for fabricating the same
US9099623B2 (en) * 2013-08-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacture including substrate and package structure of optical chip
TWI706550B (zh) * 2013-11-06 2020-10-01 日商新力股份有限公司 固體攝像裝置及其製造方法、及電子機器
JP6380946B2 (ja) * 2013-11-18 2018-08-29 ローム株式会社 半導体装置および半導体装置の製造方法
US9667900B2 (en) * 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
KR102168173B1 (ko) * 2014-01-24 2020-10-20 삼성전자주식회사 적층형 이미지 센서
JP2015142067A (ja) * 2014-01-30 2015-08-03 ソニー株式会社 固体撮像装置およびその製造方法、半導体装置、並びに電子機器
KR102177702B1 (ko) 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9299736B2 (en) * 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
KR20150118638A (ko) * 2014-04-14 2015-10-23 에스케이하이닉스 주식회사 이미지 센서 및 그 제조 방법
US9614000B2 (en) * 2014-05-15 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Biased backside illuminated sensor shield structure
KR102201594B1 (ko) * 2014-09-18 2021-01-11 에스케이하이닉스 주식회사 반사방지층을 갖는 이미지 센서 및 그 제조 방법
TWI747805B (zh) 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器
US9525001B2 (en) 2014-12-30 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9673248B2 (en) * 2015-02-13 2017-06-06 Taiwan Semiconductor Manufacturing Company Ltd. Image sensing device and manufacturing method thereof
KR102720747B1 (ko) * 2015-03-12 2024-10-23 소니그룹주식회사 촬상 장치, 제조 방법 및 전자 기기
JP5994887B2 (ja) * 2015-04-06 2016-09-21 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
US9812555B2 (en) * 2015-05-28 2017-11-07 Semiconductor Components Industries, Llc Bottom-gate thin-body transistors for stacked wafer integrated circuits
US9536810B1 (en) * 2015-06-12 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Flat pad structure for integrating complementary metal-oxide-semiconductor (CMOS) image sensor processes
US10522582B2 (en) * 2015-10-05 2019-12-31 Sony Semiconductor Solutions Corporation Imaging apparatus
US20170170215A1 (en) * 2015-12-15 2017-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with anti-acid layer and method for forming the same
US9812482B2 (en) * 2015-12-28 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Frontside illuminated (FSI) image sensor with a reflector
US10121812B2 (en) 2015-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked substrate structure with inter-tier interconnection
US10297631B2 (en) 2016-01-29 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metal block and bond pad structure
JP7020783B2 (ja) * 2016-02-03 2022-02-16 株式会社半導体エネルギー研究所 撮像装置
US9806044B2 (en) * 2016-02-05 2017-10-31 Dyi-chung Hu Bonding film for signal communication between central chip and peripheral chips and fabricating method thereof
US10037946B2 (en) 2016-02-05 2018-07-31 Dyi-chung Hu Package structure having embedded bonding film and manufacturing method thereof
JP6197901B2 (ja) * 2016-03-04 2017-09-20 ソニー株式会社 固体撮像装置、及び、電子機器
JP2017174994A (ja) * 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器
US10109666B2 (en) 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
US11049797B2 (en) * 2016-04-15 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween
US9691811B1 (en) * 2016-06-02 2017-06-27 Semiconductor Components Industries, Llc Image sensor chip scale packages and related methods
JP2018006443A (ja) * 2016-06-29 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10103191B2 (en) * 2017-01-16 2018-10-16 Semiconductor Components Industries, Llc Semiconductor die and method of packaging multi-die with image sensor
JP6917716B2 (ja) * 2017-01-23 2021-08-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の情報処理方法
JP6236181B2 (ja) * 2017-04-05 2017-11-22 キヤノン株式会社 固体撮像装置およびその製造方法
JP6385515B2 (ja) * 2017-04-26 2018-09-05 キヤノン株式会社 半導体装置およびその製造方法
JP6804395B2 (ja) * 2017-06-21 2020-12-23 ソニー株式会社 固体撮像装置
JP2019020431A (ja) * 2017-07-11 2019-02-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び情報処理装置
TWI755337B (zh) * 2017-07-14 2022-02-11 日商Ｈｏｙａ股份有限公司 光罩基底、光罩之製造方法、以及顯示裝置製造方法
JP6746547B2 (ja) * 2017-09-12 2020-08-26 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
JP6701149B2 (ja) * 2017-10-25 2020-05-27 キヤノン株式会社 撮像装置およびカメラ
TWI905469B (zh) 2017-10-30 2025-11-21 日商索尼半導體解決方案公司 固體攝像裝置及電子機器
JP7113724B2 (ja) * 2017-12-26 2022-08-05 Hoya株式会社 フォトマスクブランクおよびフォトマスクの製造方法、並びに表示装置の製造方法
US10861829B2 (en) 2017-12-26 2020-12-08 Illumina, Inc. Sensor system
US11756977B2 (en) * 2018-06-21 2023-09-12 Semiconductor Components Industries, Llc Backside illumination image sensors
US11355536B2 (en) 2018-07-12 2022-06-07 Sony Semiconductor Solutions Corporation Image sensor, signal processing device, signal processing method, and electronic device
JP6905040B2 (ja) * 2018-08-08 2021-07-21 キヤノン株式会社 半導体デバイスの製造方法
CN110858597B (zh) * 2018-08-22 2022-03-11 中芯国际集成电路制造（天津）有限公司 硅通孔结构的形成方法、cis晶圆的形成方法及cis晶圆
CN109192718B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆键合结构及键合方法
CN109166822A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 半导体器件制作方法及半导体器件
CN109148362B (zh) * 2018-08-28 2020-06-16 武汉新芯集成电路制造有限公司 半导体器件及其制作方法
CN109148415B (zh) 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
KR102521658B1 (ko) * 2018-09-03 2023-04-13 삼성전자주식회사 반도체 칩 및 이의 제조 방법
KR102524998B1 (ko) * 2018-09-13 2023-04-24 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
JP7500427B2 (ja) * 2018-09-21 2024-06-17 株式会社半導体エネルギー研究所 撮像装置
US11227836B2 (en) 2018-10-23 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for enhanced bondability
JP2019036749A (ja) * 2018-11-01 2019-03-07 キヤノン株式会社 半導体装置
DE102019109844B4 (de) 2018-11-21 2025-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Bondstruktur von dies mit hängenden bonds und verfahren zu deren herstellung
US10861808B2 (en) * 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure of dies with dangling bonds
TWI850281B (zh) * 2018-12-27 2024-08-01 日商索尼半導體解決方案公司 半導體元件
US12089457B2 (en) 2019-02-01 2024-09-10 Sony Semiconductor Solutions Corporation Display device and method for manufacturing display device, and electronic device
CN111769074B (zh) * 2019-04-02 2024-09-27 长鑫存储技术有限公司 半导体互连结构及其制作方法
US10811382B1 (en) * 2019-05-07 2020-10-20 Nanya Technology Corporation Method of manufacturing semiconductor device
JP7679169B2 (ja) * 2019-08-08 2025-05-19 キヤノン株式会社 光電変換装置、光電変換システム
JP7034997B2 (ja) * 2019-09-26 2022-03-14 キヤノン株式会社 半導体デバイスおよび装置の製造方法
US11094662B1 (en) 2020-02-03 2021-08-17 Nanya Technology Corporation Semiconductor assembly and method of manufacturing the same
JP2021197488A (ja) * 2020-06-17 2021-12-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
GB202020283D0 (en) 2020-12-21 2021-02-03 Tokamak Energy Ltd Divertor cooling
TWI911454B (zh) 2021-06-25 2026-01-11 日商佳能股份有限公司 半導體裝置和製造半導體裝置的方法
TWI828118B (zh) * 2022-04-19 2024-01-01 睿生光電股份有限公司 偵測裝置
US20240107781A1 (en) * 2022-09-27 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Optical Device and Method of Manufacture
EP4394463A1 (en) * 2022-12-30 2024-07-03 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Semiconductor structure and method for fabricating a semiconductor structure
WO2024210131A1 (ja) * 2023-04-07 2024-10-10 パナソニックＩｐマネジメント株式会社 撮像装置
US20240371905A1 (en) * 2023-05-01 2024-11-07 Semiconductor Components Industries, Llc Chip stacking with bond pad above a bondline
KR102680614B1 (ko) * 2023-05-30 2024-07-03 국방과학연구소 차량의 기준선 설정 시스템
CN119650516A (zh) * 2025-02-17 2025-03-18 物元半导体技术(青岛)有限公司 一种改善3d晶圆堆叠漏电的方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113018A (ja) * 2007-12-03 2008-05-15 Sony Corp 固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法
WO2008074688A1 (fr) 2006-12-20 2008-06-26 E2V Semiconductors Procede de fabrication de capteur d'image a haute densite d'integration
US20090020842A1 (en) 2007-07-16 2009-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
JP2009176777A (ja) * 2008-01-21 2009-08-06 Sony Corp 固体撮像装置とその製造方法、及びカメラ

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5713189A (en) 1980-06-26 1982-01-23 Osaka Soda Co Ltd Cathode for electrolysis
JPS63120779A (ja) 1986-11-11 1988-05-25 Toray Ind Inc 水なし平版用インキ組成物
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP2776457B2 (ja) 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
TW293152B (en) 1995-07-28 1996-12-11 Hitachi Ltd Semiconductor integrated circuit device and fabricating method thereof
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
RU2223985C2 (ru) * 1997-07-23 2004-02-20 Циба Спешиалти Кемикалз Холдинг Инк. Ингибирование пожелтения целлюлозы и бумаги с использованием нитроксидов и других совместно вводимых добавок
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
JP2001044357A (ja) * 1999-07-26 2001-02-16 Seiko Epson Corp 半導体装置およびその製造方法
JP3713418B2 (ja) * 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP3759435B2 (ja) 2001-07-11 2006-03-22 ソニー株式会社 Ｘ−ｙアドレス型固体撮像素子
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
TW513809B (en) * 2002-02-07 2002-12-11 United Microelectronics Corp Method of fabricating an image sensor
US20050026397A1 (en) 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
US7214999B2 (en) * 2003-10-31 2007-05-08 Motorola, Inc. Integrated photoserver for CMOS imagers
JP4046069B2 (ja) * 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
JP4389626B2 (ja) * 2004-03-29 2009-12-24 ソニー株式会社 固体撮像素子の製造方法
JP2005322745A (ja) 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
JP4211696B2 (ja) * 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
JP4534634B2 (ja) 2004-07-05 2010-09-01 ソニー株式会社 固体撮像装置
JP4349232B2 (ja) 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
JP4501633B2 (ja) 2004-10-28 2010-07-14 ソニー株式会社 固体撮像素子とその製造方法
JP4528100B2 (ja) * 2004-11-25 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP4686201B2 (ja) * 2005-01-27 2011-05-25 パナソニック株式会社 固体撮像装置及びその製造方法
US8049293B2 (en) * 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
JP4940667B2 (ja) 2005-06-02 2012-05-30 ソニー株式会社 固体撮像素子及びその製造方法
JP4802520B2 (ja) * 2005-03-07 2011-10-26 ソニー株式会社 固体撮像装置及びその製造方法
US7253083B2 (en) * 2005-06-17 2007-08-07 Northrop Grumman Corporation Method of thinning a semiconductor structure
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
US8049256B2 (en) * 2006-10-05 2011-11-01 Omnivision Technologies, Inc. Active pixel sensor having a sensor wafer connected to a support circuit wafer
JP2008104037A (ja) * 2006-10-20 2008-05-01 Fujifilm Corp 撮像装置
WO2008052429A1 (en) 2006-10-26 2008-05-08 Yuhua Wang Combination device of telephone shelf and wireless earphone
JP2008130603A (ja) * 2006-11-16 2008-06-05 Toshiba Corp イメージセンサ用ウェハレベルパッケージ及びその製造方法
US20080246152A1 (en) * 2007-04-04 2008-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bonding pad
JP4950777B2 (ja) 2007-06-20 2012-06-13 積水化学工業株式会社 接着シート、ダイシングダイボンディングテープ及び半導体装置の製造方法
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
JP4816601B2 (ja) 2007-09-07 2011-11-16 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
US8212328B2 (en) * 2007-12-05 2012-07-03 Intellectual Ventures Ii Llc Backside illuminated image sensor
JP5583320B2 (ja) 2007-12-05 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 半導体ウエハ及びその製造方法
JP5223343B2 (ja) * 2008-01-10 2013-06-26 株式会社ニコン 固体撮像素子
JP2009249327A (ja) 2008-04-04 2009-10-29 Mitsubishi Chemicals Corp スチレンの製造方法、および、ガス状混合物の冷却方法
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
JP5489604B2 (ja) * 2009-01-14 2014-05-14 ホーヤ レンズ マニュファクチャリング フィリピン インク 光学物品の製造方法
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8492242B2 (en) * 2010-05-25 2013-07-23 Micron Technology, Inc. Dry flux bonding device and method
US8844793B2 (en) * 2010-11-05 2014-09-30 Raytheon Company Reducing formation of oxide on solder

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008074688A1 (fr) 2006-12-20 2008-06-26 E2V Semiconductors Procede de fabrication de capteur d'image a haute densite d'integration
US20090020842A1 (en) 2007-07-16 2009-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
JP2008113018A (ja) * 2007-12-03 2008-05-15 Sony Corp 固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法
JP2009176777A (ja) * 2008-01-21 2009-08-06 Sony Corp 固体撮像装置とその製造方法、及びカメラ

Also Published As

Publication number Publication date
KR101683298B1 (ko) 2016-12-20
KR20110047133A (ko) 2011-05-06
US9917128B2 (en) 2018-03-13
EP2317558B1 (en) 2020-06-24
CN102054849B (zh) 2014-05-14
US20140339667A1 (en) 2014-11-20
JP2011096851A (ja) 2011-05-12
US11289527B2 (en) 2022-03-29
US20200365641A1 (en) 2020-11-19
US20190378871A1 (en) 2019-12-12
KR20160132800A (ko) 2016-11-21
TWI497696B (zh) 2015-08-21
CN102054849A (zh) 2011-05-11
DE202010018532U1 (de) 2017-06-16
US20170213919A1 (en) 2017-07-27
EP2317558A3 (en) 2012-09-19
KR101771864B9 (ko) 2022-06-07
US20160329370A1 (en) 2016-11-10
EP2317558A2 (en) 2011-05-04
CN104009054A (zh) 2014-08-27
US9818785B2 (en) 2017-11-14
US20160343764A1 (en) 2016-11-24
JP5442394B2 (ja) 2014-03-12
US10438985B2 (en) 2019-10-08
US10777600B2 (en) 2020-09-15
US9419041B2 (en) 2016-08-16
CN104009055A (zh) 2014-08-27
KR20160130962A (ko) 2016-11-15
CN104009055B (zh) 2017-08-25
US20110102657A1 (en) 2011-05-05
KR101771864B1 (ko) 2017-08-25
EP3244450A1 (en) 2017-11-15
CN104009054B (zh) 2017-05-17
US20170213920A1 (en) 2017-07-27
US8848075B2 (en) 2014-09-30
TW201125111A (en) 2011-07-16
US9679938B2 (en) 2017-06-13

Similar Documents

Publication Publication Date Title
KR101770077B1 (ko) 반도체 장치와 그 제조 방법, 및 전자 기기
KR102396501B1 (ko) 반도체 장치 및 전자 기기
KR101672557B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 반도체 장치의 설계 방법, 및 전자 기기
JP6200035B2 (ja) 半導体装置
JP5915636B2 (ja) 半導体装置とその製造方法
JP2017059834A (ja) 固体撮像装置及び電子機器
JP6233376B2 (ja) 固体撮像装置及び電子機器
JP2018078305A (ja) 固体撮像装置及び電子機器

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
A302 Request for accelerated examination
PA0107 Divisional application

St.27 status event code: A-0-1-A10-A18-div-PA0107

St.27 status event code: A-0-1-A10-A16-div-PA0107

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PA0302 Request for accelerated examination

St.27 status event code: A-1-2-D10-D17-exm-PA0302

St.27 status event code: A-1-2-D10-D16-exm-PA0302

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20200807

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20210723

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

FPAY Annual fee payment

Payment date: 20220722

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 9

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000