KR19990077343A - 출력 버퍼 회로 - Google Patents

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Abstract

디지털 출력 신호를 생성하는 출력 버퍼 스위칭 회로는 부하를 구동하는 버퍼 증폭부(12), 저임피던스 전송선(9) 및 버퍼 증폭부에 전력을 전달하는 전력 공급부(11)를 포함한다. 전력 공급부(11)는 전압원과의 연결을 위한 한 쌍의 입력 단자(1, 2)와 증폭부(12)에 연결된 한 쌍의 출력 단자(3, 4), 에너지를 일시적으로 저장하는 리액턴스 디바이스, 및 전압원의 에너지가 리액턴스 디바이스에 저장되는 충전 단계 및 리액턴스 디바이스에 저장된 에너지를 출력 연결(3, 4)로 방전하는 방전 단계를 제공하기에 적합한 스위칭 디바이스를 포함한다.

Description

출력 버퍼 회로
디지털 논리 회로에 대한 개념(concept)의 다양성과 회로들 간의 디지털 시그널링은 공지되어 있다. 회로 또는 회로 기판들 간의 디지털 시그널링뿐만 아니라 디지털 논리 회로로 사용되는 개념에는 DTL(Diode-Transistor Logic), TTL(Transistor-Transistor Logic), 및 ECL(Emitter Coupled Logic)이 있다.
높은 데이터율을 가진 디지털 데이터의 송신을 위해 설계된 개념들은 한 쌍의 시그널링 와이어 사용하는 디지털 데이터의 차동 송수신을 이용한다. DPECL(Differential Positive Emitter Coupled Logic), LVDS(Low Voltage Differential Signalling), GLVDS(Grounded Low Voltage Differential Signalling)는 차동 시그널링을 이용하는 시그널링 개념의 예이다. 차동 시그널링은 송신기와 수신기를 연결하는 접지선 양단의 차동 개념 스퓨리어스 전압 강하가 데이터 전송 품질에 불리하게 영향을 미치지 않을 것이므로 시그널링 와이어 양단의 차동 전압을 낮게 유지하는 것을 가능케 한다. 낮은 차동 시그널링 전압은 낮은 임피던스 전송선을 통해 전송된 전력을 차례로 유지한다.
집적 규모의 빠른 증가와 더불어 디지털 회로의 복잡성이 증가하므로 인해 특정 회로 설계에 대한 전력 효율이 더욱 더 중요하게 되었다. 전력 소비 정도(단위 면적당 전력 소비)에 대한 특정 한계, 각 회로 소자의 최대 허용 전력 소비는 집적 밀도가 높아질수록 낮아진다. 역으로, 반도체 칩에서 이러한 구성 요소가 차지하는 면적이 클수록, 특수 구성 요소의 전력 소비가 커진다.
전력 소비는, 공급 전압이 출력 버퍼 회로의 출력 단자에서의 차동 전력 증폭보다 더 높은 시스템 환경에서 작동하는 저임피던스 출력 버퍼 스테이지를 설계할 때 특히 문제가 된다. 이러한 경우, 버퍼 회로에 의한 상대적으로 큰 전류 출력은 결국 버퍼의 출력 스테이지에서 대량의 전력 소비를 야기한다.
상기에서 언급된 모든 차동 시그널링 개념은 접지에 관련된 고정 소전압으로 작동한다. 각 와이어는 각각 저전압 레벨 및 고전압 레벨로 칭하는 두 개의 전압 레벨로 작동한다. 일례로, DPECL은 3.3볼트의 저전압 레벨 및 4.1볼트의 고전압 레벨로 작동한다. 한편, LVDS는 1.0볼트의 저전압 레벨과 1.4볼트의 고전압 레벨을 이용한다. GLVDS는 접지에 가까운 신호 레벨, 예를 들어 0볼트 및 0.2볼트 또는 약 0.2볼트 진폭의 접지에 관하여 대강 일치하는 전압 레벨로 작동한다.
현재 이용 가능한 모든 차동 시그널링 개념을 고려해 볼 때, 시그널링 전압은 0볼트 미만에서 4볼트 이상까지 확대된다. 결과적으로 하나의 차동 시그널링 개념에 순응하는 출력 버퍼 회로와 다른 시그널링 개념에 순응하는 입력과 접속하는 것은 가능하지 않다. 따라서, 복잡한 회로 설계는 특정 시그널링 개념으로 고정시키거나 또는 다른 시그털링 레벨들 간을 전환하는 수단을 포함해야만 한다. 첫 번째 대안은 후의 개발에 대한 유연성이 부족한 한편 나중의 대안은 부수적인 공간과 시스템의 코어 기능에 관련되지 않은 전력이 필요하다는 결점이 있다.
본 발명은 디지털 신호 출력용 출력 버퍼 회로 및 출력 버퍼 회로의 작동 방법에 관한 것이다.
도 1은 본 발명에 따른 출력 버퍼 회로의 간략한 블록도.
도 2a 내지 2c는 본 발명의 제1실시예와 그것의 변형에 따른 출력 버퍼 회로에서 전력 공급부(power supply section)의 기본 작동 원리를 보여주는 간략도.
도 3은 타이밍도.
도 4는 본 발명에 따른 출력 버퍼 회로의 증폭부의 기본 구조를 간단하게 나타낸 블록도.
도 5는 본 발명의 제2실시예에 따른 출력 버퍼 회로의 전력 공급부를 나타낸 도면.
도 6은 본 발명의 제3실시예에 따른 GLVDS 출력 버퍼 회로의 전력 공급부를 나타내는 도면.
도 7은 전력 공급부와 증폭부 사이의 상호 연결을 나타낸 블록도.
도 8은 본 발명의 제4실시예에 따른 출력 버퍼 회로의 전력 공급부를 나타낸 도면.
도 9는 본 발명에 따른 출력 버퍼 회로의 버퍼 증폭부의 실시예를 나타낸 도면.
도 10은 제1 내지 제3실시예에 따른 전력부 스위치의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸다.
도 11은 제4실시예에 따른 전력 공급부 스위치의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸 도면.
도 12는 도 2a 내지 2c, 4, 6, 및 8 각각의 스위치 작동을 나타내는 표.
본 발명은 상기에 언급된 문제점들을 해결하기 위해 개발되었다. 본 발명의 목적은 출력 버퍼 회로에 효율적인 전력을 제공하고 높은 데이터율로 저임피던스 전송선을 구동하고 반도체 칩상에서 효율적인 실행 공간을 갖는 출력 버퍼 회로의 작동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩 표면상에서의 전력 효율 또는 공간 손실 없이 다른 전압 레벨로 다양한 차동 시그널링 개념과 상호 작용하기 적합한 출력 버퍼 회로를 제공하는 것이다.
이러한 목적은 청구항 1 및 청구항 24에서 각각 정의한 바와 같이 해결될 수 있다.
본 발명에 따라 디지털 신호를 출력하는 출력 버퍼 회로는 부하를 구동하는 증폭부, 예를 들어, 대칭 저임피던스 전송선 또는 두 개의 대칭 저임피던스 전송선, 및 또한 증폭부에 전력을 공급하는 전력 공급부를 포함한다. 전력 공급부는 전원과의 연결을 위한 한 쌍의 입력 단자와 상기 증폭부와 연결하는 한 쌍의 출력 단자; 에너지를 일시적으로 저장하는 리액턴스 수단; 및 상기 전원의 에너지를 상기 리액턴스 수단에 충전하기 위한 충전 단계와 상기 리액턴스 수단에 저장된 에너지의 적어도 일부를 상기 출력 단자로 방전하는 방전 단계를 제공하는데 이용되는 스위칭 수단을 포함한다.
입력 단자, 에너지를 일시적으로 저장하는 리액턴스 수단, 및 상기 증폭부에 연결된 출력 단자가 있는 전력 공급부 및 전력 증폭부를 포함하는, 본 발명에 따른 출력 버퍼 회로를 작동하는 방법에는, 입력 단자를 전압원에 연결하는 단계; 상기 리액턴스 수단을 상기 리액턴스 수단에 에너지를 충전하기 위해 상기 입력 단자에 연결하는 단계; 및 상기 리액턴스 수단을 상기 증폭부로 상기 에너지의 적어도 일부를 방전하기 위한 상기 출력 단자에 연결하는 단계가 포함된다.
본 발명에 따라서, 리액턴스 수단, 예를 들어 인덕터 또는 커패시터는 충전 단계 동안 전압원에서 에너지를 수신하고 방전 단계 동안 이러한 에너지를 증폭부에 전달한다. 충전 단계의 지속 기간 및 방전 단계의 지속 기간을 적당히 설정하므로서, 대량의 전력 소비 없이, 따라서 많은 열을 발생시키지 않고서도 효율적인 작동을 촉진시키는데 적합한 공급 전압을 가진 증폭부를 제공할 수 있다. 이것은 방전 단계의 지속 기간에 관련된 충전 단계의 지속 기간을 적당하게 설정하면, 전력 공급부 또는 증폭부에서 과도하게 전력을 낭비하지 않고, 증폭부에 대해 전력을 정상 작동을 위해 필요한 것만큼만 전송하는 것을 가능케 하기 때문에 가능하다.
본 발명의 구체적인 실시예에 따라서 충전 단계 및 방전 단계, 각각을 제공하기에 적합한 스위칭 수단은 입력 단자 쌍의 한 입력 단자와 상기 임피던스 수단의 제1단자 사이에 연결된, 충전 단계의 실행을 위한 제1반도체 스위치를 포함한다. 또한, 상기 스위칭 수단은 상기 리액턴스 수단의 제1단자 및 상기 출력 단자 쌍의 한 출력 단자 사이에 연결된, 방전 단계의 실행을 위한 제2반도체 스위치를 포함한다. 상기 리액턴스 수단의 제2출력 단자는 상기 출력 단자 쌍의 다른 출력 단자에 연결된다. 이러한 방법으로, 충전 단계 동안 제1스위치는 전력 공급부의 입력 단자에 연결된 전원 및 리액턴스 수단을 포함하는 루프를 형성한다. 이러한 루프는 또한 부하, 즉 증폭부를 포함할 수 있다. 방전 단계 동안 제2스위치는 리액턴스 수단과 부하를 포함하는 루프를 형성한다. 이러한 실시예는 LVDS(low voltage differential signalling) 응용, GLVDS(grounded low voltage differential signalling) 및 DPECL(differential positive emitter coupled logic) 응용에 유리하다.
본 발명의 구체적인 실시예에 따라서, 충방전 단계, 각각을 제공하기 위한 스위칭 수단은 충전 단계 및 방전 단계 동안 전력 공급부의 두 출력 단자에서 전력 공급부의 두 입력 단자 사이의 접속을 끊는다. 여기서 출력 단자 양단의 전압은 전력 공급부의 입력 단자 양단의 전압에 관하여 부동 전압이다. 이러한 견지에서 부동이라 함은 전력 공급부의 입력 단자 중 임의의 한 단자와 출력 단자 중 임의의 한 단자를 가로지르는 전압이 각 입력 단자에서 각 출력 단자로 흐르는 전류를 발생시키지 않을 것이라는 것을 의미한다. 다시 말해, 전력 공급부의 작동은 이러한 전압의 응용과는 전혀 관계가 없다. 이러한 전력 공급부의 특성은 출력 버퍼 회로를 변경시키지 않고, 다른 시그널링 개념에 따르는 매우 다양한 입력 스테이지를 구동하는 것을 가능케 한다. 임의의 기준점에 관한 증폭기 출력의 공통 모드 전압 레벨, 예컨데 전력 공급부의 입력 단자 중 하나는, 전력 공급부 또는 증폭부의 작동에 과하게 영향을 미치지 않고, 증폭부의 출력에 연결된 입력 스테이지에 의해 전적으로 결정될 수 있다. 이러한 기회를 제공하여, 레벨 변환을 요하는 전력과 스페이스를 필요로 하지 않고서도 다른 시그널링 기법을 융통성있게 이용할 수 있다.
증폭부는 넓은 공통 모드 작동 범위를 제공하는 차동 입력을 갖는다. 필요하다면, 이러한 차동 입력은 상기에서 설명한 "부동" 전원이 아닌 시스템 접지에 대한 기준을 가진 전원으로부터 그것의 전력을 수신하는 전치 증폭기에 의해 구동될 수 있다. 이러한 전치 증폭부는 접지에 관한 단일 선로 시그널링과 부동 차동 신호, 즉, 원칙적으로 접지에 대하여 임의의 공통 모드 전압 레벨을 갖는 차동 신호를 출력하는 부동 증폭부 사이의 인터페이스로 작동할 수 있다.
그것은 다수의 차동 증폭부 및 신호 채널들을 위해 하나의 전력 공급부를 제공하는데 이득이될 것이다. 또한, 전력 공급부 및 증폭부 또는 증폭부들은 같은 기판의 집적 회로에 제공될 수 있다. 즉, 단일 집적 회로를 구성하도록 집적될 수 있다.
본 발명은 첨부한 도면을 참고하여 더 자세히 설명될 것이다.
도 1은 본 발명에 따른 출력 버퍼 회로의 전체 블록도이다. 이러한 출력 버퍼 회로(10)는 전치증폭부(12-1) 및 증폭부(12-2)로 구성된 증폭기(12)를 포함한다. 전치증폭부(12-1)의 입력(7)은 입력 신호(Usignal)를 수신하여 전송선로(9)를 통해 RT1, RT2 및 UC로 간단하게 표현된 입력 버퍼로 송신한다. 도시된 바와 같은 전송선(9)은 대칭 전송선 또는 한쌍의 비대칭 전송선의 신호 와이어를 나타낸다. 다음부터, "전송선"은 대칭 전송선, 예컨데 트위스티트 페어, 또는 두 개의 비대칭 전송선, 예컨데 차폐 접지된 와이어를 가진 두 동축 선로로 사용된다. 두 대안은 일반적으로 차동 신호를 전송하기 위해 다음에 적용가능하다. 전송선(9)은 증폭부(12-2)의 차동 출력(5, 6)에 연결되는데, 이러한 출력(5, 6)은 출력 버퍼 회로(10)의 출력 단자를 구성한다. 전송선(9)이 입력 스테이지로 정확히 종료된다는 가정하에, 출력 버퍼 회로는 선로 특성 임피던스 ZL를 나타낸다. UC는 전송선(9)의 공통 모드 전압을 간략하게 나타낸 전압원이다. 전압원은 그것이 공통 모드 전압 레벨을 결정하는 출력 버퍼인지 또는 입력 버퍼인지에 따라서 출력 버퍼 회로(10) 측 또는 입력 버퍼 회로 측에 배치된다(도면에 나타낸 바와 같이). 그것은 0볼트이거나 현재 아무 것도 나타내지 않을 수 있다. 이러한 응용 가능한 경우들이 실시예를 참고로 하여 아래에서 설명된다.
참조 번호(11)는 증폭부(12-2)에 전력을 공급하는 전력 공급부를 나타낸다. 이러한 전력 공급부(11)는 전원 전압(VCC)을 제공하는 전원(power source)(나타내지 않음)과 연결되는 한 쌍의 입력 단자(1, 2)를 포함한다. 또한, 전력 공급부(11)는 증폭부(12-2)와 연결되는 출력 단자(3, 4)를 포함한다. 이러한 증폭부(12-2)는 전력 공급부(11)의 출력 단자(3, 4)로부터 전력을 공급받고 전력 공급부(11)의 출력 단자(3, 4)를 가로질러 연결된 부하를 구성한다. 전치증폭부(12-1)는 접지(2)에 관하여 그것의 전원을 수용한다. 이러한 방법으로 전치증폭부(12-1)는 접지에 대한 단일 선로 시그널링과 차동 시그널링 사이에서 변환을 행한다. 만약 단일 선로 시그널링과 차동 시그널링 사이의 변환이 필요없다면, 전치증폭 스테이지(12-1)는 무시해도 좋다. 이것은 예를 들어, 가령 입력 신호(USignal)가 2선식 차동 입력 신호인 경우일 수 있다.
작동시, 증폭부(12-2)는 입력 신호(USignal)에 상응하는 차동 신호로 저임피던스 전송선(ZL)을 구동시킨다. 차동 출력 신호의 증폭은, 즉, 출력 단자(5, 6) 양단간의 전압 증폭은, 전송선(9)을 통해 전송된 전력을 가능한 낮게 유지하기 위하여, 실제 데이터 전송을 위해 필요한 만큼만 유지한다. 출력 단자(5, 6) 양단간의 차동 전압 증폭의 통상적인 값은 100mV와 500mV 사이의 범위에 있다.
전력 공급부(11)는 증폭부(12-2)의 출력 스테이지에 전송선(9)으로 되먹임되는 것 이상의 전력은 공급하지 않는 것이 이상적이다. 이렇게 하여, 증폭부(12-2)의 출력 스테이지에서 불필요한 전력 소비를 피할 수 있으며, 출력 스테이지는 소형으로 유지될 수 있다. 물론, 증폭부(12-2)의 출력 스테이지에 사용된 반도체 신호 스위치의 형태에 따라서, 실제 출력 스테이지 설계는 최소의 전력양만을 소비할 것이다. 만약 출력 스테이지가 소스 임피던스 매칭을 위해 제공될 필요가 있다면, 전술한 것이 유효하다. 그러나, 본 발명에 따라서, 전송선(9)을 구성하는 증폭부(12-2)는 전송 전력을 제한하기 위해 꼭 필요한 것은 아니지만, 전력 공급부(11)에서 전력을 제한하는 한편 주로 전송된 전기 신호의 부호를 결정하도록 설계될 수 있다. 또한 전력 공급부(11)는 시그널링과 관련하여 꼭 필요한 것은 아니며, 최대 전력 효율을 제공하도록 설계될 수 있다.
도 2a는 본 발명의 제1실시예에 따른 전력 공급부(11)의 기본 작동 원리를 설명하기 위한 간략도이다.
이 도면에는 에너지를 일시적으로 저장하는 수단으로 작동되는 인덕터(L)가 도시되어 있고 또한 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전 및 간략하게 레지스터(R)로 표현된, 단자(3, 4)에 연결된 증폭부(12-2)로 인덕터(L)에 저장된 에너지를 방전하는 것을 제어하는 스위치(SW1, SW2)를 포함한다. 이러한 실시예에서, 스위치(SW1)는 인덕터(L) 및 전원 전압(VCC)을 공급하는 전력 공급 단자(1) 사이에 연결되고 충전 단계를 제어하는 반면에, 스위치(SW2)는 방전 단계를 제어한다. 이를 위해, 이러한 실시예에서, 스위치(SW2)는 다른 전력 공급 단자(2) 및 스위치(SW1)에 연결된 인덕터(L)의 단자 사이에 연결된다. 커패시터(C)는 부하(R)에 공급되는 전압을 평활화하기 위해 제공된다. 다이오드(D)는 회복 다이오드(recovery diode)로 작동하도록 스위치(SW2)를 가로질러 연결될 수 있고 또는 스위치 자체로 작동하도록 스위치(SW2)를 대신할 수 있다. 다이오드(D) 및 커패시터(C)는 모두 유용하기는 하지만 이러한 회로의 기본 작동을 위해 반드시 필요한 것은 아니다.
도 3은 도 2a의 기본 작동을 설명하기 위한 타이밍도이다. 이 도면은 인덕터(L)에 저장된 에너지가 증가되는 충전 단계를 나타내는 제1단계(A), 뿐만 아니라 인덕터(L)에 저장된 에너지가 증폭부(12-2)로 방전되는 것을 나타내는 방전 단계(B) 간의 단계 변화를 보여준다. 충전 단계(A)의 지속 기간(duration)은 ta로 표시되고 방전 단계(B)의 지속 기간은 tb로 표시된다.
스위치(SW1, SW2)의 이러한 상태는 단계(A, B)에 따라 달라진다. 충전 단계에서 스위치(SW1)는 전도 상태에 있는 반면 스위치(SW2)는 비전도 상태에 있게 된다. 충전시 전원 전압(VCC)은 인덕터(L) 및 부하(R)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 접속되고, 최종적으로 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 R로 표현되는 증폭부(12-2), 출력 단자(3)를 통해 전원 입력 단자(2)로 귀환된다. 이러한 충전 단계에서, 전원으로부터 공급된 전력은 단자(1, 2)에서 부분적으로 부하(R)로 공급되고, 인덕터(L)에 저장된 에너지는 일부 증가한다. 이상적인 부품이라면, 이러한 단계에서 전력 낭비는 없다.
시간 ta의 종료 후, 스위치(SW1)는 충전 단계(A)를 끝내기 위해 비전도 상태로 변하고 스위치(SW2)는 방전 단계(B)를 시작하기 위해 전도 상태로 변한다. 이러한 단계에서 전류(I)는 인덕터(L), 부하(R), 및 스위치(SW2)를 통해 흘러서 인덕터(L)로 귀환된다. 이러한 단계동안 인덕터(L)는 단계(A) 동안 충전된 에너지의 적어도 일부를 부하(R)로 방전하고 증폭부(12-2)에 전력을 공급한다. 또한 이러한 단계에서, 부품이 이상적이라 가정하에 전력 낭비는 발생하지 않는다. 또한, 충전 단계(A) 동안 인덕터로 입력되는 에너지의 양은 방전 단계(B) 동안 부하(R)로 방전되는 에너지의 양에 상당한다. 또한, 충전 단계 및 방전 단계의 전체 지속 기간 ta + tb에 대해 충전 단계가 짧을수록, 입력 단자(1, 2) 양단의 전원 Vcc에서 출력 단자(3, 4)로, 그리고 부하(R)로 전해지는 에너지는 더 적다. 따라서, 듀티 사이클 ta/(ta + tb)을 적당히 정하면 전력 공급부(11)에서 전력을 낭비하지 않고도 부하(R), 즉 중폭부(12-2)로 흐르는 전력을 정하는 것이 가능하다.
전력 공급 단자(1, 2) 사이의 회로 단락을 피하기 위해서, 스위치(SW1, SW2)의 전도 상태가 시간적으로 중복되지 않는 것이 좋다. 이러한 상황에서, 회복 다이오드(D)는 인덕터(L)에 의해 흐름이 촉진된 전류(I)를 위해 회로를 접속시키는 스위치(SW2)를 가로질러 연결된다. 만약 이러하 단계에서 다이오드 양단의 순방향(forward) 바이어스 전압으로 인한 다이오드(D)의 전력 소비가 무시할 정도의 것이라면, 스위치(SW2)는 그대로 유지될 수 있다. 스위치(SW2)의 주요 기능은 다이오드(D)와 유사한다.
도 2b는 만약 출력 버퍼 회로가 있어서 단지 전원 전압 전위(supply voltage potential)(Vcc) 미만의 낮은 그리고 높은 신호 전압 레벨을 발생시킨다면 유리하게 이용될 수 있는 도 2a에 도시된 전력 공급부(11)의 제1변형을 나타낸 도면이다. 이러한 변형예의 특징과 기능은, 도 2b 회로의 단자(1)는 접지에 연결되고, 단자(2)는, Vcc 및 도 2a와는 방향이 반대인 다이오드(D)에 연결된다는 것을 제외하면 도 2a의 실시예와 같다. 단자(3)는 접지에 대해 전위(Vcc)를 갖는 반면에 단자(4)는 접지에 대한 부하(R) 양단의 전압으로 인해 Vcc보다 낮은 전위를 갖게 된다.
도 2c는 만약 단지 전원 전압 전위를 초과하는 낮고 그리고 높은 신호 전압을 발생시키는 출력 버퍼 회로가 있다면 더 유용하게 이용될 수 있는, 도 2a에 도시된 전력 공급부(11)의 제2실시예를 보여준다. 이러한 변형예의 특징과 기능은, 도 2c 회로의 단자(1)가 접지에 연결되고, 단자(2)는 Vcc 및 도 2a의 다이오드와는 반대 방향으로 연결된 다이오드(D)에 연결된다는 것을 제외하면 도 2a의 실시예와 같다. 또한, 충전 단계(A) 동안 전체 전원 전압 Vcc는 인덕터(L)를 가로지르는 전력 공급 단자(1, 2) 양단에 연결되도록, 입력 단자(2)는 단자(3)에 직접 연결되지는 않지만 단자(4)와 연결된다. 이러한 단계(A) 동안 커패시터(C)는 부하(R) 양단의 전압을 그대로 유지한다. 이러한 변형예에 따라서 출력 단자(4)는 Vcc 전위를 유지할 것이며 반면에 단자(3)의 전위는 부하(R) 양단 전압에 의한 단자(4)의 전위보다 높다. 이러한 변형예는 예를 들어, 3.3볼트의 전원 전압으로 작동하는 출력 버퍼 회로로 5볼트 DPECL 표준에 따른 수신기를 구동하는데 특히 적합하다.
도 4는 본 발명에 따른 실시예의 증폭부(12-2) 기본 구조를 간략하게 나타낸 도면이다. 이러한 증폭부(12-2)는 전력 공급부(11)와 연결된 전력 공급 단자(3, 4)를 포함하고, 예를 들어 전송선(9)을 매개로 종단 저항(RT)과 연결되는 신호 출력 단자(5, 6)를 포함한다. 또한 증폭부(12-2)는 전력 공급부(11)와 연결된 전원 출력 단자(3, 4) 중 각 하나와 신호 출력 단자(5, 6)를 선택적으로 연결하는 신호 출력 단자(5)에 연결된 전환 스위치(TS1) 및 신호 출력 단자(6)에 연결된 전환 스위치(TS2)를 더 포함한다. 임피던스(ZS1∼ZS4)는 전력 공급부(11)의 각 출력 단자(3, 4) 및 각 전환 스위치 사이에 연결된 분기 임피던스이다. 점선으로 나타낸 바와 같이, 전환 스위치(TS1, TS2)의 위치는 수신단(나타내지 않음)으로 전송되는 입력 신호(USignal)에 따라서 결정된다. 신호(USignal)의 논리 레벨에 따라서 전력 공급부(11)의 단자(4)와 신호 출력 단자(5)를, 그리고 전력 공급부(11)의 단자(3)와 신호 출력 단자(6)를, 또는 역으로 연결하기 위하여 전환 스위치(TS1, TS2)가 제공된다. 분기 임피던스(ZS1∼ZS4)는 전환 스위치(TS1, TS2)를 작동시키는데 사용된 반도체 스위치, 예컨데, MOSFETS의 ON 저항에 의해서만 결정된 매우 낮은 값을 취할 수 있다. 만약 필요하다면, 이러한 분기 임피던스(ZS1∼ZS4)의 값은 출력 단자(5, 6)에 연결된 전송선(9)의 소스 임피던스 매칭을 위해 증가될 수 있다. 이러한 경우, 적당한 소스 임피던스 매칭을 위해서는, 예를 들어 도 2에 도시된 바와 같이, 전력 공급 단자(3, 4) 양단에 커패시터를 연결하는 것이 좋다.
만약 한 분기의 분기 임피던스가 다른 분기의 각 분기 임피던스와 같다면, 입력 신호(USignal)의 논리 레벨에 관계 없이 증폭부(12-2)는 전력 공급부(11)의 출력 단자(3, 4) 양단에 연결된 부하 레지스터(R)로 작동한다는 것을 알 수 있다. R 값은 상위 분기 임피던스(ZS1또는 ZS2) 및 하위 분기 임피던스(ZS3또는 ZS4)의 신호 출력 단자(5, 6) 양단에 연결된 임피던스의 합과 같다. 만약 분기 임피던스(ZS1∼ZS4)가 0이거나 거의 0이라면, 전력 공급부(11)에 의해 증폭부(12-2)에 공급된 모든 전력은 출력 단자(5, 6)에 연결된 전송선(9)으로 출력된다. 이러한 방법으로 증폭부(12)의 전력 소비를 최소화할 수 있고 동시에 저임피던스 전송선을 통해 전송된 전력은 전원부에 의해 고효율로 제어될 있다. 또한 단자(3, 4)를 통해 전력 공급부에 의해 공급된 전력을 적당히 조절하면 전력 소비를 최소화할 수 있다.
도 5는 LVDS 표준에 따른 수신기로 디지털 신호를 송신하기 위해 사용될 수 있는 출력 버퍼 회로의 전력 공급부(11)에 대한 제2실시예를 나타낸 도면이다. 이러한 표준에 따라서, 출력 버퍼(10)는 출력 버퍼(10)의 신호 출력 단자(5, 6)에 연결된 전송선(9)의 공통 모드 전압 레벨(VC)을 결정한다. 도 1에서 레지스터(RT1, RT2)로 간략히 표현되는 수신기는 공통 모드 전압 레벨(UC)을 제공하지 않는다. 바꿔 말해서, LVDS 표준 수신기는 도 1에 도시된 전압원(UC)을 포함하지 않는다. 이 표준에 따른 수신기에서 전송선(9)의 각 신호선상의 전압은 특정 간격, 즉 접지에 대하여 특정 간격 내의 모든 전압값이 양인 간격에 있을 것이다.
도 5에 도시된 전력 공급부(11)는 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 전력을 공급하고 또한 증폭부(12-2)의 신호 출력 단자(5, 6)에 연결된 전송선(9)의 적당한 공통 모드 전압 레벨을 위해 전력을 제공한다.
전력 공급부(11)의 제1실시예와 마찬가지로, 전력 공급부의 제2실시예는 에너지를 일시적으로 저장하는 수단으로서 작동하는 인덕터(L)를 포함한다. 또한, 스위치(SW1, SW2)는 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전과 레지스터(R)로 간단히 표현되는 단자(3, 4)에 연결된 증폭부(12-2)로의, 인덕터(L)에 저장된 에너지 방전을 제어하기 위해 제공된다. 전력 공급부(11)의 제1실시예와 마찬가지로, 스위치(SW1)는 전원 전압(VCC)을 제공하는 전력 공급 단자(1)와 인덕터(L) 사이에 연결되고 충전 단계를 제어하는 반면에 스위치(SW2)는 방전 단계를 제어한다.
이러한 실시예에서, 스위치(SW2)는 오프셋 전압원(Voff)의 제1단자와 스위치(SW1)와 연결된 인덕터(L)의 단자 사이에 연결된다. 오프셋 전압원(Voff)의 제2단자는 접지(GND)에 접속된 전력 공급 단자(2)와 연결된다. 단자(4)는 인덕터(L)의 타단과 연결되고 한편 단자(3)는 오프셋 전압원(Voff)의 상기 제1단자와 연결된다. 다이오드(D)는 스위치(SW2) 양단에 연결되어 회복 다이오드로 사용될 수 있으며 스위치(SW2)를 대신하여 스위치 자체로 작동될 수 있다. 단자(4)와 접지 사이의 전압을 평활화하기 위해서 전력 출력 단자(4)와 접지 사이에 커패시터(C1)가 연결될 수 있다. 마찬가지로, 단자(3)와 접지 사이의 전압을 평활화하기 위하여 단자(3)와 접지 사이에 커패시터(C2)가 연결될 수 있다. 커패시터(C1, C2) 및 다이오드(D)는 회로에 유익하게 작용하지만 이러한 회로의 기본 작동을 위해 꼭 필요한 것은 아니다. 그러나 다이오드(D)의 기능은 도 2a의 실시예와 같은 중요성을 지니며 또한 이러한 실시예에도 적합하다.
도 3의 타이밍도를 참조해 보면, 충전 단계(A) 동안 스위치(SW1)는 전도 상태이며 반면에 스위치(SW2)는 비전도 상태이다. 이러한 단계 동안 전원 전압(VCC)은 인덕터(L), 부하(R), 및 오스펫 전압원(Voff)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 전원 입력 단자(1)에서 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 R로 표현되는 증폭부(12-2), 단자(3), 및 오프셋 전압원(Voff)을 통해 전원 입력 단자(2)로 흐른다. 이러한 충전 단계(A)에서 전원의 전력은 단자(1, 2)에서 부하(R)로 일부 공급되고 인덕터(L)에 저장된 에너지는 일부 증가한다. 또한, 이러한 단계(A)에 공급된 일부 전력은 오프셋 전압원(Voff)으로 전해진다. 실제 실시예에서 오프셋 전압원(Voff)은 커패시터(C2)와 다이오드의 병렬 연결일 수 있으며, 애노드는 오프셋 전압원의 상기 제1단자이고 캐소드는 오프셋 전압원의 상기 제2단자이다. 이러한 실시예에서 다이오드를 통해 흐르는 전류(I)는 전류(I)로 인한 전진 바이어스 전압을 이용하는 오프셋 전압 유지용으로 이용될 수 있다. 물론, 만약 더 높은 오프셋 전압이 필요하다면, 다이오드는 제너 다이오드로 대체될 수 있으며 제너 다이오드의 캐소드는 상기 오프셋 전압원의 상기 제1단자이고 한편 그것의 애노드는 오프셋 전압원의 제2단자이다.
시간 ta 종료 후 스위치(SW1)는 충전 단계(A)의 종료를 위해 비전도 상태로 전환되고 스위치(SW2)는 방전 단계(B)의 개시를 위해 전도 상태로 변하며 방전 단계에서 인덕터(L)에 저장된 에너지는 단자(3, 4)에 연결된 증폭부(12-2)로 방전된다. 이러한 경우, 인덕터(L)를 통해 흐르는 전류(I)는 증폭부(12-2)를 나타내는 부하(R), 및 스위치(SW2)를 통해 다시 인덕터(L)로 귀환한다. 이러한 단계 동안 인덕터(L)는 단계(A) 동안 누적된 에너지의 적어도 일부를 부하로 방전하고 그 후 증폭부(12-2)에 전력을 공급한다. 부품이 이상적인 것이라 가정하면, 이러한 단계에서 발생하는 전력 낭비는 없다. 또한, 출력 단자(3, 4) 중 어느 것이든지 또는 이 모두와 접지로의 실제적인 전류 경로가 존재하지 않는 한, 오프셋 전압원(Voff)을 통해 흐르는 실제 전류는 없다. 만약 오프셋 전압원(Voff)이 상기에서 설명된 바와 같은 다이오드와 커패시터(C2)의 병렬 연결에 의해 실행된다면, 커패시터(C2)는 단계(B) 동안 오프셋 전압(Voff)을 유지할 것이다.
도 2a의 실시예와 마찬가지로, 듀티 사이클 ta/(ta + tb)을 적당히 설정하면 전력 공급부(11)에서 실제 전력을 낭비하지 않고서도 증폭부(12-2)로 전달되는 전력을 조절할 수 있다.
도 5의 실시예의 변형 실시예는 DPECL 표준에 따르는 수신기에 디지털 신호를 전송하는 이점이 있다. 이러한 변형 실시예에 따라서 이 도면의 회로에서 단자(1)는 접지에 연결되고 단자(2)는 VCC에 연결되며, 오프셋 전압원(Voff)의 극성이 바뀌고, 만약 다이오드가 있다면, 다이오드도 전환된다. 다음에 단자(3)는 VCC보다 낮은 Voff정도의 전위를 가지며 한편 단자(4)는 단자(3)의 전위보다 R 양단의 전압만큼 낮은 전위를 갖는다.
도 6은 GLVDS 표준에 따른 수신기에 디지털 신호를 전송하기 위해 사용될 수 있는 전력 공급부(11)의 제3실시예를 나타낸다. 이러한 표준에 따른 수신기에서 입력 신호의 전위는 접지선의 전위를 포함하는 영역내에 있을 것으로 예상된다. 예를 들어, 수신기는 접지 전위와 상칭하는 차동 신호를 예상한다. 이러한 목적을 위해 GLVDS 수신기는 한 쌍의 전송 레지스터(RT1, RT2), 전송선(9)의 한 컨덕터를 접지에 연결하는 각각의 레지스터를 포함한다. 도 1에서 나타낸 바와 같이 만약 도 1에 도시된 전압원(UC)이 0볼트라면, 즉 접지에 대한 단락 회로를 의미한다. 도 6에 나타낸 전력 공급부(11)는 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 전력을 공급하고 또한 전송선(9)의 컨덕터중 하나가 접지에 대해 양이고 전송선(9)의 다른 컨덕터는 접지에 대해 음이라는 점에서 접지에 대한 전송선상의 대칭 시그널링에 대비한다. 이러한 실시예에 따라서, 이것은 접지에 대하여 적어도 거의 대칭인 전력 공급부(11) 출력 단자(3, 4) 양단의 공급 전압을 제공함으로써 이루어질 수 있다. 이것은 전력 공급부(11)의 출력 단자(4)를 접지에 연결하는 제1임피던스(R1)는 충전 단계 동안 리액턴스 수단(L)을 충전하는 전류 루프에 포함되고, 한편 전력 공급부의 출력 단자(3)를 접지에 연결하는 제2임피던스(R2)는 방전 단계 동안 리액턴스 수단(L)을 방전하는 회로 루프에 포함되도록 전력 공급부(11)를 설계하므로서 이루어질 수 있다. 임피던스(R1, R2)는 전력 공급부(11)의 단자(3, 4)에 대한 그것의 연결에 관한 증폭부(12-2)의 전기적 작동의 개략적인 표현일 수 있다.
정확히 말하면, 전력 공급부(11)의 제1 및 제2실시예와 마찬가지로 전력 공급부(11)의 제3실시예는 에너지를 일시적으로 저장하는 수단으로서 작동하는 인덕터(L)를 포함한다. 또한, 스위치(SW1, SW2)가 제공되어 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전 및 인덕터(L)에 저장된 에너지를 단자(3, 4)에 연결되고 전력 공급부(11)의 출력 단자(3, 4)중 하나와 각각 연결되는 레지스터(R1, R2)로 간략히 표현되는 증폭부(12-2)로의 방전을 제어한다. 레지스터 모두는 전력 공급부(11)의 접지된 입력 단자(2)에 연결된다. 스위치(SW1)는 전력 공급 단자(2)에 관하여 전원 전압(VCC)을 제공하는 전력 공급 단자(1) 및 인덕터(L) 사이에 연결되고 충전 단계를 제어한다. 인덕터(L)의 다른 단자는 전력 공급부(11)의 출력 단자(4)와 연결된다.
스위치(SW2)는 전력 공급부의 출력 단자(3)와 스위치(SW1)와 연결된 인덕터(L)의 단자 사이에 연결된다. 다이오드(D)는 회복 다이오드로 작동하도록 스위치(SW2)를 가로질러 연결되거나 스위치(SW2)를 대신하여 스위치로 사용될 수도 있다. 커패시터(C1)는 단자(4)와 접지 사이의 전압을 평활화하기 위해서 전력 출력 단자와 접지 사이에 연결될 수 있다. 마찬가지로, 커패시터(C2)는 단자(3)와 접지 간의 전압을 평활화하기 위해 단자(3)와 접지 사이에 연결될 수 있다. 커패시터(C1, C2) 및 다이오드(D)는 회로에 유익하게 작용하지만 이러한 회로의 기본 작동을 위해 꼭 필요한 것은 아니다. 그러나 다이오드(D)의 기능은 도 2a의 실시예와 같은 중요성을 지니며 또한 이러한 실시예에도 적합하다.
도 3의 타이밍도를 참조해 보면, 충전 단계(A) 동안 스위치(SW1)는 전도 상태에 있으며 반면에 스위치(SW2)는 비전도 상태에 있다. 이러한 단계 동안 전원 전압(VCC)은 인덕터(L), 부하(R), 및 오스펫 전압원(Voff)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 전원 입력 단자(1)에서 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 증폭부(12-2)를 한 부분을 표현하는 R1을 통해 전원 입력 단자(2)와 연결된 접지로 흐른다. 이러한 충전 단계(A)에서 전원의 전력은 단자(1, 2)에서 부하(R)에 공급되고 인덕터(L)에 저장된 에너지를 부분적으로 증가시킨다. 이러한 단계 동안 부하 임피던스(R1) 양단에서 발생하는 전압 강하는 접지에 연결된 단자(2)에 대하여 출력 단자(4)가 양이 되게 한다.
시간 ta의 종료 후 스위치(SW1)는 충전 단계(A)의 종료를 위해 비전도 상태로 전환되고 스위치(SW2)는 방전 단계(B)의 개시를 위해 전도 상태로 변하며 방전 단계에서 인덕터(L)에 저장된 에너지는 단자(3, 4)에 연결된 증폭부(12-2)로 방전된다. 이러한 단계에서, 인덕터(L)를 통해 흐르는 전류(I)는 증폭부(12-2)를 나타내는 부하 임피던스(R1, R2), 및 스위치(SW2)를 통해 다시 인덕터(L)로 귀환한다. 이러한 단계 동안 인덕터(L)는 단계(A) 동안 누적된 에너지의 적어도 일부를 부하 임피던스(R1, R2)로 방전하고 그 후 증폭부(12-2)에 전력을 공급한다. 방전 단계(B) 동안 부하 임피던스(R1) 양단간의 전압 강하는 단자(4)에서 접지에 관하여 양전위를 유지한다. 이러한 단계에서 부하 임피던스(R2) 양단간에 발생하는 전압 강하는 출력 단자(3)가 접지에 연결된 단자(2)에 대하여 음이되게 한다. 커패시터(C2)가 제공되면 충전 단계(A)가 계속되는 동안 단자(3)에서 음전압을 유지하기가 특히 유리하다.
이상적인 부품이 사용되었다고 가정하면, 충전 단계(A) 및 방전 단계(B)시 이러한 실시예의 전력 공급부(11)에서 발생하는 전력 낭비는 없다.
도 2a의 실시예와 마찬가지로, 듀티 사이클 ta/(ta + tb)을 적당히 설정하면 전력 공급부(11)에서 실제 전력을 낭비하지 않고서도 증폭부(12-2)로 전달되는 전력을 조절할 수 있다.
도 7은 실시예 또는 이 명세서에서 개시된 그것의 변형 실시예들 중의 어느 하나에 따른 전력 공급부(11), 예를 들어 도 4에 나타낸 증폭부(12-2), 및 전송선(9) 사이 그리고 수신기로의 상호 연결을 나타낸 블록도이다. 이 도면은 종단 임피던스(RT1)는 전송선(9)의 한 컨덕터를 접지에 연결하고, 종단 임피던스(RT2)는 전송선(9)의 다른 컨덕터를 접지에 연결하는 것을 나타내는 GLVDS 예를 나타낸다. (ZS1)는 (ZS2)이고 (ZS2)는 (Z1)이며 (ZS3)는 (ZS4)이고 (ZS4)는 (Z2)라는 가정하에, 즉, 증폭부(12-2)가 대칭이라는 가정하에, 임피던스(Z1 및 Z2)를 포함하는 증폭부(12-2)의 점선은 도 4에 관하여 더 자세히 설명한 회로를 나타낸다. 블록(12-2)에서 교차 점선은, 입력 신호 (Usignal)의 논리 레벨에 따라서 단자(4)는 임피던스(Z1)를 통해 단자(5)와 연결되고 단자(3)는 임피던스(Z2)를 통해 단자(6)와 연결되며 또는 단자(4)는 임피던스(Z1)를 통해 단자(6)와 연결되고 단자(3)는 임피던스(Z2)를 통해 단자(5)와 연결된다는 것을 의미한다. 수신 증폭기(15)는 전송선(9)의 수신기 단에서 차동 신호를 감지하고 이들 신호를 수신 증폭부(15)에 의해 작동된 회로로 더 처리하기에 적합한 적당한 논리 레벨로 전환한다. 이러한 증폭기는 어떤 적당한 종류의 차동 증폭기일 수 있으며, 이러한 차동 증폭기의 선택은 본 발명에서는 중요하지 않다.
GLVDS의 특수 경우는 도 7의 간략 블록도를 참조하면 잘 알 수 있다. Z1 = Z2이고 RT1 = RT2라는 가정하에, 증폭부(12-2)와 전력 공급부(11)의 출력 단자(4, 3)의 연결, 전송선(9)의 컨덕터와 증폭부(12-2)의 신호 출력 단자(5, 6)와의 연결, 및 전송선(9)과 접지 사이에 종단 임피던스(RT1, RT2)의 연결은 전력 공급부(11)의 출력 단자(4) 및 접지 사이의 제1임피던스(R1)와 전력 공급부의 출력 단자(3) 및 접지 사이의 제2임피던스(R2) 사이의 연결과 같으며, 도 6에 간략히 나타낸 바와 같은 (R1)뿐만 아니라 (R2)의 값은 각각 (Z1)과 (RT1)의 합이다. 또한, 이 도면 전체에 잘 나타낸 바와 같이, 본 발명에 따른 전력 공급부(11)의 단자(3, 4) 양단의 부하 임피던스는 증폭부의 출력 단자(5, 6)에 연결된 전송선(9)을 갖는 증폭부(12-2)에 의해 구성된다. 만약 증폭부(12-2)가 상기의 관점에 반하여 제공된다면, 부하 임피던스는 증폭부(12-2)의 스위칭 상태와는 관계가 없을 것이다.
도 8은 본 발명에 따른 전력 공급부(11)의 제4실시예를 나타낸다. 전력 공급부(11)의 이러한 실시예는 출력 단자(4, 3)의 양단에 전력 공급부(11)의 입력 단자(1, 2)의 양단에 인가된 입력 전압(VCC)에 따라서 변하는(floating, 浮動) 출력 전압(Uout)을 제공한다. 이러한 견지에서 부동(floating)이라는 것은 입력 단자(1, 2) 중 어느 것에 대하여 출력 단자(3, 4) 중 어느 것의 전위가 정해지지 않았다는 것을 의미한다. 만약 입력 단자(1, 2)의 어느 것이든지 또는 출력 단자(3, 4)의 어느 것 양단에 적당 범위 내의 전압이 인가된다면, 이러한 전압은 결과적으로 입력측과 출력측 사이를 흐르는 전류를 발생시키지 않을 것이다. 또한 이러한 전압은 이러한 실시예의 전력 공급부(11) 작동에 영향을 주지 않는다.
출력 전압 플로팅을 제공하기 위한 목적을 위해서, 이러한 실시예는 한 쌍의 제1스위치(SW1a, SW1b) 및 제2스위치(SW2a, SW2b)를 포함한다. 직렬로 연결된 (SW1a)과 (SW2b)는 입력 단자 중 한 단자(1)와 출력 단자 중 한 단자(3) 사이에 직렬 연결된다. (SW1b)와 (SW2a)는 입력 단자 중의 다른 한 단자(2)와 출력 단자 중의 다른 한 단자(4) 사이에 직렬로 연결된다. 참조 번호(110)는 스위치(SW1a)와 스위치(SW2b) 사이의 연결점을 나타내고 한편 참조 번호(22)는 스위치(SW1b)와 스위치(SW2a) 사이의 연결점이다. 인덕터(L)는 연결점(110)과 연결점(22) 사이에 연결된다. R은 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 의해 구성된 부하 임피던스를 나타낸다. C는 단자(3, 4) 양단의 출력 전압(Uout)을 평활화하기 위해 출력 단자(3, 4) 양단에 연결될 수 있는 커패시터를 의미한다. 또한, 커패시터(나타내지 않음)는 출력 단자(3, 4) 각각과 접지 사이에 연결될 수 있다. D1과 D2는 스위치(SW2a, SW2b) 양단에 연결될 수 있는 회복 다이오드를 나타낸다.
이러한 실시예에서 한 쌍의 제1스위치(SW1a, SW1b)는 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 충전을 제어한다. 한 쌍의 제2스위치는 인덕터(L)에 저장된 에너지를 임피던스(R)로 간략히 나타낸 증폭부(12-2)로 방전하기 위해 제공된다. 타이밍 도 3을 보면, 충전 단계(A) 동안 스위치(SW1a, SW1b)는 전도 상태에 있고 한편 스위치(SW2a, SW2b)는 비전도 상태에 있다. 이러한 상태가 지속되는 동안 전원 전압(VCC)은 인덕터(L) 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 리액턴스 수단으로서 작동하는 인덕터(L)에 저장되는 에너지가 증가하게 된다. 사용된 부품이 이상적인 부품이라 가정하면 단계(A)에서 발생하는 전력 낭비는 없다.
시간(ta)이 종료된 후, 충전 단계(A)를 종료하기 위해 스위치(SW1a, SW1b)는 비전도 상태로 전환되고 한편 방전 단계(B)를 시작하기 위해 (SW2a, SW2b)는 전도 상태로 전환되는데, 여기서 인덕터(L)에 저장된 에너지는 전력 공급부(11)의 단자(3, 4)로 방전된다. 출력 단자(3, 4) 양단에 커패시터(C)를 연결하면 다음의 충전 단계(A) 동안 출력 단자(3, 4) 양단의 출력 전압을 유지하는데 특히 유리하다.
스위치(SW1a, SW1b)와 스위치(SW2a, SW2b)를 이런식으로 배열하면 입력 단자에서 출력 단자로 전해지는 에너지를 제어하면서 모든 출력 단자(3, 4)와 접속이 끊긴 모든 입력 단자(1, 2)를 유지하는 것이 가능하다. 즉, 상기 두 쌍의 스위치와 상기 리액턴스 수단을 통해, 입력 단자(1, 2)중 어느 것과 출력 단자(3, 4) 중 어느 것 사이가 전기적으로 연결되지 않도록 충전 단계(A) 동안 스위치(SW1a, SW1b)는 전도되지만 스위치(SW2a, SW2b)는 전도되지 않는다. 마찬가지로 방전 단계동안 스위치(SW1a, SW1b)는 비전도 상태가 되고 스위치(SW2a, SW2b)는 전도 상태에 있다. 출력 단자(3, 4)에서 입력 단자(1, 2)가 계속 단선됨에 따라 출력 단자(3, 4) 양단에는 부동 출력 전압, 즉, 입력 단자(1, 2)의 전위에 대해 결정된 것이 아닌 출력 전압이 나타난다.
전력 공급부(11)의 전력 공급 단자(1, 2) 및 출력 단자(3, 4) 사이의 회로 단락을 피하기 위해서, 한 쌍의 제1스위치(SW1a, SW1b)와 한 쌍의 제2스위치(SW2a, SW2b)가 시간적으로 중복되지 않는 것이 좋다. 이것은 두 쌍의 스위치에 대한 비전도 상태의 시간 중복을 일으킬 수도 있다. 이러한 상황에서 스위치(SW2a)와 스위치(SW2b) 양단에 각각 연결된 회복 다이오드(D1, D2)는 방전 단계(B) 동안 인덕터(L)에 의한 전류 흐름을 촉진시키기 위하여 회로를 접속한다. 만약 이들 회복 다이오드의 전력 소비가 허용할 수 있는 정도의 것이라면, 한 쌍의 제2스위치(SW2a, SW2b)는 고려치 않고 그대로 유지된다.
사용된 부품이 이상적인 것이라면, 충전 단계(A) 및 방전 단계(B) 동안 이러한 실시예의 전력 공급부(11)에서 발생하는 전력 낭비는 없다.
도 2a의 실시예와 마찬가지로, 듀티 사이클 ta/(ta + tb)을 적당히 설정하면 전력 공급부에서 많은 전력을 낭비하지 않으면서 증폭부(12-2)로 전해지는 전력을 조절할 수 있다.
이 실시예는 예를 들어 도 1에 나타낸 것과 같은, 전송선(9)을 구동하는 증폭부(12-2)가 전원 공급 단자(1, 2)의 전위에 관하여 부동 상태를 유지할 수 있고 또한 전송선(9)의 신호 컨덕터 각각의 전위는 입력 단자(1, 2)에 대해 부동이라는 점에서 특히 유리하다. 이러한 특징은 제4실시예에 따른 출력 버퍼 회로가 레벨 변화 없이 다른 시그널링 표준에 따르는 입력 회로와 상호 작용하는 것을 가능케 한다. 다시 말해, 제4실시예에 따른 전력 공급부(11)를 포함하는 출력 버퍼 회로는 수신기에 의해 결정된 전송선(9) 상의 공통 모드 전압 레벨에 관하여 매우 적응력이 좋다. 특히, 이러한 출력 버퍼 회로는 도 1에 보인 전송선(9)의 종료에 대하여 모든 가능한 대안을 구동할 수 있다. 출력 버퍼는, 만약 도 1에 나타낸 공통 모드 전압(UC)이 적당한 범위 내의 양 또는 음값을 갖고, 따라서 LVDS, GLVDS, DPECL 및 그와 유사한 유형의 수신기들을 구동하는데 적합하다면, 바르게 작동할 것이다. 또한, 이러한 실시예에 따른 출력 버퍼 회로는 도 1의 전압원(UC) 대신에 대개 소정의 임의의 전위를 갖는 전송선(9)의 컨덕터 중 하나를 연결하는 수신기와 상호 작동한다. 상기 출력 버퍼는 또한 전압원(UC)이 없는 경우에 해당하는 플로팅 차동 입력를 가진 수신기와 상호 작동한다. 전송선(9) 상에서 공통 모드 전압 레벨을 정하는 능력을 가진 출력 버퍼를 제공하기 위해서, 입력 단자(1, 2) 중 하나와 출력 단자(3, 4) 중 하나 사이에 전압원(나타내지 않음)이 제공될 수 있다. 이러한 전압원은 제4실시예에 따른 전력 공급부(11)에 의한 유연성을 위해 프로그램 가능하고 또는 단선 가능하다.
도 9는 전치 증폭부(12-1)와 증폭부(12-2)를 포함하는 버퍼 증폭부(12)의 실시예를 나타낸다. 여기서 버퍼 증폭부(12)는 도 8에 나타낸 제4실시예에 따른 전력 공급부(11)와 결합하는 것이 이로우나 전술한 전력 공급부의 실시예중 어느 것과도 상호 작동할 수 있다. 버퍼 증폭부(12)의 전치 증폭부(12-1)와 증폭부(12-2)는 한 쌍의 상보적 신호 선로(S1, S2)를 통해 서로 연결된다. 이러한 선로의 차동 전위는 전치 증폭부(12-1)의 접지 단자(2)와 전치 증폭부(12-1)의 신호 입력 단자(7) 사이에 인가된 입력 신호(Usignal)의 논리 레벨에 달려 있다. 단자(1, 2)는 전압원(VCC)(나타내지 않음)과의 접속을 위한 전력 공급 단자이다.
증폭부(12-2)는 예를 들어 제4실시예에 따른 전력 공급부(11)의 출력과 연결하기 위한 전력 공급 단자(3, 4)를 포함한다. 증폭부(12-2)는 또한 전송선(9)을 수신기에 연결하기 위해 신호 출력 단자(5, 6)를 포함한다.
도 4에 대략 나타낸 바와 같이, 도 8의 증폭부(12-2)는 두 개의 전환 스위치(TS1, TS2), 한 쌍의 스위치로 실시된 각각, 즉 신호 출력 단자(5)와 결합된 한 쌍의 제1스위치와 신호 출력 단자(6)와 결합된 한 쌍의 제2스위치를 포함한다. 증폭부(12-2)의 상기 스위치들이 전력 공급부(11)의 스위치들과 혼동될 때에는 증폭부의 스위치를 신호 스위치라 칭한다. 한 쌍의 제1스위치는 증폭부(12-2)의 전력 공급 단자(3, 4) 사이에 직렬로 연결된다. 이들 스위치 쌍 사이의 연결점은 신호 출력 단자(5)에 연결된다. 제2스위치 쌍은 증폭부(12-2)의 전력 공급 단자(3, 4) 사이에 직렬로 연결되고, 스위치들 사이의 연결점은 신호 출력 단자(6)에 연결된다.
이러한 실시예에 따라서, 스위치 각각은 병렬로 연결되는 n-채널 MOSFET과 p-채널 MOSFET을 포함한다. 특히, 도 9에서, n-채널 MOSFET(27)과 p-채널 MOSFET(33)을 포함하는 제1스위치 쌍의 전력 공급 단자(4)와 신호 출력 단자(5) 사이에는 제1스위치가 연결된다. 제2스위치는 n-채널 MOSFET(32)과 p-채널 MOSFET(30)을 포함하는 전력 공급 단자(3)와 신호 출력 단자(5) 사이에 연결된다. 제2스위치 쌍의 제1스위치는 n-채널 MOSFET(31)과 p-채널 MOSFET(29)을 포함하고 전력 공급 단자(4)와 신호 출력 단자(6) 사이에 연결된다. 제2스위치 쌍의 제2스위치는 n-채널 MOSFET(28)과 p-채널 MOSFET(34)을 포함하고 신호 출력 단자(6) 및 전력 공급 단자(3) 사이에 연결된다.
각 스위치의 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터의 게이트이트들은 상보적 입력 신호들을 수신한다. 즉, n-채널 MOSFET 트랜지스터의 게이트가 고레벨 상태일 때, p-채널 MOSFET 트랜지스터의 게이트는 저레벨 상태가 되도록 각 스위치의 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터의 게이트들은 상보적 신호 선로(S1, S2)와 연결된다. 또한, 신호 출력 단자(5, 6) 중 하나와 전력 공급 단자(4)를 연결하는 스위치와 신호 출력 단자(5, 6) 중 다른 하나와 전력 공급 단자(3)를 연결하는 스위치는 같은 전도 상태를 갖고, 나머지 두 스위치는 다른 전도 상태, 즉 전도 또는 비전도 상태가 되도록, 전치 증폭부(12-1)의 상보적 신호 선로(S1, S2)를 사용하여 8개 MOSFET의 8개 게이트들 간을 접속한다. 각 스위치 쌍의 한 스위치만이 전도되고, 다른 이외의 것은 비전도 된다. 특히, 도 9의 실시예에 따라서, 신호선(S1)은 트랜지스터(27, 28, 29 및 30)의 게이트와 연결되는 한편 신호선(S2)은 트랜지스터(31, 32, 33 및 34)의 게이트와 연결된다.
도 4에 나타낸 임피던스(Zs1~Zs4)는 도 9 각 스위치의 ON 저항을 나타낸다.
이러한 실시예에 따라서 4개 스위치의 각각은 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터를 포함한다는 사실 때문에, 증폭부(12-2)의 공통 모드 작동 범위는 증가될 수 있다. 특히, 단자(2, 3) 사이 및/또는 단자(1, 4) 사이에 전위차가 발생할지라도 증폭부는 바르게 작동되는 것이 바람직하다. 이러한 전위차는 공통 모드 전압 레벨이 접지에 관하여 전송선(9)상에 있는지, 즉, 도 1의 전압원(UC)이 있는지 없는지에 따라 발생한다.
만약 4개의 스위치 각각에 n-채널 MOSFET만 있다면, 단자(2)의 전위 이상으로 단자(3)의 전위를 높이는 단자(3)와 단자(2) 사이의 전위차가 증가하여 결국 신호선(S1 또는 S2)상의 전압이 n-채널 MOSFET을 작동시키는데 더 이상 충분하지 않게 된다. 그러나, p-채널 MOSFET이 있으면 p-채널 MOSFET에 의해 스위치가 제대로 기능하므로 증폭부(12-2)의 작동은 지속될 수 있다. 단자(2)에 대하여 단자(3)의 전위가 증가함에 따라 작동은 이러한 전위차가 너무 커서 p-채널 MOSFET도 제 기능을 더 이상 하지 못하게 될 때까지 계속된다.
이에 따라, 증폭부(12-2)의 4개 스위치 각각에 n-채널 MOSFET과 병렬로 p-채널 MOSFET을 제공하는 것은 증폭부(12-2)의 공통 모드 작동 범위를 확장하는 결과를 가져온다. 도 1에서 UC로 표현된 전송선 상의 공통 모드 전압 레벨이 증폭부(12-2)의 n-채널 MOSFET을 적당하게 작동시키기에 너무 클 때, n-채널 MOSFET 각각에 대해 병렬인 p-채널 MOSFET이 스위칭 작동을 양도 받고 출력 버퍼(10)가 처리할 수 있는 전송선상의 공통 모드 전압 범위(9)가 확장된다.
물론, 만약 증폭부(12-2)가 전송선(9) 상에서 실제 일정한 공통 모드 전압 레벨로 작동한다면, p-채널 MOSFET 또는 n-채널 MOSFET의 공통 모드 레벨에 따라서 그대로 유지된다. 특히, 증폭부(12-2)가 도 2b 또는 2c의 전력 공급부와 상호 작동한다면, n-채널 MOSFET은 그대로 유지될 수 있다. 만약 증폭부가 도 2 또는 도 6의 전력 공급부와 상호 작동한다면, p-채널 MOSFET이 그대로 남아 있게 된다.
도 9의 전치 증폭부(12-1)는 선택적인 것이며 신호선(S1, S2) 중 하나가 낮은 전압을 갖는 한편 다른 신호선이 단자(2)에 대해 높은 전압 레벨상에 있도록 신호 입력 단자(7) 및 전력 공급 단자(2) 사이에 인가된 불균형 입력 신호를 증폭부(12-2)를 다르게 구동시키는 신호선(S1, S2)상의 차동 신호로 전환한다.
신호(S1) 및 (S2) 사이의 적당한 위상 관계를 유지하기 위해서, 전치 증폭부(12-1)는 단자(7)에서 신호선(S1)으로의 신호 지연을 위해 제공되는 일련의 제1인버터(22, 24) 뿐만 아니라 전치 증폭부(12-1)의 단자(7)의 입력 신호를 반전시키는 일련의 제2인버터(23, 25 및 26)를 포함한다. 두 일련의 인버터의 지연 시간을 거의 같게 하기 위해서는 인버터(24)의 입력과 접지 사이에 커패시터(C3)를 연결하는 것이 좋다.
도 9에서 점선은 증폭부(12-2)가 전치 증폭부(12-1)에 대하여 부동으로 설계된다는 것을 나타내기 위한 것이다. 한 쌍의 차동 신호선(S1, S2) 이외에 전치 증폭부(12-1)와 증폭부(12-2) 간의 연결은 필요하지 않다.
도 10은 제1 내지 제3실시예 또는 변형예 중 어느 하나에 따른 전력 공급부(11)의 스위치(SW1, SW2)의 스위칭 상태를 제어하는 제어 수단의 실시예이다. 재설명을 하지 않기 위해서 이 도면은 전력 공급부의 다른 부분과 스위치들 사이의 상호 연결 관계는 나타내지 않았다.
도 10에서 나타낸 제어 수단의 실시예에 따라서, 스위치(SW1, SW2) 각각은 다수의 반도체 스위치를 포함한다. 각 스위치의 모든 반도체 스위치들은 병렬로 연결된다. 도 10에서, 스위치(SW1)는 서로 병렬로 연결된 스위치(SW11, SW12, 및 SW13)를 포함하는 한편 스위치(SW2)는 반도체 스위치(SW21, SW22, 및 SW23)를 포함한다. (SW1)의 임피던스(R10∼R13) 및 (SW2)의 (R40∼R60)는 각 반도체 스위치의 각각의 ON 임피던스를 의미한다.
각 스위치의 스위칭 상태를 제어하기 위해, 스위치(SW1, SW2) 각각에 대한 제어 신호를 지연시키는 일련의 지연 회로가 제공된다. 도 10에서 스위치(SW1)를 위한 일련의 지연 회로는 지연 소자(T1, T2), 지연 소자(T2)의 입력과 연결되는 지연 소자(T1)의 출력을 포함한다. 이러한 소자들이 그것들의 스위칭 상태를 동시에 변화시키는 것이 아니라 순차적으로 변화시키도록 지연 소자(T1, T2)는 반도체 스위치(SW11∼SW13)의 스위칭 상태를 제어하여, 스위치(SW1)가 그것의 전도 상태를 비전도 상태에서 전도 상태로 또는 전도 상태에서 비전도 상태로 순차적으로 변하게 한다. 이를 위해, 스위치(SW11)의 제어 단자에 인가된 제어 신호는 지연 소자(T1)에 의해 지연되고 지연된 제어 신호는 스위치(SW12)의 제어 단자에 인가된다. 이렇게 지연된 신호는 지연 소자(T2)에 인가되고, 그로서 더 지연되어 다음에 스위치(SW13)의 제어 단자에 인가된다.
반도체 스위치(SW21∼SW23)을 포함하는 스위치(SW2)에 대해서 각각의 ON 저항은 임피던스(R40∼R60)로 표현된다. 스위치(SW2)의 반도체 스위치들은 일련의 제2지연 회로(T4, T5)에 의해 작동된다. 일련의 제2지연 소자(T4, T5)와 제2스위치(SW2)의 반도체 스위치(SW21∼SW23)의 기능과 작동은 스위치(SW1)의 해당 구성 소자와 일치한다.
그것의 입력, 즉, 지연 소자(T1)의 입력을 갖는 일련의 제1지연 소자(T1, T2)는 두 개의 AND 게이트(14)의 출력에 연결된다. 일련의 제1지연 소자(T1, T2)의 출력, 즉 지연 소자(T2)의 출력은 지연 소자(T3)의 입력과 연결되고, 지연 소자(T3)의 출력은 두 개의 입력 NOR 게이트(13)의 한 입력(31)과 연결된다. NOR 게이트(13)의 출력은 일련의 제2지연 소자, 즉 지연 소자(T4)의 입력과 연결된다. 일련의 제2지연 소자의 출력, 즉 지연 소자(T5)의 출력은 지연 소자(T6)의 입력과 연결되고, 이것의 반전된 출력은 AND 게이트(14)의 한 입력(41)과 연결된다. AND 게이트(14)의 제2입력 및 NOR 게이트(13)의 제2입력이 서로 연결되고 제어 입력(Tin)으로 제어 신호 발생기(나타내지 않음)의 제어 신호를 수신한다.
제어 신호 발생기는, 도 3에서 보인 바와 같이, 번갈아 일어나는 충전 단계(A) 및 방전 단계(B)에 상응하는 두 논리 상태간을 교대하는 제어 신호를 발생시킨다.
도 12는 도 10 회로의 제어 단자(Tin)에 인가된 제어 신호의 논리 상태에 따라서 스위치(SW1)의 반도체 스위치(SW11∼SW13)와 스위치(SW2)의 반도체 스위치(SW21∼SW23)의 작동을 나타내기 위한 표이다.
도 12에서, 표의 왼쪽 칸(Tin)은 제어 신호(Tin)의 논리 상태를 나타낸다. 다음 칸(Cyc)에는 스위치(SW1, SW2)의 스위칭 상태에 따라서 충전 단계(A)인지 또는 방전 단계(B)인지가 나타나 있다.
다음 칸(Stat)은 회로 도 10의 반도체 스위치(SW11~SW13) 및 (SW21~SW23) 6개 모두의 상태를 나타낸다. 이 칸으로부터 12가지의 다른 스위칭 상태로 분류될 수 있음을 알 수 있다.
최종적으로, 마지막 칸(SW1, SW2)은 각 반도체 스위치의 스위칭 상태를 나타낸다. 이를 위해, (SW1) 칸은 다시 세 칸, 즉, (SW11)와 관련된 왼쪽 칸, (SW12)에 관련된 중간 칸, 그리고 (SW13)에 관련된 오른쪽 칸으로 나뉜다. 마찬가지로, (SW2) 칸도 또한 (SW21), (SW22), (SW23)에 대한 것을 각각 나타내는 세 개의 칸으로 나뉜다. (SW1), (SW2)의 부수적인 세 개의 칸 각각은 전도 상태가 되는 각각의 반도체 스위치를 표시하는 기입 항목 C든지, 또는 각각의 반도체 스위치가 비전도 상태에 있다는 것을 나타내는 기입 항목 0이든지를 취할 수 있다. 다음 설명은 스위치(SW1)가 완전 폐쇄 상태, 즉 (SW1)의 모든 반도체 스위치가 전도되고, 한편 스위치(SW2)는 완전 개방 상태, 즉 (SW2)의 모든 반도체 스위치가 비전도된 상태로 시작한다. 이러한 상태는 (1)로 분류된 상태이며 전력 공급부(11)의 방전 단계(A)에 해당하는 상태이다.
1에서 0으로의 제어 신호(Tin) 변이로 인해 스위치(SW1, SW2)의 반도체 스위치는 상태(2∼6)에 해당하는 단계(A)에서 (B)로의 변이를 행한다. Tin이 1에서 0으로 변하므로서 AND 게이트(14)의 출력은 실제적인 지연 없이 논리 상태 0을 나타내며, 이 결과 스위치(SW11)는 비전도 상태로 변한다(상태 2). T1으로 정해진 지연 시간의 종료 후 스위치(SW12) 또한 비전도 상태로 변한다(상태 3). T2에 의해 결정된 지연 시간이 더 지난 후 스위치(SW13)도 비전도 상태로 변하게 된다(상태 4). 이러한 상태(4)는 6개의 모든 반도체 스위치가 비전도되고, (SW1, SW2)의 전도 상태가 시간적으로 중복됨으로써 전력 공급부(11)의 전원 공급 단자(1, 2)간 회로가 단락되는 것을 피하기 위한 상태이다.
(T3)으로 정해진 지연 시간의 종료 후에만 NOR 게이트(13)의 입력(31)은 0(low)이 되고 결과적으로 NOR 게이트(13)의 출력은 1(high)이 되며 (SW2)의 스위치(SW21)는 전도된다(상태 5). 따라서, 그것은 상태(4)의 기간을 결정하는 (T3)의 지연 시간이 된다. 만약 지연 소자(T3)가 없다면, 상태(5)는 곧 스위치(SW13, SW21)의 전도 상태의 중복을 일으킬 수 있는 상태(3)가 될 것이다.
지연 소자(T4)는 (SW21)의 스위칭 상태를 제어하는 제어 신호를 지연시키고 (T4)에 의해 정해진 지연 시간이 지난 후 스위치(SW22)는 전도 상태가 된다(상태 6). (T5)에 의해 정해진 지연 시간 후 스위치(SW23)는 충전 단계(A) 및 방전 단계(B) 간의 변이를 끝내는 전도 상태(상태 7)가 된다. 충전 단계(B)에 해당하는 상태(7)는 단자(Tin)에서 제어 신호가 논리 0인 동안 유지된다.
반도체 스위치(SW21)가 실제적인 지연 없이 비전도되도록 (Tin)에서 논리 0에서 논리 1로의 제어 신호 변이로 NOR 게이트(13)의 출력은 논리 0을 기입한다. (Tin)이 0에서 1로 변하면, 상태(8∼12)에 해당하는 방전 단계(B)에서 충전 단계(A)로의 변이가 시작된다. 0에서 1로의 Tin변이는 스위치(SW21)의 상태에 즉시 영향을 주는 반면에, T6의 출력이 반도체 스위치(SW23)가 전도상태로 변한 후 지연 소자(T6)에 의해 결정된 지연 시간의 종료후 논리 0으로 변하고, 따라서 AND 게이트(14)의 출력은 논리 0으로 고정되기 때문에 AND 게이트(14)의 출력은 Tin의 논리 상태에 관계없이 논리 0이므로 스위치(SW11)는 당분간 비전도 상태로 남아 있게 된다. (T4)에 의해 정해진 지연 시간 종료 후 스위치(SW22) 비전도 상태로 변하고(상태 9), 스위치(SW23)는 (T5)에 의해 정해진 지연 후 비전도 상태로 변한다(상태 10). 상태(10)는 모든 반도체 스위치가 비전도 상태에 있는 상태(4)에 해당한다.
(T6)에 의해 정해진 지연 시간 종료 후 AND 게이트(14)의 입력(41)은 논리 1을 입력하고 결과적으로 AND 게이트(14)의 출력은 논리 1로 변하고 스위치(SW11)는 전도된다(상태 11). 따라서, (T6)으로 인한 지연은 상태(10)의 지속 기간을 결정하며 여기서 모든 반도체 스위치(SW11∼SW13) 및 (SW21∼SW23)는 비전도 상태가 된다. 이러한 방법으로 지연 소자(T6)는 (SW23)과 (SW11)의 전도 상태 중복을 피한다.
지연 소자(T1)는 스위치(SW11)를 전도 상태로 변하게 하는 제어 신호를 소정의 지연 시간으로 지연시키고 다음에 반도체 스위치(SW12)는 전도 상태로 변한다(상태 12). (T2)에 의해 정해진 지연 시간이 더 지난 후 반도체 스위치(SW13)는 전도된다. 방전 단계(B)에서 충전 단계(A)로의 변이가 완료되면 반도체 스위치들은 1에서 0으로의 Tin의 다음 변화까지 완전한 충전 및 방전 사이클을 완료하는 상태 1을 유지한다.
다수의 반도체 스위치를 포함하는 각 스위치(SW1, SW2)를 병렬로 연결하므로서 충전 단계 및 방전 단계 간 또는 역으로의 변이 동안 전류파 형성 형태를 제어하는 것이 가능하다. 이러한 방법으로, 전원 시스템의 스퓨리어스 잡음을 야기하는 전류 스파이크를 억제할 수 있다. 스위치(SW1, SW2)로 스위치된 전류의 파형은 스위치(SW1)의 임피던스(R10, R20, R30) 및 스위치(SW2)의 (R40, R50, R60) 각각에 대한 값을 적당히 선택함으로써 형성될 수 있다. 또한 지연 소자(T3, T6)로 인해 스위치(SW1, SW2) 전도 상태의 중복 시간을 피할 수 있고 이들 소자는 적당히 제어될 수 있는 지속 기간의 스위치(SW1, SW2) 비전도 상태의 중복 시간을 제공한다.
도 11은 본 발명의 제4실시예에 따른 전력 공급부(11) 스위치(SW1a, SW1b, SW2a, 및 SW2b)의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸다. 도 10의 실시예와 마찬가지로 스위치(SW1a, SW1b, SW2a, 및 SW2b)의 각각은 병렬로 연결된 다수의 반도체 스위치를 포함한다. 특히, 스위치(SW1a)는 반도체 스위치(SW14, SW15, 및 SW16)를 포함한다. 스위치(SW1b)는 반도체 스위치(SW17, SW18, 및 SW19)를 포함한다. 그리고, 스위치(SW2a)는 반도체 스위치(SW24, SW25, 및 SW26)를 포함하며, 스위치(SW2b)는 반도체 스위치(SW27, SW28, 및 SW29)를 포함한다. 임피던스(R11, R21, R31, R41, R51, R61, R71, R81, R91, R101, R111, 및 R121)는 각 반도체 스위치들의 ON 임피던스를 나타낸다.
도 10의 실시예와 마찬가지로 도 12는 지연 소자(T1∼T3 ; T4∼T6), NOR 게이트(13) 및 AND 게이트(14)를 포함하는 제어 회로를 나타낸다. 이러한 소자들의 상호 연결은 도 10을 참조하여 설명되어진 것과 동일하다. 도 11에서, AND 게이트(14)의 출력은 스위치(SW14, SW17)의 스위칭 상태를 제어하고, 지연 소자(T1)의 출력은 스위치(SW15, SW18)를 제어하는 한편 지연 소자(T2)의 출력은 (SW16, SW19)의 스위칭 상태를 제어한다. NOR 게이트(13)의 출력은 스위치(SW24, SW27)의 스위칭 상태를 제어하고, 지연 소자(T4)의 출력은 스위치(SW25, SW28)의 스위칭 상태를 제어하는 한편 지연 소자(T5)의 출력은 스위치(SW26, SW29)의 스위칭 상태를 제어한다. 스위치(SW17)의 화살표는 스위치(SW14, SW17)의 스위칭 상태가 항상 일치하도록 (SW14)를 제어하는 같은 제어 신호가 또한 (SW17)을 제어한다는 것을 나타낸다. 상기 (SW18)의 화살표는 (SW15, SW18)의 스위칭 상태가 항상 일치하도록 (SW15)를 제어하는 같은 제어 신호가 또한 (SW18)을 제어한다는 것을 나타낸다. 준용하여, 반도체 스위치(SW19) 및 스위치(SW27∼SW29)에 대해서도 마찬가지이다.
스위치(SW1a, SW1b, SW2a, 및 SW2b)의 제어에 관하여, 참조 부호는 도 12의 표로 작성된다. 도 11의 실시예를 위해 주어진 도 12에 관한 설명은, 도 12의 (SW1)칸의 부수적인 세 칸중 왼쪽의 칸은 (SW14) 뿐만 아니라 (SW17)의 스위칭 상태를 나타내고, 중간 칸은 (SW15 및 SW18)의 스위칭 상태를 나타내며, 오른 쪽 칸은 (SW16) 뿐만 아니라 (SW19)의 스위칭 상태를 나타낸다를 것을 제외하고는 도 10의 실시예에 대한 도 12의 설명을 적용한다. 마찬가지로, (SW2)의 왼쪽 칸은 (SW24, SW27)의 스위칭 상태를 나타낸다. 중간 칸은 (SW25, SW28)의 스위칭 상태를 나타내며 오른쪽 칸은 (SW26, SW29)의 스위칭 상태를 나타낸다. 상태(1)에서 상태(12)로, 그리고 다시 상태(1)로 돌아가는 상태의 순서는 도 10이 실시예에 관하여 설명되어진 것과 완전히 같다. 도 11에서, 지연 소자(T3, T67)는 충전 단계(A) 및 방전 단계(B) 사이에 시간적 중복이 일어나지 않게 한다. 다시 말해, 지연 소자(T3, T6)는 스위치(SW1a, SW1b, SW2a, 및 SW2b)를 제어하여 스위치(SW1a, SW1b, SW2a, 및 SW2b)가 제4실시예의 전력 공급부(11)의 출력 단자(3, 4)와 언제나 단선시킨다. 도 10의 실시예와 마찬가지로, 도 11의 반도체 스위치의 ON 임피던스 값을 적당히 선택하면 전원 시스템에서 잡음 전류 스파이크를 피하기 위해서 공급 전류 파형을 형성하는 것을 가능케한다.
도 10에서 스위치(SW1, SW2)를 구성하는 또는 도 11에서 (SW1a, SW1b, SW2a, 및 SW2b)를 구성하는 반도체 스위치들은 MOSFET일 수 있으며, MOSFET의 게이트는 각 제어 단자로 작동하고 채널은 스위치로 작동한다.
지연 소자(T1∼T6)는 인버터, 그것의 출력과 전력 공급 단자(1) 중 하나 사이에 연결된 커패시터를 구동하는 인버터로 실시될 수 있다.

Claims (29)

  1. 디지털 신호 출력용 출력 버퍼 회로에 있어서,
    출력 버퍼 회로는 부하를 구동시키는 버퍼 증폭부(12)와 버퍼 증폭부(12)에 전력을 공급하는 전력 공급부(11)를 포함하는데, 상기 전력 공급부(11)는,
    전원(VCC)과 접속되는 한 쌍의 입력 단자(1, 2)와 상기 증폭부(12)와 접속된 한 쌍의 출력 단자(3, 4);
    에너지를 일시적으로 저장하는 리액턴스 수단(L);
    상기 전원(VCC)의 에너지를 상기 리액턴스 수단으로 충전하는 충전 단계(A), 및 상기 리액턴스 수단(L)에 저장된 에너지의 적어도 일부를 상기 출력 단자(3, 4)로 방전하는 방전 단계(B)를 제공하는데 적당한 스위칭 수단(SW)을 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  2. 제1항에 있어서,
    상기 스위칭 수단(SW)은 충전 단계 및 방전 단계 동안 출력 단자(3, 4)와 입력 단자(1, 2)를 사이의 연결을 끊는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제2항에 있어서,
    상기 스위칭 수단(SW)은,
    상기 충전 단계에서 상기 리액턴스 수단(L)과 상기 입력 단자(1, 2)를 연결하고 상기 방전 단계에서는 상기 입력 단자(1, 2)와 리액턴스 수단(L)의 연결을 끊는 한 쌍의 제1스위치(SW1a, SW1b); 및
    상기 방전 단계에서는 상기 리액턴스 수단(L)과 상기 출력 단자(3, 4)를 연결하고 상기 방전 단계에서는 상기 출력 단자(3, 4)와 리액턴스 수단(L)의 연결을 끊는 한 쌍의 제2스위치(SW2a, SW2b)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제3항에 있어서,
    상기 한 쌍의 제1스위치(SW1)의 제1스위치(SW1a)와 상기 한 쌍의 제2스위치의 제1스위치(SW2b)는 그것들 사이의 제1탭(1)과 직렬로 연결되고;
    상기 한 쌍의 제1스위치(SW1)의 제2스위치(SW1b)와 상기 한 쌍의 제2스위치(SW2)의 제1스위치(SW2a)는 그것들 사이의 제2탭(22)과 함께 직렬로 연결되고; 그리고
    상기 리액턴스 수단(L)의 제1 및 제2단자, 각각은 상기 제1탭과 제2탭에 각각 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  5. 제3항 또는 제4항에 있어서,
    몇몇 또는 모든 스위치(SW)는 반도체 스위치를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제5항에 있어서,
    상기 제2스위치 쌍(SW)의 스위치들은 방전 단계에서는 순방향 바이어스되고 충전 단계에서는 역방향 바이어스되어 연결되는 다이오드들인 것을 특징으로 하는 출력 버퍼 회로.
  7. 제5항에 있어서,
    각각의 반도체 스위치(SW1a, SW1b, SW2a, SW2b)는 채널이 병렬로 연결된 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  8. 제7항에 있어서,
    각 쌍의 반도체 스위치(SW1, SW2)는 반도체 스위치의 스위칭 상태를 제어하는 제어 신호 지연용 지연 회로(T1, T2; T3, T4)를 포함하고;
    반도체 스위치 각 쌍의 전계 효과 트랜지스터의 제어 게이트는 일련의 지연 회로 각각과 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  9. 제1항에 있어서,
    상기 스위칭 수단(SW)은 상기 충전 단계를 실행시키는 반도체 스위치(SW1)와 상기 방전 단계를 실행시키는 반도체 스위치(SW2)를 포함하는데;
    상기 제1스위치(SW1)는 한 쌍의 상기 입력 단자(1, 2)와 상기 리액턴스 수단(L)의 제1단자 사이에 연결되고;
    상기 제2스위치(SW2)는 상기 리액턴스 수단(L)의 제1단자와 한 쌍의 상기 출력 단자(3, 4) 사이에 연결되고;
    상기 리액턴스 수단(L)의 제2단자는 상기 출력 단자(3, 4) 쌍의 다른 출력 단자(4)에 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  10. 제9항에 있어서,
    상기 한 출력 단자(3)는 상기 한 쌍의 입력 단자(1, 2)의 다른 입력 단자(2)에 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  11. 제9항에 있어서,
    상기 한 출력 단자(3)는 전압원(Voff)의 제1단자와 연결되고, 여기서 제2출력 단자는 한 쌍의 상기 입력 단자(1, 2)의 다른 입력 단자(2)와 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  12. 제11항에 있어서,
    상기 전압원(Voff)은 병렬로 연결된 커패시터(C2)와 다이오드를 포함하는데 여기서 애노드는 상기 한 출력 단자(3)와 연결되고 캐소드는 상기 다른 입력 단자(2)와 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  13. 제9항에 있어서,
    제1부하 임피던스(R1)는 상기 한 출력 단자(3)와 상기 다른 입력 단자(2)사이에 연결되고;
    제2부하 임피던스(R2)는 상기 다른 출력 단자(4)와 상기 다른 입력 단자(2)사이에 연결되는 것이 특징인 출력 버퍼 회로.
  14. 제13항에 있어서,
    상기 버퍼 증폭부(12)의 신호 출력 단자(5, 6)에 연결된 전송선(9)을 포함하는 상기 증폭부(12)는 상기 제1 및 제2부하 임피던스(R1, R2)를 제공하고;
    상기 전송선(9)의 종단은 상기 다른 입력 단자(2)와 제1 및 제2부하 임피던스(R1, R2)를 연결하기에 적합한 것이 특징인 출력 버퍼 회로.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    반도체 스위치(SW1, SW2) 각각은 병렬로 연결된 채널의 다수 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  16. 제15항에 있어서,
    일련의 제1지연 회로(T1, T2) 및 일련의 제2지연 회로(T4, T5)는 상기 스위치들의 스위칭 상태를 제어하는 제어 신호(Tin)를 지연하고;
    상기 제1스위치(SW1)의 전계 효과 트랜지스터의 게이트는 상기 일련의 제1지연 회로(T1, T2)에 연결되고, 상기 제2스위치(SW2)의 전계 효과 트랜지스터의 게이트는 상기 일련의 제2지연 회로(T4, T5)에 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  17. 제8항 또는 제16항에 있어서,
    일련의 제1지연 회로(T1, T2)의 출력은 두 입력 NOR 게이트(13)의 제1입력(31)에 연결되고;
    NOR 게이트(13)의 출력은 일련의 제2지연 회로(T4, T5)의 입력에 연결되고;
    일련의 제2지연 회로(T4, T5)의 반전된 출력은 두 입력 AND 게이트(14)의 제1입력(41)에 연결되고, AND 게이트(14)의 출력은 일련의 제1지연 회로(T1, T2)의 입력에 연결되고; 그리고
    상기 NOR 게이트(13)의 제2입력과 상기 AND 게이트(14)의 제2입력은 함께 연결되고 상기 제어 신호(Tin)를 수신하기에 적합한 것을 특징으로 하는 출력 버퍼 회로.
  18. 제17항에 있어서,
    제1지연 회로(T3)는 일련의 제1지연 회로(T1, T2)의 입력과 상기 NOR 회로(3)의 제1입력(31) 사이에 연결되고; 그리고
    제2지연 회로(T6)는 일련의 제2지연 회로의 출력과 상기 AND 게이트(4)의 제1입력(41) 사이에 연결되는 것이 특징인 출력 버퍼 회로.
  19. 전술한 청구항들 중 어느 한 항에 있어서,
    회복 다이오드(D)는 상기 스위치들(SW1, SW2, SW1a, SW1b, SW2a, SW2b) 중 적어도 어느 하나의 양단에 연결되는 것이 특징인 출력 버퍼 회로.
  20. 전술한 청구항들 중 어느 한 항에 있어서,
    상기 버퍼 증폭부(12)는 상기 제1출력 단자(4)와 상기 전력 공급부(11)의 상기 제2출력 단자(3) 사이에 직렬로 연결된 한 쌍의 제1신호 스위치(27, 33 ; 30, 32) 및 상기 제1출력 단자(4)와 상기 전력 공급부의 상기 제2출력 단자(3) 사이에 직렬로 연결된 스위치(29, 31 ; 28, 34)를 포함하는데;
    여기서, 상기 제1쌍의 상기 신호 스위치(27, 33 ; 30, 32) 간의 제1연결점은 상기 버퍼 증폭부(12)의 제1신호 출력 단자(5)와 연결되고 상기 제2스위치(29, 31 ; 28, 34) 쌍 사이의 제2연결점은 상기 버퍼 증폭부(12)의 제2신호 출력 단자(6)와 연결되고;
    만약 상기 버퍼 증폭부(12)의 입력 신호(Usignal)가 제1논리 레벨을 유지한다면, 상기 제1신호 출력 단자(5)는 상기 전력 공급부(11)의 상기 제1출력 단자(4)와 연결되고 상기 제2신호 출력 단자(6)는 상기 전력 공급부의 상기 제2출력 단자(3)와 연결되고; 그리고
    만약 상기 버퍼 증폭부(12)의 상기 입력 신호(Usignal)가 제2논리 레벨을 유지한다면, 상기 제1신호 출력 단자(5)는 상기 전력 공급부(11)의 상기 제2출력 단자(3)와 연결되고 상기 제2신호 출력 단자(6)는 상기 전력 공급부(11)의 상기 제1출력 단자(4)와 연결되도록,
    상기 제1 및 제2쌍의 상기 신호 스위치들의 제어 단자가 연결되는 것이 특징인 출력 버퍼 회로.
  21. 제20항에 있어서,
    상기 신호 스위치들의 각각은 n-채널 MOSFET과 p-채널 MOSFET을 포함하는데 MOSFET의 채널은 병렬로 연결되고 게이트는 상보적 입력 신호를 수신하는 것을 특징으로 하는 출력 버퍼 회로.
  22. 제21항에 있어서,
    상기 제2신호 스위치 쌍의 상기 제1스위치(29, 31)와 상기 제1신호 스위치 쌍의 상기 제2스위치(30, 32)의 상기 p-채널 MOSFET(29, 30)의 게이트와, 상기 제1신호 스위치 쌍의 상기 제1스위치(27, 33)와 상기 제2신호 스위치 쌍의 상기 제2스위치(28, 34)의 n-채널 MOSFET(27, 28)의 게이트는 입력 신호(S1)를 수신하고;
    상기 제2신호 스위치 쌍의 상기 제2스위치(28, 34)와 상기 제1신호 스위치 쌍의 상기 제2스위치(27, 34)의 상기 p-채널 MOSFET(33, 34)의 게이트와, 상기 제2신호 스위치 쌍의 상기 제2스위치(30, 32)와 상기 제2신호 스위치 쌍의 상기 제1스위치(29, 31)의 n-채널 MOSFET(31, 32)의 게이트는 반전된 입력 신호(S2)를 수신하는 것을 특징으로 하는 출력 버퍼 회로.
  23. 전술한 청구항들 중 어느 한 항에 있어서,
    평활 리액턴스(C)는 출력 단자(3, 4) 양단에 연결되는 것을 특징으로 하는 출력 버퍼 회로.
  24. 전술한 청구항들 중 어느 한 항에 있어서,
    상기 전력 공급부(11)의 적어도 상기 스위치 수단(SW)과 상기 증폭부(12)는 공통 반도체 칩상에 집적되는 것을 특징으로 하는 출력 버퍼 회로.
  25. 전술한 청구항들 중 어느 한 항에 있어서,
    상기 리액턴스 수단(L)은 인덕터인 것을 특징으로 하는 출력 버퍼 회로.
  26. 전술한 청구항들 중 어느 한 항에 있어서,
    출력 버퍼 회로는 다수의 신호 채널을 위해 다수의 증폭부(12)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  27. 전술한 청구항들 중 어느 한 항에 있어서,
    제어 수단은 상기 스위치들(SW1, SW2, SW1a, SW1b, SW2a, SW2b)의 스위칭 작동을 제어하는 것을 특징으로 하는 출력 버퍼 회로.
  28. 증폭부(12) 및 입력 단자(1, 2), 에너지를 일시적으로 저장하는 리액턴스 수단(L), 및 상기 증폭부(12)에 연결된 출력 단자(3, 4)를 포함하는 전력 공급부(11)로 이루어진 출력 버퍼 회로를 작동시키는 방법에 있어서:
    입력 단자(1, 2)를 전압원(VCC)에 연결하는 단계;
    상기 리액턴스 수단(L)을 상기 리액턴스 수단(L)에 에너지를 충전하는 상기 입력 단자(1, 2)에 연결하는 단계; 및
    상기 리액턴스 수단(L)을 상기 증폭부(12)로 상기 에너지의 적어도 일부를 방전하는 상기 출력 단자(3, 4)에 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제28항에 있어서,
    상기 리액턴스 수단(L)을 상기 출력 단자(3, 4)에 연결하기 전에 모든 입력 단자는 상기 리액턴스 수단(L)과 단선되고, 상기 리액턴스 수단(L)을 상기 입력 단자(1, 2)에 연결하기 전에는 모든 출력 단자가 상기 리액턴스 수단(L)에서 단선되어 있는 것을 특징으로 하는 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU1378797A (en) * 1996-01-16 1997-08-11 Telefonaktiebolaget Lm Ericsson (Publ) Output buffer switching circuit
US6175952B1 (en) * 1997-05-27 2001-01-16 Altera Corporation Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions
DE19803796B4 (de) * 1998-01-30 2006-10-26 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung
US7196556B1 (en) * 1998-07-02 2007-03-27 Altera Corporation Programmable logic integrated circuit devices with low voltage differential signaling capabilities
US6130548A (en) * 1999-07-09 2000-10-10 Motorola Inc. Signal converting receiver having constant hysteresis, and method therefor
US6600338B1 (en) * 2001-05-04 2003-07-29 Rambus, Inc. Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage
US6566911B1 (en) * 2001-05-18 2003-05-20 Pixelworks, Inc. Multiple-mode CMOS I/O cell
US6529050B1 (en) * 2001-08-20 2003-03-04 National Semiconductor Corporation High-speed clock buffer that has a substantially reduced crowbar current
JP4721578B2 (ja) * 2001-09-07 2011-07-13 ルネサスエレクトロニクス株式会社 ドライバ回路
US7702293B2 (en) 2001-11-02 2010-04-20 Nokia Corporation Multi-mode I/O circuitry supporting low interference signaling schemes for high speed digital interfaces
DE10155526C2 (de) 2001-11-12 2003-09-04 Infineon Technologies Ag LVDS-Treiber für kleine Versorungsspannungen
US7362146B2 (en) * 2005-07-25 2008-04-22 Steven Mark Macaluso Large supply range differential line driver
US20070206640A1 (en) * 2005-11-10 2007-09-06 X-Emi, Inc. Active signal management in cables and other interconnects
US8653853B1 (en) * 2006-12-31 2014-02-18 Altera Corporation Differential interfaces for power domain crossings
JP5971113B2 (ja) 2012-12-26 2016-08-17 富士通株式会社 差動信号スキュー調整方法および送信回路
US8791743B1 (en) * 2013-02-18 2014-07-29 Apple Inc. Balanced level shifter with wide operation range
TWI610314B (zh) * 2014-03-10 2018-01-01 Toshiba Memory Corp 半導體積體電路裝置
KR102143197B1 (ko) 2020-03-11 2020-08-11 (주)에프엠코퍼레이션 리프트 기능을 갖는 자동차용 쇼링장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
US4527081A (en) * 1983-02-11 1985-07-02 The United States Of America As Represented By The Scretary Of The Army Overshoot predriven semi-asynchronous driver
JPS61294931A (ja) * 1985-06-21 1986-12-25 Mitsubishi Electric Corp 半導体装置およびデ−タ伝送路
US5179293A (en) * 1988-11-28 1993-01-12 Analog Devices, Inc. Bipolar output stage switching circuit
JP2902016B2 (ja) * 1989-11-21 1999-06-07 株式会社日立製作所 信号伝送方法および回路
US5263049A (en) * 1990-02-15 1993-11-16 Advanced Micro Devices Inc. Method and apparatus for CMOS differential drive having a rapid turn off
JPH0435224A (ja) * 1990-05-28 1992-02-06 Nec Corp 半導体装置
JP2943542B2 (ja) * 1992-11-25 1999-08-30 株式会社デンソー 差動型データ伝送装置
JPH06188718A (ja) * 1992-12-15 1994-07-08 Mitsubishi Electric Corp 半導体集積回路装置
US5319259A (en) * 1992-12-22 1994-06-07 National Semiconductor Corp. Low voltage input and output circuits with overvoltage protection
SE515490C2 (sv) * 1993-12-03 2001-08-13 Ericsson Telefon Ab L M Signaleringssystem
JPH07249975A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 状態遷移時間制御型差動出力回路
SE503568C2 (sv) * 1994-03-23 1996-07-08 Ericsson Telefon Ab L M Signalmottagande och signalbehandlande enhet
FI945346L (fi) * 1994-11-14 1996-05-15 Finland Telecom Oy Menetelmä ja järjestelmä puhelukustannusten perimiseksi
JPH08251010A (ja) * 1995-03-10 1996-09-27 Mitsubishi Electric Corp 半導体装置
DE19510947C1 (de) * 1995-03-25 1996-11-28 Hella Kg Hueck & Co Schaltungsanordnung zum Betrieb in verschiedenen Betriebsspannungsbereichen
US5585744A (en) * 1995-10-13 1996-12-17 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across a conductive line

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Publication number Publication date
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