JPH05218434A - 半導体装置及び液晶表示装置 - Google Patents
半導体装置及び液晶表示装置Info
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- JPH05218434A JPH05218434A JP4045092A JP4045092A JPH05218434A JP H05218434 A JPH05218434 A JP H05218434A JP 4045092 A JP4045092 A JP 4045092A JP 4045092 A JP4045092 A JP 4045092A JP H05218434 A JPH05218434 A JP H05218434A
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- Thin Film Transistor (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】
【構成】 絶縁層上に形成した単結晶Ｓｉ薄膜からなる
活性層を有するＰＭＯＳトランジスタ、ＮＭＯＳトラン
ジスタからなるＣＭＯＳインバータであって、ＮＭＯＳ
トランジスタのチャネル領域に電極取り出し部が形成さ
れ、Ｓｉ基板に接続されていることを特徴とする半導体
装置。 【効果】 ＮＭＯＳトランジスタのチャネル領域を部分
空乏化、ＰＭＯＳトランジスタのチャネル領域を完全空
乏化して耐圧性が高く、寄生容量の小さい装置とするこ
とができる。
活性層を有するＰＭＯＳトランジスタ、ＮＭＯＳトラン
ジスタからなるＣＭＯＳインバータであって、ＮＭＯＳ
トランジスタのチャネル領域に電極取り出し部が形成さ
れ、Ｓｉ基板に接続されていることを特徴とする半導体
装置。 【効果】 ＮＭＯＳトランジスタのチャネル領域を部分
空乏化、ＰＭＯＳトランジスタのチャネル領域を完全空
乏化して耐圧性が高く、寄生容量の小さい装置とするこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＭＯＳ（Ｐチャネル
型ＭＯＳ；Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）
トランジスタ及びＮＭＯＳ（Ｎチャネル型ＭＯＳ）トラ
ンジスタ等のＭＯＳ ＦＥＴ（電界効果型トランジス
タ）を複数有する半導体装置、及び該半導体装置を利用
した液晶表示装置に関する。
型ＭＯＳ；Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）
トランジスタ及びＮＭＯＳ（Ｎチャネル型ＭＯＳ）トラ
ンジスタ等のＭＯＳ ＦＥＴ（電界効果型トランジス
タ）を複数有する半導体装置、及び該半導体装置を利用
した液晶表示装置に関する。
【０００２】
【従来の技術】ＦＥＴの一つとして金属のゲート電極を
絶縁層を介して半導体からなる活性層に積層させてなる
トランジスタはＭＯＳ ＦＥＴとして広く利用されてい
る。ＭＯＳ ＦＥＴには、ソース・ドレイン領域がＰ+
型のＰＭＯＳトランジスタと、ｎ+ 型のＮＭＯＳトラン
ジスタが有り、さらに、エンハンスメント型ののＰＭＯ
Ｓ及びＮＭＯＳトランジスタをそれぞれ負荷及びインバ
ータ素子に用いたＣＭＯＳインバータ（相補型ＭＯＳイ
ンバータ）は製造工程がやや繁雑ではあるもの、消費電
力が極めて小さいという利点が有り、さらなる開発が進
められている。
絶縁層を介して半導体からなる活性層に積層させてなる
トランジスタはＭＯＳ ＦＥＴとして広く利用されてい
る。ＭＯＳ ＦＥＴには、ソース・ドレイン領域がＰ+
型のＰＭＯＳトランジスタと、ｎ+ 型のＮＭＯＳトラン
ジスタが有り、さらに、エンハンスメント型ののＰＭＯ
Ｓ及びＮＭＯＳトランジスタをそれぞれ負荷及びインバ
ータ素子に用いたＣＭＯＳインバータ（相補型ＭＯＳイ
ンバータ）は製造工程がやや繁雑ではあるもの、消費電
力が極めて小さいという利点が有り、さらなる開発が進
められている。
【０００３】図２にＣＭＯＳインバータのＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタの断面図を示す。図
２（ａ）はＰＭＯＳトランジスタ、（ｂ）はＮＭＯＳト
ランジスタである。図中、２１は通常Ｓｉからなる基
板、２２〜２２”は絶縁層、２３はＰＭＯＳトランジス
タのドレイン領域、２４がソース領域であり、それぞれ
出力端子１７、ＶDD端子（高圧側電源）に接続されてい
る。２５はチャネル領域、４はゲート電極である。一方
ＮＭＯＳトランジスタは、２６がソース領域、２８がド
レイン領域でそれぞれ出力端子１７、及びＶSS（低圧側
電源）１４に接続されている。９はゲート電極、２７は
チャネル領域である。
ンジスタ及びＮＭＯＳトランジスタの断面図を示す。図
２（ａ）はＰＭＯＳトランジスタ、（ｂ）はＮＭＯＳト
ランジスタである。図中、２１は通常Ｓｉからなる基
板、２２〜２２”は絶縁層、２３はＰＭＯＳトランジス
タのドレイン領域、２４がソース領域であり、それぞれ
出力端子１７、ＶDD端子（高圧側電源）に接続されてい
る。２５はチャネル領域、４はゲート電極である。一方
ＮＭＯＳトランジスタは、２６がソース領域、２８がド
レイン領域でそれぞれ出力端子１７、及びＶSS（低圧側
電源）１４に接続されている。９はゲート電極、２７は
チャネル領域である。
【０００４】
【発明が解決しようとする課題】従来の多結晶Ｓｉ薄膜
により活性領域を形成したＮＭＯＳトランジスタにおい
て、該単結晶Ｓｉの品質を向上させるとキャリアの移動
度が向上すると共に及び少数キャリアの寿命が長くな
り、そのためドレイン近傍の電界集中により発生したホ
ールが、チャネル内にたまり易くなり、しきい値のシフ
ト、ソース・ドレイン耐圧の劣化が見られるようにな
る。このような状態は半導体装置としての信頼性、品質
を低下せしめる結果となる。
により活性領域を形成したＮＭＯＳトランジスタにおい
て、該単結晶Ｓｉの品質を向上させるとキャリアの移動
度が向上すると共に及び少数キャリアの寿命が長くな
り、そのためドレイン近傍の電界集中により発生したホ
ールが、チャネル内にたまり易くなり、しきい値のシフ
ト、ソース・ドレイン耐圧の劣化が見られるようにな
る。このような状態は半導体装置としての信頼性、品質
を低下せしめる結果となる。
【０００５】またＰＭＯＳトランジスタにおいては、寄
生容量のために動作速度を上げられないという問題が有
った。
生容量のために動作速度を上げられないという問題が有
った。
【０００６】
【課題を解決するための手段】本発明は、ＭＯＳ ＦＥ
Ｔの活性領域を単結晶半導体薄膜で形成し、且つトラン
ジスタの活性領域内のチャネル領域に電極取り出し部を
設け、電位を制御することにより、上記課題を解決する
ものである。
Ｔの活性領域を単結晶半導体薄膜で形成し、且つトラン
ジスタの活性領域内のチャネル領域に電極取り出し部を
設け、電位を制御することにより、上記課題を解決する
ものである。
【０００７】即ち本発明は、絶縁層上に形成された単結
晶半導体薄膜により活性領域を形成した複数のＭＯＳ
ＦＥＴを有する半導体装置において、少なくとも一部の
ＭＯＳトランジスタのチャネル領域に電極取り出し部を
設けたことを特徴とする半導体装置、及び該半導体装置
を応用し、チャネル領域に電極取り出し部を設けたＣＭ
ＯＳインバータを周辺駆動回路に用い、画素電極のスイ
ッチングにはＰＭＯＳトランジスタを用いたことを特徴
とするアクティブマトリクス方式の液晶表示装置であ
る。
晶半導体薄膜により活性領域を形成した複数のＭＯＳ
ＦＥＴを有する半導体装置において、少なくとも一部の
ＭＯＳトランジスタのチャネル領域に電極取り出し部を
設けたことを特徴とする半導体装置、及び該半導体装置
を応用し、チャネル領域に電極取り出し部を設けたＣＭ
ＯＳインバータを周辺駆動回路に用い、画素電極のスイ
ッチングにはＰＭＯＳトランジスタを用いたことを特徴
とするアクティブマトリクス方式の液晶表示装置であ
る。
【０００８】本発明においてＭＯＳ ＦＥＴの活性領域
は単結晶半導体薄膜で形成されるが、説明の都合上最も
良く使用されているＳｉを例に挙げて説明する。
は単結晶半導体薄膜で形成されるが、説明の都合上最も
良く使用されているＳｉを例に挙げて説明する。
【０００９】本発明の半導体装置はＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成する。活
性領域の単結晶Ｓｉ薄膜の形成方法としては、従来のＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｉｇｅｎ）法によるものでもかまわない
が、不純物が多く、好ましくない。多孔質Ｓｉ基体上に
エピタキシャル成長させて得られる単結晶Ｓｉ薄膜がほ
とんど欠陥が無く、トランジスタの高速駆動を可能にす
るため、好適に用いられる。この多孔質Ｓｉ基体を用い
た単結晶Ｓｉ薄膜の形成方法について説明する。
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成する。活
性領域の単結晶Ｓｉ薄膜の形成方法としては、従来のＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｉｇｅｎ）法によるものでもかまわない
が、不純物が多く、好ましくない。多孔質Ｓｉ基体上に
エピタキシャル成長させて得られる単結晶Ｓｉ薄膜がほ
とんど欠陥が無く、トランジスタの高速駆動を可能にす
るため、好適に用いられる。この多孔質Ｓｉ基体を用い
た単結晶Ｓｉ薄膜の形成方法について説明する。
【００１０】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００１１】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００１２】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００１３】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００１４】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００１５】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００１６】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００１７】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００１８】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００１９】 印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００２０】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００２１】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００２２】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法についていて説明する。
チングする選択エッチング法についていて説明する。
【００２３】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００２４】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００２５】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００２６】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００２７】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００２８】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００２９】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００３０】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００３１】この半導体基板の単結晶Ｓｉ層を部分酸化
法或いは島状にエッチングすることにより分離し、不純
物をドープしてｐ或いはｎチャネルトランジスタを形成
する。
法或いは島状にエッチングすることにより分離し、不純
物をドープしてｐ或いはｎチャネルトランジスタを形成
する。
【００３２】尚、Ｓｉ以外の半導体の単結晶薄膜は上記
の多孔質Ｓｉ基体上に単結晶Ｓｉ薄膜を形成した後、そ
の表面に成長させることにより得られる。その後はＳｉ
同様、多孔質Ｓｉ基体をエッチング除去し、さらに、単
結晶Ｓｉ薄膜、及び該単結晶Ｓｉと接していた表面層を
一部エッチング除去して良好な半導体薄膜が得られる。
の多孔質Ｓｉ基体上に単結晶Ｓｉ薄膜を形成した後、そ
の表面に成長させることにより得られる。その後はＳｉ
同様、多孔質Ｓｉ基体をエッチング除去し、さらに、単
結晶Ｓｉ薄膜、及び該単結晶Ｓｉと接していた表面層を
一部エッチング除去して良好な半導体薄膜が得られる。
【００３３】
【実施例】以下、本発明を実施例により具体的に説明す
る。しかしながら、本発明がこれらの実施例に限定され
るものではない。
る。しかしながら、本発明がこれらの実施例に限定され
るものではない。
【００３４】実施例１ 図１〜６に本発明の液晶表示装置の実施例を示す。後述
するように本発明では多くのスイッチにＭＯＳトランジ
スタが使われているが、この中で、チャネル領域の電位
をＭＯＳトランジスタのソース電位と同電位とするＣＭ
ＯＳインバータを例にとり、その構成と効果を示す。先
ず、図１に本実施例の周辺駆動回路に用いたＣＭＯＳイ
ンバータの平面図を簡略化して示す。図１中絶縁層は省
略している。図中、１〜５はＰＭＯＳトランジスタ１
１、６〜１０がＮＭＯＳトランジスタ１２であり、１、
６が活性領域、２、７が出力端子１７へのドレイン領域
の接続部、３がＰＭＯＳトランジスタ１１のソース領域
とＶDD端子（高圧側電源）の接続部、４がＮＭＯＳトラ
ンジスタ１２のソース領域とＶSS端子（低圧側電源）の
接続部、４、９がゲート配線で１６のゲート接続部にお
いて入力端子１５と接続されている。５はＰＭＯＳトラ
ンジスタ１１のチャネル領域の電極取り出し部でＶDD端
子１３に接続され、一方ＮＭＯＳトランジスタ１２のチ
ャネル領域の電極取り出し部１０はＶSS端子に接続さ
れ、それぞれチャネル領域の電位を制御している。
するように本発明では多くのスイッチにＭＯＳトランジ
スタが使われているが、この中で、チャネル領域の電位
をＭＯＳトランジスタのソース電位と同電位とするＣＭ
ＯＳインバータを例にとり、その構成と効果を示す。先
ず、図１に本実施例の周辺駆動回路に用いたＣＭＯＳイ
ンバータの平面図を簡略化して示す。図１中絶縁層は省
略している。図中、１〜５はＰＭＯＳトランジスタ１
１、６〜１０がＮＭＯＳトランジスタ１２であり、１、
６が活性領域、２、７が出力端子１７へのドレイン領域
の接続部、３がＰＭＯＳトランジスタ１１のソース領域
とＶDD端子（高圧側電源）の接続部、４がＮＭＯＳトラ
ンジスタ１２のソース領域とＶSS端子（低圧側電源）の
接続部、４、９がゲート配線で１６のゲート接続部にお
いて入力端子１５と接続されている。５はＰＭＯＳトラ
ンジスタ１１のチャネル領域の電極取り出し部でＶDD端
子１３に接続され、一方ＮＭＯＳトランジスタ１２のチ
ャネル領域の電極取り出し部１０はＶSS端子に接続さ
れ、それぞれチャネル領域の電位を制御している。
【００３５】図１中のＡ−Ａ’断面、Ｂ−Ｂ’断面及び
Ｃ−Ｃ’断面をそれぞれ図２（ａ）、（ｂ）、図３に示
した。図２〜３中、２１は基板、２２〜２２”は絶縁
層、２３、２４、２５はそれぞれＰＭＯＳトランジスタ
のドレイン領域、ソース領域、チャネル領域である。ま
た、２６、２７、２８はそれぞれＮＭＯＳトランジスタ
のソース領域、チャネル領域、ドレイン領域である。こ
のように、本実施例においては、各トランジスタのチャ
ネル領域には電極取り出し部が設けられ、その電位が制
御されている。
Ｃ−Ｃ’断面をそれぞれ図２（ａ）、（ｂ）、図３に示
した。図２〜３中、２１は基板、２２〜２２”は絶縁
層、２３、２４、２５はそれぞれＰＭＯＳトランジスタ
のドレイン領域、ソース領域、チャネル領域である。ま
た、２６、２７、２８はそれぞれＮＭＯＳトランジスタ
のソース領域、チャネル領域、ドレイン領域である。こ
のように、本実施例においては、各トランジスタのチャ
ネル領域には電極取り出し部が設けられ、その電位が制
御されている。
【００３６】図４に本実施例全体の回路を簡単に示す。
図中４１は信号をバッファー容量へ転送するためのＭＯ
Ｓトランジスタ、４２は各信号線の信号を一旦蓄えてお
くバッファー容量、４３はバッファー容量４２に蓄えら
れた信号を画素部へ転送するためのＭＯＳトランジスタ
スイッチ、４４は画像信号を入力するためのビデオ信号
線、４５はトランジスタ４３を駆動するための配線、４
６は信号線４８を水平に駆動するための水平シフトレジ
スタ、４７は信号線４８’を垂直に駆動するための垂直
シフトレジスタである。尚、ＭＯＳトランジスタ４１、
４３はいずれも双方向に信号を転送する必要性から、そ
のチャネル電位をソースまたはドレインと同電位とする
ことはできない。特に本実施例では４１、４３をＮＭＯ
Ｓで構成したため、そのチャネル電位は回路中の最低電
位に固定した。
図中４１は信号をバッファー容量へ転送するためのＭＯ
Ｓトランジスタ、４２は各信号線の信号を一旦蓄えてお
くバッファー容量、４３はバッファー容量４２に蓄えら
れた信号を画素部へ転送するためのＭＯＳトランジスタ
スイッチ、４４は画像信号を入力するためのビデオ信号
線、４５はトランジスタ４３を駆動するための配線、４
６は信号線４８を水平に駆動するための水平シフトレジ
スタ、４７は信号線４８’を垂直に駆動するための垂直
シフトレジスタである。尚、ＭＯＳトランジスタ４１、
４３はいずれも双方向に信号を転送する必要性から、そ
のチャネル電位をソースまたはドレインと同電位とする
ことはできない。特に本実施例では４１、４３をＮＭＯ
Ｓで構成したため、そのチャネル電位は回路中の最低電
位に固定した。
【００３７】図５（ａ）に図１に示したＣＭＯＳインバ
ータの等価回路を、（ｂ）に画素の等価回路を示した。
図中５３はＰＭＯＳトランジスタ、５４は保持容量、５
５は液晶容量である。図６に画素部の構成を示す。図中
６１は画素電極、６２はゲート線（信号線）、６３はゲ
ート電極、６４は活性領域、６５はドレイン領域と画素
電極との接続部、６６はソース領域とソース線（信号
線）６７との接続部である。このように、画素電極のス
イッチングを行うＰＭＯＳトランジスタにはチャネル領
域の電極取り出し部は設けていない。この理由は、以下
の通りである。即ち、チャネル領域のコンタクトをとる
ことにより、画素の開口率を低下させてしまう。ＰＭＯ
Ｓトランジスタでは、チャネル領域のコンタクトがない
ことにより、わずかながらしきい値の変動をもたらすも
のの、液晶表示部の画素スイッチとしては、充分な機能
を果たす。本発明者等は画素部の開口率を向上させるこ
とが得策と考えた。
ータの等価回路を、（ｂ）に画素の等価回路を示した。
図中５３はＰＭＯＳトランジスタ、５４は保持容量、５
５は液晶容量である。図６に画素部の構成を示す。図中
６１は画素電極、６２はゲート線（信号線）、６３はゲ
ート電極、６４は活性領域、６５はドレイン領域と画素
電極との接続部、６６はソース領域とソース線（信号
線）６７との接続部である。このように、画素電極のス
イッチングを行うＰＭＯＳトランジスタにはチャネル領
域の電極取り出し部は設けていない。この理由は、以下
の通りである。即ち、チャネル領域のコンタクトをとる
ことにより、画素の開口率を低下させてしまう。ＰＭＯ
Ｓトランジスタでは、チャネル領域のコンタクトがない
ことにより、わずかながらしきい値の変動をもたらすも
のの、液晶表示部の画素スイッチとしては、充分な機能
を果たす。本発明者等は画素部の開口率を向上させるこ
とが得策と考えた。
【００３８】図１、２に示した本実施例のＣＭＯＳイン
バータは単結晶ＳｉをＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化によって絶
縁分離して形成したが、拡散分離によっても形成するこ
とができる。その場合のＣＭＯＳインバータのレイアウ
トを図７に示す。図中、７１、７１’はＮ+ 型拡散層注
入マスクパターン、７２はＰＭＯＳトランジスタのソー
ス／ドレイン拡散層イオン注入マスクパターン、７３、
７３’はＰ+ 型拡散層イオン注入マスクパターン、７４
はＮＭＯＳトランジスタのソース／ドレイン拡散層イオ
ン注入マスクパターンである。
バータは単結晶ＳｉをＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化によって絶
縁分離して形成したが、拡散分離によっても形成するこ
とができる。その場合のＣＭＯＳインバータのレイアウ
トを図７に示す。図中、７１、７１’はＮ+ 型拡散層注
入マスクパターン、７２はＰＭＯＳトランジスタのソー
ス／ドレイン拡散層イオン注入マスクパターン、７３、
７３’はＰ+ 型拡散層イオン注入マスクパターン、７４
はＮＭＯＳトランジスタのソース／ドレイン拡散層イオ
ン注入マスクパターンである。
【００３９】本実施例のように、電極取り出し部を設け
ることにより、ＮＭＯＳトランジスタの耐圧が向上し、
またバイアス電位の違いによるしきい値Ｖthのシフトも
なくなる。そのため、電源電圧１４Ｖの駆動が可能とな
った。また、画素部のＰＭＯＳトランジスタは該電極取
り出し部を設けないことにより小型化し、開口率５０％
以上を確保することができる。さらに、このＰＭＯＳト
ランジスタの活性領域は絶縁層上に形成された薄膜であ
るため、寄生容量が大幅に減少し、完全空乏化できるた
めに、不純物濃度を減らしてホール移動度を高め、駆動
力を向上させることができる。但し、完全空乏化動作を
させるか否化の選択は、回路に要求される耐圧と速度の
トレードオフより決定すれば良い。この構成により、本
実施例の液晶表示装置においては、従来よりもさらに高
精細、高諧調の表示を行うことができる。
ることにより、ＮＭＯＳトランジスタの耐圧が向上し、
またバイアス電位の違いによるしきい値Ｖthのシフトも
なくなる。そのため、電源電圧１４Ｖの駆動が可能とな
った。また、画素部のＰＭＯＳトランジスタは該電極取
り出し部を設けないことにより小型化し、開口率５０％
以上を確保することができる。さらに、このＰＭＯＳト
ランジスタの活性領域は絶縁層上に形成された薄膜であ
るため、寄生容量が大幅に減少し、完全空乏化できるた
めに、不純物濃度を減らしてホール移動度を高め、駆動
力を向上させることができる。但し、完全空乏化動作を
させるか否化の選択は、回路に要求される耐圧と速度の
トレードオフより決定すれば良い。この構成により、本
実施例の液晶表示装置においては、従来よりもさらに高
精細、高諧調の表示を行うことができる。
【００４０】実施例２ 本発明第２の実施例として、電極取り出し部を設けたＮ
ＭＯＳトランジスタと、電極取り出し部を有していない
ＰＭＯＳトランジスタからなるＣＭＯＳインバータを設
計した。ＮＭＯＳトランジスタの電極取り出し部はＳｉ
基板に接続して電位を制御した。活性層の厚みＴSOI ＝
５０００Å、ＮＭＯＳトランジスタのチャネル濃度＝３
×１０16ｃｍ-3、ＰＭＯＳトランジスタのチャネル濃度
＝１×１０16ｃｍ-3として、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタがそれぞれオンした時の断面図を図８に示す。
（ａ）がＮＭＯＳトランジスタ、（ｂ）がＰＭＯＳトラ
ンジスタである。本図に示したように、それぞれオンし
た際には、ＮＭＯＳトランジスタのチャネル領域は電極
取り出し部を形成して基板に接続していることにより、
部分的に空乏化されて空乏化領域８１と中性領域８２に
分かれ、一方ＰＭＯＳトランジスタのチャネル領域は完
全に空乏化される。ＮＭＯＳトランジスタのチャネル内
のホールはこの中性領域８２を通り、基板へ逃げること
ができる。一方ＰＭＯＳトランジスタは上記実施例１の
画素電極のスイッチングに用いたＰＭＯＳトランジスタ
同様、完全空乏化されるため、チャネル不純物濃度を抑
えてキャリア移動度を高め、駆動力を向上させることが
できる。
ＭＯＳトランジスタと、電極取り出し部を有していない
ＰＭＯＳトランジスタからなるＣＭＯＳインバータを設
計した。ＮＭＯＳトランジスタの電極取り出し部はＳｉ
基板に接続して電位を制御した。活性層の厚みＴSOI ＝
５０００Å、ＮＭＯＳトランジスタのチャネル濃度＝３
×１０16ｃｍ-3、ＰＭＯＳトランジスタのチャネル濃度
＝１×１０16ｃｍ-3として、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタがそれぞれオンした時の断面図を図８に示す。
（ａ）がＮＭＯＳトランジスタ、（ｂ）がＰＭＯＳトラ
ンジスタである。本図に示したように、それぞれオンし
た際には、ＮＭＯＳトランジスタのチャネル領域は電極
取り出し部を形成して基板に接続していることにより、
部分的に空乏化されて空乏化領域８１と中性領域８２に
分かれ、一方ＰＭＯＳトランジスタのチャネル領域は完
全に空乏化される。ＮＭＯＳトランジスタのチャネル内
のホールはこの中性領域８２を通り、基板へ逃げること
ができる。一方ＰＭＯＳトランジスタは上記実施例１の
画素電極のスイッチングに用いたＰＭＯＳトランジスタ
同様、完全空乏化されるため、チャネル不純物濃度を抑
えてキャリア移動度を高め、駆動力を向上させることが
できる。
【００４１】このＣＭＯＳインバータを用いて電源電圧
５ＶのＣＭＯＳ論理回路及びリンングオシレータを形成
した。
５ＶのＣＭＯＳ論理回路及びリンングオシレータを形成
した。
【００４２】本実施例において、ＮＭＯＳトランジスタ
の耐圧は７Ｖ、ＰＭＯＳトランジスタの耐圧は８Ｖとい
ずれも高く、また、ＰＭＯＳトランジスタの完全空乏化
動作によりホール移動度は１５％向上し、Ｓ／Ｄ寄生容
量がバルクＣＭＯＳインバータに比べて８０％減少した
ため動作速度は３０％向上した。本実施例のように５Ｖ
以下の電源でＰＭＯＳトランジスタを使用する論理回路
においては、ＰＭＯＳトランジスタのチャネル領域のコ
ンタクトを使用せずとも、充分な回路特性が得られる。
従って、徒にコンタクト領域の面積を無駄にせずに回路
レイアウトを縮小することが得策であることを見出し
た。
の耐圧は７Ｖ、ＰＭＯＳトランジスタの耐圧は８Ｖとい
ずれも高く、また、ＰＭＯＳトランジスタの完全空乏化
動作によりホール移動度は１５％向上し、Ｓ／Ｄ寄生容
量がバルクＣＭＯＳインバータに比べて８０％減少した
ため動作速度は３０％向上した。本実施例のように５Ｖ
以下の電源でＰＭＯＳトランジスタを使用する論理回路
においては、ＰＭＯＳトランジスタのチャネル領域のコ
ンタクトを使用せずとも、充分な回路特性が得られる。
従って、徒にコンタクト領域の面積を無駄にせずに回路
レイアウトを縮小することが得策であることを見出し
た。
【００４３】
【発明の効果】以上説明したように、本発明によると、
ＭＯＳ ＦＥＴの耐圧性が向上し、高い電源電圧を用
い、安定した高速駆動が可能となる。従って、本発明第
２の液晶表示装置においても、周辺駆動回路を高圧駆動
してより画質の高い表示を行うことができる。
ＭＯＳ ＦＥＴの耐圧性が向上し、高い電源電圧を用
い、安定した高速駆動が可能となる。従って、本発明第
２の液晶表示装置においても、周辺駆動回路を高圧駆動
してより画質の高い表示を行うことができる。
【図１】本発明の第１の実施例に用いたＣＭＯＳインバ
ータの平面図である。
ータの平面図である。
【図２】図１に示したＣＭＯＳインバータの断面図であ
る。
る。
【図３】図１に示したＣＭＯＳインバータの断面図であ
る。
る。
【図４】本発明の第１の実施例のパネルの等価回路であ
る。
る。
【図５】図１に示したＣＭＯＳインバータの等価回路及
び、画素部の等価回路である。
び、画素部の等価回路である。
【図６】本発明の第１の実施例の画素部の説明図であ
る。
る。
【図７】本発明第１の実施例に用いることができる他の
ＣＭＯＳインバータの平面図である。
ＣＭＯＳインバータの平面図である。
【図８】本発明第２の実施例のＣＭＯＳインバータのＮ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン状
態の断面図である。
ＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン状
態の断面図である。
１ 活性領域 ２ ドレイン領域接続部 ３ ソース領域接続部 ４ ゲート配線 ５ チャネル領域電極取り出し部 ６ 活性領域 ７ ドレイン領域接続部 ８ ソース領域接続部 ９ ゲート配線 １０ チャネル領域電極取り出し部 １１ ＰＭＯＳトランジスタ １２ ＮＭＯＳトランジスタ １３ ＶDD端子 １４ ＶSS端子 １５ 入力端子 １６ ゲート接続部 １７ 出力端子 ２１ 基板 ２２〜２２” 絶縁層 ２３ ドレイン領域 ２４ ソース領域 ２５ チャネル領域 ２６ ソース領域 ２７ チャネル領域 ２８ ドレイン領域 ４１、４３ トランジスタ ４２ バッファー容量 ４４ ビデオ信号線 ４５ 配線 ４６ 水平シフトレジスタ ４７ 垂直シフトレジスタ ４８、４８’ 信号線 ５３ ＰＭＯＳトランジスタ ５４ 保持容量 ５５ 液晶容量 ６１ 画素電極 ６２ ゲート線 ６３ ゲート ６４ 活性領域 ６５ ドレイン領域接続部 ６６ ソース領域接続部 ６７ ソース線 ７１、７１’ Ｎ+ 型拡散層イオン注入マスクパターン ７２ ＰＭＯＳトランジスタソース／ドレイン拡散層イ
オン注入マスクパターン ７３、７３’ Ｐ+ 型拡散層イオン注入マスクパターン ７４ ＮＭＯＳトランジスタソース／ドレイン拡散層イ
オン注入マスクパターン ８１ ＮＭＯＳチャネル空乏化領域 ８２ ＮＭＯＳチャネル中性領域 ８３ ＰＭＯＳチャネル空乏化領域
オン注入マスクパターン ７３、７３’ Ｐ+ 型拡散層イオン注入マスクパターン ７４ ＮＭＯＳトランジスタソース／ドレイン拡散層イ
オン注入マスクパターン ８１ ＮＭＯＳチャネル空乏化領域 ８２ ＮＭＯＳチャネル中性領域 ８３ ＰＭＯＳチャネル空乏化領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/12 8728−4Ｍ Ｈ０３Ｋ 17/00 Ｍ 9184−5Ｊ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (2)
- 【請求項１】 絶縁層上に形成した単結晶半導体薄膜に
より活性領域を形成した複数のＭＯＳ ＦＥＴを有する
半導体装置において、少なくとも一部のＭＯＳトランジ
スタのチャネル領域に電極取り出し部を設けたことを特
徴とする半導体装置。 - 【請求項２】 ＣＭＯＳインバータを周辺駆動回路に用
い、ＰＭＯＳトランジスタを画素電極のスイッチングに
用いたアクティブマトリクス方式の液晶表示装置であっ
て、上記ＣＭＯＳインバータ及びＰＭＯＳトランジスタ
の活性領域が絶縁層上に形成した単結晶半導体薄膜より
なり、さらに上記ＣＭＯＳインバータのＰＭＯＳ及びＮ
ＭＯＳトランジスタの少なくともいずれかにチャネル領
域に電極取り出し部を設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045092A JPH05218434A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045092A JPH05218434A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218434A true JPH05218434A (ja) | 1993-08-27 |
Family
ID=12580980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045092A Pending JPH05218434A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218434A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332250A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| WO2001067169A1 (en) * | 2000-03-10 | 2001-09-13 | Seiko Epson Corporation | Electrooptical device and electronic device |
| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| JP2024534287A (ja) * | 2021-09-20 | 2024-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | パワー・レールがアクティブ・ゲートの下に配置された半導体構造体 |
-
1992
- 1992-01-31 JP JP4045092A patent/JPH05218434A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332250A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| WO2001067169A1 (en) * | 2000-03-10 | 2001-09-13 | Seiko Epson Corporation | Electrooptical device and electronic device |
| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| JP2024534287A (ja) * | 2021-09-20 | 2024-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | パワー・レールがアクティブ・ゲートの下に配置された半導体構造体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010724 |