KR20020052930A - 반도체장치 및 그 제조방법 - Google Patents

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호리무키 히토시
히타치 요네자와 덴시 가부시키가이샤
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  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

패키지 크랙을 방지한다. 반도체칩(8)을 지지하고, 또 반도체칩(8)보다 작은 탭(5)과 반도체칩(8)이 수지 밀봉되어 형성된 밀봉부(12)와, 탭(5)을 지지하는 지지부(4a)와 이것에 연결되어 밀봉부(12)의 이면(12a)으로 노출하는 노출부(4b)를 준비하고, 또 지지부(4a)에서 업셋처리된 현수리드(4)와, 탭(5)의 주위에 배치된 복수의 리드(2)와, 반도체칩(8)의 패드(7)와 이것에 대응하는 리드(2)를 접속하는 와이어(10)로 이루어지며, 탭(5) 및 현수리드(4)의 지지부(4a)가 노출부(4b)보다 얇게 형성됨과 동시에, 반도체칩(8)의 이면(8b)이 밀봉용 수지(11)와 밀착하고 있으므로, 수지밸런스의 향상과, 반도체칩(8)의 밀봉용 수지(11)와의 밀착도 향상을 도모할 수 있고, 패키지 크랙을 방지한다.

Description

반도체장치 및 그 제조방법{A semiconductor device and method of manufacturing the same}
본 발명은, 반도체 제조기술에 관한 것으로, 특히, 온도 사이클성의 향상에 적용하는 유효한 기술에 관한 것이다.
근래, 고밀도 실장화에 따라, 반도체 제품의 소형화나 박형화가 요구되고 있고, 이러한 요구에 따른 기술로서, 일본특허공개 평 11-74440호 공보에, 반도체칩을 탑재하는 탭이 업셋처리(탭상승 가공)된 수지 밀봉형의 반도체장치와 그 제조방법이 예시되고 있다.
일본특허공개 평 11-74440호 공보에 기재된 반도체장치는, 밀봉부 이면(반도체장치 실장측의 면)의 주연부에 복수의 리드가 배치됨과 동시에, 현수리드의 벤딩(bending)에 의해 탭을 리드보다 높은 위치에 배치하여, 탭의 이면에도 밀봉용 수지를 돌아 들어가게 하고, 이것에 의해 탭을 밀봉용 수지 내에 매립하는 구조의 것이며, 고신뢰성과 박형화의 달성을 목적으로 하는 것이다.
그런데, 상기 일본특허공개 평 11-74440호 공보에 기재된 구조의 반도체장치의 경우, 탭의 이면에 밀봉용 수지가 돌아 들어가지만, 탭상승을 현수리드에서의 벤딩만으로 행하고 있으므로(업셋처리), 리드와 탭의 사이에 단차가 발생하는 만큼 칩 위치가 높아진다.
그 결과, 상기 일본특허공개 평 11-74440호 공보의 반도체장치에서는, 박형화를 충분히 도모할 수 없다는 것이 문제이다.
여기서, 탭 이면에 배치되는 밀봉용 수지의 두께를 얇게 하거나 혹은 없애는 구조(예컨대, 탭 노출구조)로 하면, 반도체칩 상하의 밀봉용 수지의 밸런스인 수지밸런스가 나빠져, 이러한 구조의 반도체장치에서는, 온도 사이클시에 패키지 크랙이 발생한다는 문제가 발생한다.
본 발명의 목적은, 패키지 크랙을 방지하는 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 그 이외의 목적은, 반도체칩 상하의 수지밸런스를 유지하면서 박형화를 도모하는 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
도 1은 본 발명의 실시형태 1의 반도체장치(QFN)의 구조의 일예를 나타내는 외관사시도,
도 2는 도 1에 나타내는 QFN의 구조를 나타내는 저면도,
도 3은 도 1에 나타내는 QNF의 내부구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도,
도 4의 (a), (b)는 도 3에 나타내는 QFN의 단면구조를 나타내는 도면이며, (a)는 도 3의 A-A선에 따른 단면의 단면도, (b)는 도 3의 B-B선에 따른 단면의 단면도,
도 5는 도 1에 나타내는 QFN의 조립에 이용되는 리드프레임의 일예인 매트릭스 프레임의 구조를 나타내는 평면도,
도 6은 도 5의 C부의 구조를 나타내는 확대 부분평면도,
도 7의 (a), (b), (c), (d), (e)는 도 1에 나타내는 QFN의 조립에서의 주요공정과 같은 구조의 일예를 나타내는 단면 플로우도,
도 8은 도 7에 나타내는 QFN의 조립에서의 다이본딩 방법의 일예를 나타내는 부분 단면도,
도 9는 본 발명의 실시형태 2의 반도체장치(QFN) 구조의 일예를 나타내는 외관 사시도,
도 10은 도 9에 나타내는 QFN의 내부구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도,
도 11의 (a), (b)는 도 10에 나타내는 QFN의 단면구조를 나타내는 도면이며, (a)는 도 10의 D-D선에 따른 단면의 단면도, (b)는 도 10의 E-E선에 따른 단면의 단면도,
도 12는 본 발명의 실시형태 3의 반도체장치(QFN) 구조의 일예를 나타내는 외관사시도,
도 13은 도 12에 나타내는 QFN의 내부구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도,
도 14의 (a), (b)는 도 13에 나타내는 QFN의 단면구조를 나타내는 도면이며, (a)는 도 13의 F-F선에 따른 단면의 단면도, (b)는 도 13의 G-G선에 따른 단면의 단면도,
도 15는 도 5에 나타내는 매트릭스 프레임 변형예의 매트릭스 프레임의 구조를 나타내는 확대 부분평면도,
도 16은 도 5에 나타내는 매트릭스 프레임 변형예의 매트릭스 프레임의 구조를 나타내는 확대 부분평면도,
도 17은 도 5에 나타내는 매트릭스 프레임 변형예의 매트릭스 프레임의 구조를 나타내는 확대 부분평면도이다.
(부호의 설명)
1QFN(반도체장치)
2리드
2a후막
2b박막
3본딩 스테이지
3a스테이지면
4현수리드
4a지지부
4b노출부
4c노출면
5탭
5a칩 지지면
5b이면(반대측의 면)
5c관통홀
6단차부(업셋 처리부)
7패드(표면전극)
8반도체칩
8a주면
8b이면(반대측의 면)
9접착제
10와이어(금속세선)
11밀봉용 수지
12밀봉부
12a이면(반도체장치 실시측의 면)
13도금부
14매트릭스 리드프레임(리드프레임)
14a프레임부
15단위 리드프레임
16응력완화슬릿
17가이드홀
18, 19QFN(반도체장치)
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
본 발명의 반도체장치는, 반도체칩을 지지하는 탭과, 상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와, 상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와, 상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속 세선(細線)을 가지며, 상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것이다.
본 발명에 의하면, 밀봉부에서의 탭 이면측의 두께를 두껍게 할 수 있고, 이것에 의해 반도체칩의 상측(주면측)과 하측(이면측) 밀봉부의 두께의 차를 적게 할 수 있다. 그 결과, 반도체칩의 상측과 하측의 밀봉용 수지의 밸런스인 수지밸런스를 좋게 할 수 있고, 따라서, 온도 사이클시에 반도체칩 하측의 밀봉부에 걸리는 응력을 저감시킬 수 있다.
또한, 반도체칩 이면의 일부가 밀봉용 수지와 밀착하고 있으므로써, 반도체칩 이면측의 밀봉용 수지와 반도체칩과의 밀착도를 높일 수 있다. 따라서, 반도체칩 상하의 수지밸런스의 향상과, 반도체칩 이면의 밀봉용 수지와의 밀착도 향상에 의해 온도 사이클시의 패키지 크랙의 발생을 억제할 수 있고, 이것에 의해, 온도 사이클성의 향상을 도모할 수 있다.
또, 본 발명의 반도체장치는, 반도체칩의 주면과 반대측 면의 일부를 지지하는 탭과, 상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와, 상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하고, 상기 지지부에서 상기 노출부의 노출면으로부터 떨어진 방향에 변형된 현수리드와, 상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와, 상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선(細線)을 가지며, 상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것이다.
또한, 본 발명의 반도체장치는, 반도체칩을 지지하고, 상기 반도체칩보다 작은 탭과, 상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와, 상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치되며, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와, 상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것이다.
또, 본 발명의 반도체장치의 제조방법은, 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결된 노출부로 이루어짐과 동시에 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과, 상기 탭과 상기 반도체칩을 접합하는 공정과, 상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속 세선(細線)에 의해 접속하는 공정과, 상기 탭의 칩 지지면과 반대측 면에 밀봉용 수지를 돌아 들어가게 함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과, 상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부에서 분리하는 공정을 갖는 것이다.
또, 본 발명의 반도체장치의 제조방법은, 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 지지부에서 상기 노출부의 노출면으로부터 떨어진 방향에 변형된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과, 상기 탭과 상기 반도체칩 주면의반대측 면의 일부를 접합하는 공정과, 상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속 세선(細線)에 의해 접속하는 공정과, 상기 탭의 칩 지지면과 반대측의 면에 밀봉용 수지를 돌아 들어가게 함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과, 상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부로부터 분리하는 공정을 갖는 것이다.
또, 본 발명의 반도체장치는, 표면 및 이면을 갖는 칩 탑재부와, 표면 및 이면을 가지며 상기 칩 탑재부에 연결된 지지리드와, 상기 칩 탑재부 주위에 배치된 복수의 리드와, 그 주면에 복수의 반도체소자 및 복수의 본딩패드가 형성된 반도체칩으로서, 상기 주면에 대향하는 이면이 상기 칩 탑재부의 표면에 접착된 반도체칩과, 상기 복수의 본딩패드와 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와, 상면 및 상기 상면에 대향하는 이면을 갖는 수지체로서, 상기 칩 탑재부, 상기 지지리드, 상기 복수의 리드, 상기 반도체칩 및 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지며, 상기 복수의 리드 각각의 일부는, 상기 수지체의 이면에서 노출하고, 상기 칩 탑재부의 면적은, 상기 반도체칩의 면적보다 작고, 상기 수지체의 두께방향에서의 상기 칩 탑재부의 두께는, 상기 복수 리드의 두께보다 얇고, 상기 칩 탑재부의 표면은, 상기 수지체의 두께방향에 있어서, 상기 수지체의 이면에서 노출한 복수의 리드 각각의 일부의 상면보다 상측에 위치하는 것이다.
(발명의 실시형태)
이하의 실시형태에서는 특히 필요한 때 이외에는 동일 또는 동일한 부분의 설명을 원칙으로 하여 반복하지 않는다.
또, 이하 실시형태에서는 편의상 필요할 때에는, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그것들은 서로 무관계의 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세한 설명, 보충설명 등의 관계에 있다.
또, 이하의 실시형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백히 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되지 않고, 특정의 수 이상이어도 이하여도 좋은 것으로 한다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세히 설명한다. 또한, 실시형태를 설명하기 위한 전도에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
(실시형태 1)
도 1은 본 발명의 실시형태 1의 반도체장치(QFN) 구조의 일예를 나타내는 외관사시도, 도 2는 도 1에 나타내는 QFN의 구조를 나타내는 저면도, 도 3은 도 1에 나타내는 QFN의 내부 구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도, 도 4는 도 3에 나타내는 QFN의 단면의 구조를 나타내는 도면이며, (a)는 도 3의 A-A선에 따른 단면의 단면도, (b)는 도 3의 B-B선에 따른 단면의 단면도, 도 5는 도 1에나타내는 QFN의 조립에 이용되는 리드프레임의 일예인 매트릭스 프레임의 구조를 나타내는 평면도, 도 6은 도 5의 C부의 구조를 나타내는 확대 부분평면도, 도 7의 (a), (b), (c), (d), (e)는 도 1에 나타내는 QFN의 조립에서의 주요공정과 같은 구조의 일예를 나타내는 단면 플로우도, 도 8은 도 7에 나타내는 QFN의 조립에서의 다이본딩 방법의 일예를 나타내는 부분단면도이다.
본 실시형태 1의 반도체장치는, 도 1, 도 2에 나타내는 바와 같이, 외부 접속용의 단자로서 리드(2)의 일부가 상기 반도체장치의 밀봉부(수지체)(12) 이면(반도체장치 실장예의 면)(12a)의 주연부로 노출하는 구조를 갖는 면실장형의 QFN(Quad Flat Non-leaded Package)(1)이며, 이러한 구조의 반도체장치는, 페리페럴(peripheral)형이라 불린다.
또한, QFN(1)은 동계(銅系)나 철계(鐵系)로 이루어지는 임의의 형상으로 가공된 박판을 구비하고 있고, 이 박판은, 도 3, 도 5, 도 6에 나타내는 바와 같이 중앙부에 4개의 현수리드(지지리드)(4)에 의해 지지된 탭(칩 탑재부)(5)과, 탭(5)의 주위 근방에 탭(5)을 둘러싸도록 배치된 복수의 리드(2)를 가지고 있다.
도 1 ~ 도 4를 이용하여, 본 실시형태 1의 QFN(1)의 상세한 구조에 대하여 설명하면, 반도체칩(8)을 지지하고, 또 반도체칩(8)보다 작은 탭(5)과 반도체칩(8)이 수지 밀봉되어 형성된 밀봉부(12)와, 탭(5)을 지지하는 지지부(4a)와 이것에 연결되어 밀봉부(12)의 이면(12a)으로 노출하는 노출부(4b)를 구비하고, 또 지지부(4a)에서 업셋처리(탭상승을 위한 벤딩가공)된 현수리드(4)와, 탭(5)의 주위에 배치되며, 또 밀봉부(12)의 이면(12a)으로 노출하는 복수의 리드(2)와, 반도체칩(8)의 표면전극인 패드(본딩패드)(7)와 이것에 대응하는 리드(2)를 접속하는 금속세선인 와이어(본딩와이어)(10)로 이루어지며, 탭(5) 및 현수리드(4)의 지지부(4a)가 노출부(4b)나 리드(2)보다 얇게 형성됨과 동시에, 반도체칩(8)의 주면(8a)과 반대측의 면인 이면(8b)의 일부가 밀봉용 수지(11)와 밀착하고 있는 것이다.
즉, 도 4의 (b)에 나타내는 바와 같이, 탭(5)과 현수리드(4) 지지부(4a)의 이면측이, 현수리드(4)의 단부인 노출부(4b)나 각 리드(2)의 약 절반정도의 두께로 되어 있고, 또한, 현수리드(4)의 지지부(4a)에서 벤딩가공에 의한 탭상승 가공이 시행되고, 이것에 의해, 도 4의 (a)에 나타내는 바와 같이, 탭(5)의 높이방향의 위치가, 각 리드(2)의 위치보다 높게 배치되어 있다.
그 결과, QFN(1)은, 밀봉부(12)의 이면(12a)에서 탭(5)이 노출하지 않는 탭매립 구조의 것이며, 도 4의 (b)에 나타내는 바와 같이, 반도체칩(8)의 두께(L)를 얇게 하지 않고, 패키지 두께를 얇게 설정할 수 있고, 또, 탭 위의(반도체칩(8)상) 수지두께(M)와 탭 아래의 수지두께(N)의 차를 작게하는 것이다.
따라서, QFN(1)은, 밀봉부(12)에서 반도체칩(8) 주면(8a)측의 밀봉용 수지(11)의 양과 반도체칩(8) 이면(8b)측의 밀봉용 수지(11)의 양과의 차가 적어지는 구조로 하고 있다.
또한, 탭(5)과 현수리드(4) 지지부(4a)의 이면측 두께를, 현수리드(4)의 노출부(4b)나 각 리드(2)의 약 절반정도의 두께로 얇게 하는 가공은, 하프에칭가공에 의해 행하는 것이 바람직하지만, 단, 하프에칭가공 이외의, 예를 들면, 코이닝 등의 프레스가공으로 행해도 된다.
또, 탭(5)의 높이방향의 위치를 각 리드(2)의 위치보다 높게 배치하는 지지부(4a)에서의 벤딩가공을 업셋처리라 부른다.
즉, 현수리드(4)는, 지지부(4a)에서, 그 단부인 노출부(4b)의 노출면(4c)에서 떨어진 방향(QFN(1)의 밀봉부(12)의 이면(12a)과 반대의 표면방향)으로 변형되어 있고, 이것에 의해, 탭(5)이, 현수리드(4)의 노출부(4b)나 각 리드(2)의 위치보다 높은 개소에 배치되어 있다.
또한, 현수리드(4)의 지지부(4a)에서 상기 업셋처리가 행해진 업셋처리부를 단차부(6)라 한다.
또한, 본 실시형태 1의 QFN(1)에서는, 도 3 및 도 4의 (b)에 나타내는 바와 같이, 4개의 현수리드(4) 각각의 지지부(4a)에서, 반도체칩(8)의 외측 개소에서 업셋처리 즉 탭상승을 위한 벤딩가공이 시행되고 있다.
결국, 현수리드(4) 지지부(4a)에서의 단차부(6)가, 반도체칩(8)의 하부영역이 아니라, 반도체칩(8)의 외측영역에 형성되어 있다.
또, QFN(1)에서는, 탭(5)이, 반도체칩(8)보다 작은 칩 지지면(5a)을 가지고 있고, 본 실시형태 1의 탭(5)은, 도 6에 나타내는 바와 같은 칩 지지면(5a)이 십자형을 이루는 크로스탭(cross tap)이며, 이것을 소(小)탭이라고도 부른다.
즉, 도 3, 도 4의 (a)에 나타내는 바와 같이, 반도체칩(8) 이면(8b)의 면적보다 탭(5)의 칩 지지면(5a)의 면적쪽이 확실히 작기 때문에, 반도체칩(8) 이면(8b)의 주연부가 탭(5)보다 수평방향으로 돌출하고, 이것에 의해, 반도체칩(8)이면(8b)의 주연부(일부)와 밀봉용 수지(11)가 밀착하고 있다.
또, 반도체칩(8)의 주면(8a)에는, 마이크로컴퓨터, ASIC(Application Specific Integrated Circuit), 게이트어레이, 시스템 LSI(Large Scale In tegration), 메모리 등 소정의 반도체 집적회로나, 이들 반도체 집적회로의 외부단자가 되는 알루미늄 등으로 이루어지는 복수의 패드(7)가 형성되어 있다.
또한, 이 반도체칩(8)이, 반도체 집적회로를 위쪽을 향한 상태로 도전성 페이스트 또는 비도전성 필름 등의 다이본딩재인 접착제(9)에 의해 탭(5)의 칩 지지면(5a)에 고정되어 있다.
이 반도체칩(8)의 각 패드(7)는, 금(Au)이나 알루미늄(Al) 등으로 이루어지는 도전성의 금속세선인 와이어(10)에 의해, 각 패드(7)에 대응하는 리드(2)의 일주면과 접속되어 있다.
또, 반도체칩(8), 와이어(10), 탭(5), 노출부(4b)의 노출면(4c)을 제외하고 현수리드(4) 및 리드(2)(상면부 및 측면부)는, 보호, 내습성의 향상을 목적으로, 예컨대, 열결화성 에폭시수지 등의 밀봉용 수지(11)에 의해 형성된 밀봉부(12)에 의해 밀봉되어 있다. 단, 각각의 리드(2)의 하면부(다른 주면)는, QFN(1)의 외부접속용의 단자로서 밀봉부(12) 이면(12a)의 주연부로 노출하여 배치되어 있다.
또한, 내습성의 향상 및 QFN(1)을 실장기판으로 실장할 때의 실장성 향상을 목적으로 밀봉부(12)의 이면(12a)으로 노출되는 리드(2)의 하면부에는 Pb-Sn계 땜납에 의한 땜납 도금처리 등의 외장처리가 시행되고 있다.
이하, 상기 외장처리에 의해 형성된 박막은, 도 4의 (a)에 나타내는도금부(13)라 칭한다. 또한, 상기 외장처리는, Sn-Ag계, Sn-Zn계 등의 Pb 프리 땝납에 의한 도금처리여도 되고, 또, 도금부(13)의 두께는, 예컨대, 10㎛ 정도이다.
다음에, 본 실시형태 1의 QFN(1)의 제조방법을 도 7에 나타내는 단면 플로우도에 따라, 도 1 ~ 도 8을 이용하여 설명한다.
우선, 반도체칩(8)을 지지할 수 있고, 또 반도체칩(8)보다 작은 탭(5)과, 탭(5)을 지지하는 지지부(4a) 및 이것에 연결되는 노출부(4b)로 이루어짐과 동시에 지지부(4a)에서 업셋처리된 현수리드(4)와, 탭(5)의 주위에 배치된 복수의 리드(2)를 가지며, 탭(5) 및 지지부(4a)가 리드(2)나 노출부(4b)보다 얇게 형성된 리드프레임인 도 5에 나타내는 매트릭스 리드프레임(14)을 준비한다.
즉, 도 5 및 도 6에 나타내는 각각의 단위 리드프레임(15)의 현수리드(4)에서, 그 지지부(4a)에서, 노출부(4b)의 노출면(4c)으로부터 떨어진 방향으로 벤딩 변형되어 있다.
결국, 각 단위 리드프레임(15)에서 탭 상승 가공이 시행되어 있다.
또, 탭(5) 및 이것을 지지하는 현수리드(4)의 지지부(4a)가, 하프에칭에 의해 현수리드(4)의 노출부(4b)보다 얇게 가공되어 있다. 단, 코이닝에 의한 프레스 가공에 의해 얇게 형성된 것이어도 된다.
또, 탭(5)은, 그 칩 지지면(5a)이, 반도체칩(8)보다 확실히 작은 것이다.
여기서, 매트릭스 리드프레임(14)은, 동계나 철계로 이루어지는 금속판을 에칭에 의해 패터닝하므로써 형성된다. 도 5에 나타내는 바와 같이 매트릭스 리드프레임(14)에는, QFN(1) 1개분에 상당하는 영역인 단위 리드프레임(15)이 일정한 간격으로, 예컨대, 긴 방향에 5열, 짧은 변 방향에 2열, 합계 10개의 매트릭스 배치로 형성되어 있다.
또, 각각의 단위 리드프레임(15)의 주연에는, 도 6에 나타내는 바와 같이, 제조공정 내에서 매트릭스 리드프레임(14)에 가해지는 응력을 완화하기 위한 슬릿인 응력완화슬릿(16)이 형성되고, 다시, 매트릭스 리드프레임(14)의 긴 변에는, 제조공정에서 유지나 위치 정렬용의 핀 안내가 되는 가이드홀(17)이 형성되어 있다.
또, 단위 리드프레임(15)의 중앙부에는, 4개의 현수리드(4)에 의해 지지된 탭(5)이 있고, 탭(5)의 주연 근방에는 탭(5)을 둘러싸도록 복수의 리드(2)가 연장하며, 이것들은 프레임부(14a)에 의해 지지되어 있다.
다음에, 도 7의 (a)에 나타내는 바와 같이, 탭(5)과 반도체칩(8) 이면(8b)의 중앙부(일부)를 접합하는 다이본딩을 행한다.
그 때, 매트릭스 리드프레임(14)의 각 탭(5)에 도전성 페이스트, 비도전성 페이스트 또는 비도전성 필름 등의 접착제(9)로 반도체칩(8)을 고착한다.
우선, 현수리드(4) 지지부(4a)의 단차부(6)(업셋 처리부)를 도 8에 나타내는 본딩스테이지(3)의 외측에 배치한다. 즉, 4개의 현수리드(4)는, 각각의 지지부(4a)에서, 반도체칩(8)의 외측 개소에서 탭 상승을 위한 벤딩가공(업셋처리)이 시행되어 있다.
결국, 현수리드(4) 지지부(4a)에서의 단차부(6)가, 반도체칩(8)의 하부영역이 아니라, 반도체칩(8)의 외측영역에 형성되어 있으므로, 도 8에 나타내는 바와 같이, 반도체칩(8)보다 큰 스테이지면(3a)을 구비한 본딩스테이지(3)를 사용할 수있고, 이 본딩스테이지(3)의 스테이지면(3a)에 의해 반도체칩(8)과, 탭(5)과 현수리드(4)를 확실히 지지할 수 있다.
이어서, 본딩스테이지(3)에 의해 탭(5) 및 현수리드(4)의 일부, 즉 탭(5)과 현수리드(4)의 지지부(4a)에서의 단차부(6)보다 내측개소를 지지한 상태에서 탭(5)과 반도체칩(8)을 접착제(9)에 의해 접합(다이본딩)한다.
그 후, 도 7의 (b)에 나타내는 바와 같이, 반도체칩(8)의 각 패드(7)와 이것에 대응하는 리드(2)를 Au 등으로 이루어지는 도전성의 와이어(10)(금속세선)에 의해 접속한다. 즉, 와이어(10)를 이용하여 와이어본딩을 행한다.
그 후, 도 7의 (c)에 나타내는 바와 같이, 반도체칩(8), 와이어(10), 탭(5), 노출부(4b)의 노출면(4c)을 제외한 현수리드(4)(도 4의 (b) 참조) 및 리드(2)의 상면 및 측면영역을 트랜스퍼 몰드법에 의해 에폭시수지나 실리콘수지 등의 밀봉용 수지(11)에 의해 수지 밀봉한다.
또한, 탭(5)이 반도체칩(8)보다 작으므로, 반도체칩(8)의 측면이 탭(5)보다 돌출해 있고, 따라서, 몰드시에는, 반도체칩(8)의 측면에 접촉하는 밀봉용 수지(11)를 탭(5)의 칩 지지면(5a)측에서 그 반대면측 즉 이면(5b)측으로 돌아들어가게 할 수 있다.
이것에 의해, 도 4의 (a)에 나타내는 바와 같이, 반도체칩(8) 이면(8b)의 주연부(일부)를 밀봉용 수지(11)와 밀착시킬 수 있고, 다시, 밀봉부(12)의 이면(12a)에 복수의 리드(2) 및 현수리드(4) 노출부(4b)의 노출면(4c)을 배치하여 밀봉부(12)를 형성할 수 있다.
그 후, 도 7의 (d)에 나타내는 바와 같이, 내습성 향상 및 QFN(1)을 실장기판에 실장할 때의 실장성의 향상을 목적으로 밀봉부(12)의 이면(12a)으로 노출하는 리드(2)의 외장처리를 행한다. 상기 외장처리는, Pb-Sn계 땜납에 의한 땜납 도금처리가 바람직하지만, Sn-Ag계, Sn-Zn계 등의 Pb 프리 땜납에 의한 도금처리여도 된다. 또, 상기 외장처리에 의한 도금부(13)의 두께를 10㎛ 정도로 함으로써, QFN(1)에서, 도금부(13)의 두께분의 스탠드오프를 확보할 수 있다.
그 후, 도 7의 (e)에 나타내는 바와 같이, 매트릭스 리드프레임(14)의 각 단위 리드프레임(15)에서, 각 밀봉부(12)보다 약간 외측 위치에서 각 리드(2) 및 현수리드(4)를 절단한다.
이것에 의해, 도 4의 (b)에 나타내는 바와 같이, 현수리드(4)의 노출부(4b)에서 현수리드(4)를 분할함과 동시에, 복수의 리드(2)를 매트릭스 리드프레임(14)의 프레임부(14a)에서 분리하고, 그 결과, 도 1에 나타내는 바와 같은 QFN(1)을 취득할 수 있다.
또한, 상기한 제조방법에서는, 땜납 도금처리에 의한 외장처리를 설명하였지만, 이것에 한정되지 않고, 미리, 반도체장치에서 노출되는 리드영역에 Pd 도금처리 등의 외장처리를 행한 매트릭스 리드프레임(14)을 준비해도 된다. 이 경우, QFN(1)의 제조공정에서 외장처리를 행할 필요가 없으므로 공정수가 감소하여, 생산성을 향상시킬 수 있다.
본 실시형태 1의 QFN(1) 및 그 제조방법에 의하면, 이하와 같은 작용효과를 얻을 수 있다.
즉, 탭(5) 및 현수리드(4)의 지지부(4a)가 노출부(4b)보다 얇게 형성되고, 또, 현수리드(4)가 그 지지부(4a)에서 업셋처리(탭 상승가공)되어 있으므로, 밀봉부(12)에서의 탭(5) 이면(5b)측의 두께(도 4의 (b)에 나타내는 두께(N))를 두껍게 할 수 있다.
이것에 의해, 반도체칩(8)의 상측(주면(8a)측)과 하측(이면(8b)측)의 밀봉부(12)의 두께차를 적게 할 수 있다.
결국, 도 4의 (b)에 나타내는 바와 같이, 탭 위의 수지두께(M)와 탭 아래의 수지두께(N)의 차를 작게 할 수 있다.
그 결과, 반도체칩(8)의 상측과 하측의 밀봉용 수지(11)의 밸런스인 수지밸런스를 좋게 할 수 있고, 따라서, 온도 사이클시에 반도체칩(8)의 하측 밀봉부(12)에 걸리는 응력을 저감할 수 있다.
또한, 반도체칩(8)의 이면(8b)이 밀봉용 수지(11)와 밀착하고 있으므로서, 반도체칩(8) 이면(8b)측의 밀봉용 수지(11)와 반도체칩(8)과의 밀착도를 높일 수 있다.
따라서, 반도체칩(8) 상하의 수지밸런스의 향상과, 반도체칩(8) 이면(8b)의 밀봉용 수지(11)와의 밀착도 향상에 의해 온도 사이클시의 패키지 크랙의 발생을 억제할 수 있고, 이것에 의해, 온도 사이클성의 향상을 도모할 수 있다.
또한, 본 실시형태 1의 탭(5)과 같이, 반도체칩(8) 이면(8b)의 일부, 예컨대, 주연부가 밀봉용 수지(11)와 밀착하는 형상의 탭(5)인 것에 의해, 반도체칩(8)의 이면(8b)에 배치되는 밀봉용 수지(11)의 양을 증가시킬 수 있다.
이것에 의해, 반도체칩(8)의 상하 수지밸런스의 향상을 더 도모할 수 있고, 온도 사이클성의 향상을 도모할 수 있다.
또, 탭(5)의 크기가 반도체칩(8)보다 작으므로, 밀봉부(12)가 탭(5)에 의해 그 상측과 하측으로 분단되지 않고 반도체칩(8)의 측면에서 이면(8b)에 걸쳐 밀착한 상태를 형성할 수 있다.
이 결과, 온도 사이클성의 향상을 더 도모할 수 있다.
또, 탭(5) 및 현수리드(4)의 지지부(4a)가 얇게 형성되고, 또, 현수리드(4)가 그 지지부(4a)에서 업셋처리(탭 상승가공)되어 있으므로, 반도체칩(8)의 높이 방향의 위치를 상기 업셋처리만을 행한 경우와 같은 위치로 하여 반도체칩(8)의 상하 수지밸런스를 향상시킬 수 있다.
따라서, 반도체칩(8)의 상하 수지밸런스를 유지한 상태에서 QFN(1)의 박형화를 도모할 수 있다.
또, 본 실시형태 1의 QFN(1)에서는, 현수리드(4)의 지지부(4a)에서의 단차부(6)가, 반도체칩(8)의 하부영역이 아닌, 반도체칩(8)의 외측영역에 형성되어 있으므로, 도 8에 나타내는 바와 같이, 반도체칩(8)보다 큰 스테이지면(3a)을 구비한 본딩스테이지(3)를 사용할 수 있다.
이것에 의해, 다이본딩시에 본딩스테이지(3)의 스테이지면(3a)에 의해 반도체칩(8)과 탭(5)과 현수리드(4)를 확실히 지지할 수 있고, 따라서, QFN(1)의 조립성을 향상시킬 수 있다.
또, 본 실시형태 1의 QFN(1)에서는, 현수리드(4)의 단차부(6)가,반도체칩(8)의 외측영역에 형성되어 있으므로, 밀봉부(12)에서의 현수리드(4)의 지지부(4a) 및 탭(5) 하부영역의 밀봉용 수지(11)의 체적을 크게 할 수 있다.
따라서, 수지 밀봉시에, 현수리드(4) 및 탭(5)의 하부영역에 흘러 들어가는 밀봉용 수지(11)가 그 상부영역의 밀봉용 수지(11)에 추종하기 쉬우므로, 수지밀봉시의 수지 유동성을 향상시킬 수 있다.
그 결과, QFN(1)의 품질 및 신뢰성을 향상시킬 수 있다.
또한, 반도체칩(8) 및 현수리드(4)의 상하 수지 유동성이 좋으므로, 상기 상하에서의 수지유동성의 차가 적고, 따라서, 탭(5)의 상하방향의 위치가 변동하기 어렵다.
따라서, QFN(1)에서의 탭 로케이션의 안정화를 도모할 수 있고, QFN(1)의 품질을 향상시킬 수 있다.
(실시형태 2)
도 9는 본 발명의 실시형태 2의 반도체장치(QFN) 구조의 일예를 나타내는 외관 사시도, 도 10은 도 9에 나타내는 QFN의 내부 구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도, 도 11은 도 10에 나타내는 QFN의 단면구조를 나타내는 도면이며, (a)는 도 10의 D-D선에 따른 단면의 단면도, (b)는 도 10의 E-E선에 따른 단면의 단면도이다.
도 9에 나타내는 본 실시형태 2의 QFN(18)은, 실시형태 1에서 설명한 QFN(1)과 거의 동일한 것이므로, 여기서는, 그 특징부분에 대하여만 설명하고, 실시형태 1과의 중복부분의 설명에 대해서는 생략한다.
QFN(18)은, 도 11의 (b)에 나타내는 바와 같이, 현수리드(4)가, 그 지지부(4a)에서 반도체칩(8)의 하부에서 업셋처리(탭 상승을 위한 벤딩가공)되어 있는 것이다.
즉, 현수리드(4) 지지부(4a)의 탭(5) 바로 근방에서 업셋처리가 행해진 것이며, 이것에 의해, 지지부(4a)의 업셋처리부인 단차부(6)가 반도체칩(8) 이면(8b)의 하부에 배치되어 있다.
또한, QFN(18)의 그 이외의 구조는, 실시형태 1에서 설명한 QFN(1)과 동일하다.
본 실시형태 2의 QFN(18)의 조립에서는, 수지밀봉시에, 도 11의 (b)에 나타내는 바와 같이, 반도체칩(8) 이면(8b) 중앙부의 외측 개소(일부)와 현수리드(4)의 지지부(4a)와의 갭에 밀봉용 수지(11)가 들어가고, 그 결과, 지지부(4a) 및 그 단차부(6)상에서 밀봉용 수지(11)와 반도체칩(8)의 이면(8b)을 밀착시킬 수 있다.
또한, 지지부(4a)의 단차부(6)가, 반도체칩(8) 이면(8b)의 주연부에 대응한 개소에 형성되어 있는 경우는, 지지부(4a)의 단차부(6)상에서 밀봉용 수지(11)와 반도체칩(8)의 이면(8b)이 밀착하는 구조가 된다.
본 실시형태 2의 QFN(18)에 의하면, 적어도 현수리드(4) 지지부(4a)의 단차부(6)상에서 반도체칩(8)의 이면(8b)과 밀봉용 수지(11)를 밀착시킬 수 있고, 이것에 의해, 반도체칩(8)의 이면(8b)과 밀봉용 수지(11)와의 밀착면적을 증가시킬 수 있다.
그 결과, QFN(18)의 내(耐)리플로우 크랙성을 향상시킬 수 있다.
또한, QFN(18) 및 그 제조방법에 의해 얻어진 그 이외의 효과에 대해서는, 실시형태 1의 QFN(1)과 동일하므로, 그 중복설명은 생략한다.
(실시형태 3)
도 12는 본 발명의 실시형태 3의 반도체장치(QFN) 구조의 일예를 나타내는 외관 사시도, 도 13은 도 12에 나타내는 QFN의 내부구조를 밀봉부 및 반도체칩을 투과하여 나타내는 평면도, 도 14는 도 13에 나타내는 QFN의 단면구조를 나타내는 도면이며, (a)는 도 13의 F-F선에 따른 단면의 단면도, (b)는 도 13의 G-G선에 따른 단면의 단면도이다.
도 12에 나타내는 본 실시형태 3의 QFN(19)은, 실시형태 1에서 설명한 QFN(1)과 거의 동일한 것이므로, 여기서는, 그 특징부분에 대하여만 설명하고, 실시형태 1과의 중복부분의 설명에 대해서는 생략한다.
QFN(19)은, 도 14의 (a)에 나타내는 바와 같이, 각각의 리드(2)가, 밀봉부(12)의 이면(12a)으로 노출하고, 또, 두께방향에 대하여 단차를 형성하는 후막(2a)과, 이것보다 얇고, 또 내측을 향해 연장하는 박막(2b)을 가지고 있다.
즉, 밀봉부(12) 이면(12a)의 주연부에 배치되는 각 리드(2)에, 후막(2a)과 박막(2b)이 설치되고, 그 중 후막(2a)의 일면(하면)이 밀봉부(12) 이면(12a)의 주연부로 노출함과 동시에, 박막(2b)이 밀봉용 수지(11)에 의해 덮여있다.
결국, 리드(2)에는, 밀봉부(12)의 이면(12a)으로 노출하는 후막(2a)에 비해 두께가 얇은 박막(2b)이 형성되어 있고, 그 중, 와이어(10)가 접속되는 박막(2b)은, 밀봉부(12)에 매립되어 인너리드의 역할을 달성하고, 한편, 후막(2a)은, 그 밀봉부(12)의 이면(12a)으로 노출하는 면이 아우터리드의 역할을 달성한다.
그때, 각각의 리드(2)의 박막(2b)은, 반도체칩(8)을 향해 패키지 내측으로 연장하고 있다.
또한, QFN(9)의 리드(2)에서의 후막(2a)과 박막(2b)에 의한 단차의 가공(박막(2b)을 형성하는 가공)은, 예컨대, 하프에칭가공 혹은 코이닝 등의 프레스가공에 의해 행할 수 있다.
본 실시형태 3의 QFN(19) 및 그 제조방법에 의하면, 리드(2)에 단차 즉, 박막(2b)과 후막(2a)이 설치되고, 그 중 박막(2b)이 밀봉부(12)에 매립되므로써, 리드(2)의 QFN 높이방향에서의 밀봉부(12)에서의 탈락을 방지할 수 있고, 그 결과, 리드(2)의 밀봉부(12)에서의 빼냄 방지를 도모할 수 있다.
또한, 리드(2)에, 패키지 내측을 향해 연장하는 박막(2b)이 형성된 것에 의해, QFN(19)의 크기가 커진 경우 혹은 반도체칩(8)이 작아진 경우 혹은 그 양자의 경우에, 와이어(10)의 길이를 길게 하지 않고 QFN(19)을 실현할 수 있다.
또한, QFN(19) 및 그 제조방법에 의해 얻어지는 그 이외의 효과에 대해서는, 실시형태 1의 QFN(1)과 마찬가지이므로, 그 중복 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시형태에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
예컨대, 상기 실시형태 1 ~ 3에서는, 탭(5)의 형상으로서 십자형의 것을 설명하였지만, 탭(5)의 형상은, 특히 한정되지 않고, 도 15에 나타내는 변형예와 같은 원형이어도 된다.
도 15에 나타내는 원형의 탭(5)에서도, 반도체장치의 온도 사이클성을 향상시킬 수 있다.
또, 상기 실시형태 1 ~ 3에서는, 탭(5)이, 반도체칩(8)보다 작은 경우를 설명하였지만, 도 16 및 도 17에 나타내는 변형예와 같이, 반도체칩(8)보다 큰 것이어도 된다.
도 16에 나타내는 변형예의 탭(5)은, 그 칩 지지면(5a)의 크기가 반도체칩(8)보다 크고, 또, 그 칩 지지면(5a)에, 가늘고 긴 슬릿모양의 4개의 관통홀(5c)이 십자형으로 배치되어 형성되어 있다.
또, 도 17에 나타내는 변형예의 탭(5)은, 그 칩 지지면(5a) 외주의 크기가 반도체칩(8)보다 크고, 또, 그 칩 지지면(5a)의 중앙부에 사각형의 관통홀(5c)이 형성되어, 이것에 의해, 칩 지지면(5a)이 프레임 모양으로 되어 있다.
도 16 및 도 17에 나타내는 변형예의 탭(5)을 구비한 매트릭스 리드프레임(14)(도 5 참조)에 의하면, 탭(5)의 칩 지지면(5a)에 관통홀(5c)이 형성되어 있으므로, 반도체칩(8)의 이면(8b)과 밀봉용 수지(11)와의 밀착면적을 더 증가시킬 수 있음과 동시에, 탭(5)의 하부에 배치되는 밀봉용 수지(11)의 양을 증가시킬 수 있다.
이것에 의해, 반도체장치의 온도 사이클성을 향상시킬 수 있다.
따라서, 본 발명의 반도체장치의 탭(5)은, 반도체칩(8) 이면(8b)의 일부와 그 하부에 배치되는 밀봉용 수지(11)를 밀착시키는 것이 가능한 형상이면, 칩 지지면(5a) 외형의 크기는, 반도체칩(8)보다 작거나 혹은 커도 된다.
또한, 상기 실시형태 1 ~ 3에서는, 리드프레임이 매트릭스 리드프레임(14)의 경우에 대하여 설명하였지만, 상기 리드프레임은, 단위 리드프레임(15)을 1열로 배치한 직사각형 모양의 다연(多連)이어도 된다.
또, 상기 실시형태 1 ~ 3에서는, 반도체장치가 QFN(1, 18, 19)인 경우에 대하여 설명하였지만, 상기 반도체장치는, 몰드에 의한 수지 밀봉형이며, 또 리드프레임을 이용하여 조립하는 페리페럴형의 것이라면, QFN 이외의 것이어도 된다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 선택된 효과를 간단히 설명하면 이하와 같다.
(1) 탭 및 현수리드의 지지부가 노출부보다 얇게 형성되고, 또, 현수리드가 그 지지부에서 업셋처리되어 있으므로, 반도체칩의 상측과 하측의 밀봉부 두께의 차를 적게 할 수 있다. 그 결과, 반도체칩의 상측과 하측의 수지 밸런스를 좋게 할 수 있고, 따라서, 온도 사이클시에 반도체칩의 하측 밀봉부에 걸리는 응력을 저감시킬 수 있다.
(2) 반도체칩 이면의 일부가 밀봉용 수지와 밀착하고 있으므로, 반도체칩과 그 이면측의 밀봉용 수지와의 밀착도를 높일 수 있다. 따라서, 상기 (1)에 의한 반도체칩의 상하 수지 밸런스의 향상과, 반도체칩 이면의 밀봉용 수지와의 밀착도 향상에 의해 온도 사이클시의 패키지 크랙의 발생을 억제할 수 있어, 이것에 의해, 온도 사이클성의 향상을 도모할 수 있다.
(3) 반도체칩 이면의 일부가 밀봉용 수지와 밀착하는 형상의 탭이므로, 반도체 칩의 이면에 배치된 밀봉용 수지량을 증가시킬 수 있다. 이것에 의해, 온도 사이클성의 향상을 도모할 수 있다.
(4) 탭의 크기가 반도체칩보다 작으므로, 밀봉부가 탭에 의해 그 상측과 하측으로 분단되지 않고 반도체칩의 측면에서 이면에 걸쳐 밀착한 상태를 형성할 수 있어, 그 결과, 온도 사이클의 향상을 더 도모할 수 있다.
(5) 탭 및 현수리드의 지지부가 얇게 형성되고, 또, 현수리드가 그 지지부에서 업셋처리되어 있으므로, 반도체칩의 상하 수지 밸런스를 유지한 상태에서 반도체장치의 박형화를 도모할 수 있다.

Claims (19)

  1. 반도체칩을 지지하는 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측의 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되고, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선(細線)을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  2. 반도체칩의 주면과 반대측 면의 일부를 지지하는 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 지지부에서 상기 노출부의 노출면으로부터 떨어진 방향에 형성된 현수리드와,
    상기 탭의 주위에 배치되고, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속 세선(細線)을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  3. 반도체칩을 지지하는 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 외측 개소에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  4. 반도체칩을 지지하는 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하고, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 하부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  5. 반도체칩을 지지하고, 상기 반도체칩보다 작은 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  6. 반도체칩을 지지함과 동시에 관통홀이 형성되고, 상기 반도체칩보다 큰 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 상기 탭의 상기 관통홀을 통하여 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  7. 반도체칩을 지지하고, 상기 반도체칩보다 작은 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 외측 개소에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 현성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  8. 반도체칩을 지지함과 동시에 관통홀이 형성되고, 상기 반도체칩보다 큰 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 외측 개소에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 상기 탭의 상기 관통홀을 통하여 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  9. 반도체칩을 지지하고, 상기 반도체칩보다 작은 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 하부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  10. 반도체칩을 지지함과 동시에 관통홀이 형성되고, 상기 반도체칩보다 큰 칩과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측의 면보다 상측에 배치되도록 상기 지지부에서의 상기 반도체칩의 하부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치되어, 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하는 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 상기 탭의 상기 관통홀을 통하여 밀봉용 수지와 밀착하고 있는 것을 특징으로 하는 반도체장치.
  11. 반도체칩을 지지하는 탭과,
    상기 반도체칩이 수지 밀봉되어 형성된 밀봉부와,
    상기 탭을 지지하는 지지부와 이것에 연결되어 상기 밀봉부의 반도체장치 실장측의 면에 노출하는 노출부를 구비하며, 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와,
    상기 탭의 주위에 배치됨과 동시에 상기 밀봉부의 상기 반도체장치 실장측의 면에 노출하고, 두께방향에 대하여 단차를 형성하는 후막(厚膜)과 이것보다 얇은 박막(薄膜)을 구비한 복수의 리드와,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 접속하는 금속세선을 가지며,
    상기 탭 및 상기 현수리드의 상기 지지부가 상기 노출부보다 얇게 형성됨과 동시에, 상기 반도체칩의 주면과 반대측 면의 일부가 밀봉용 수지와 밀착하고, 상기 리드의 상기 박막이 상기 밀봉부에 매립되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 1항 내지 제 11항에 있어서,
    상기 탭은, 하프에칭에 의해 상기 노출부보다 얇게 가공된 것을 특징으로 하는 반도체장치.
  13. 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측의 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과,
    상기 탭과 상기 반도체칩을 접합하는 공정과,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속세선에 의해 접속하는 공정과,
    상기 탭의 칩 지지면과 반대측 면에 밀봉용 수지를 돌아 들어가게 함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시키고, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과,
    상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부에서 분리시키는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 지지부에서 상기 노출부의 노출면으로부터 떨어지는 방향으로 변형된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과,
    상기 탭과 상기 반도체칩 주면의 반대측 면의 일부를 접합하는 공정과,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속세선에 의해 접속하는 공정과,
    상기 탭의 칩 지지면과 반대측의 면에 밀봉용 수지를 돌아 들어가게 함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과,
    상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부로부터 분리시키는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 반도체칩을 지지할 수 있으며 또 상기 반도체칩보다 작은 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과,
    상기 탭과 상기 반도체칩을 접합하는 공정과,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속세선에 의해 접속하는 공정과,
    상기 반도체칩의 측면에 접촉하는 밀봉용 수지를 상기 탭의 칩 지지면측에서 그 반대면측으로 돌아 들어가게 함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과,
    상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부에서 분리시키는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과,
    상기 탭과 상기 반도체칩을 접합하는 공정과,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속세선에 의해접속하는 공정과,
    상기 탭의 칩 지지면과 반대측의 면에 밀봉용 수지를 돌아 들어가게함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 지지부의 업셋처리부상에서 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지 몰드하여 밀봉부를 형성하는 공정과,
    상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부에서 분리시키는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 반도체칩을 지지할 수 있는 탭과, 상기 탭을 지지하는 지지부 및 이것에 연결되는 노출부로 이루어짐과 동시에 상기 탭의 칩 지지면이 상기 노출부의 노출면과 반대측의 면보다 상측에 배치되도록 상기 지지부에서 업셋처리된 현수리드와, 상기 탭의 주위에 배치된 복수의 리드를 가지며, 상기 탭 및 상기 지지부가 상기 노출부보다 얇게 형성된 리드프레임을 준비하는 공정과,
    상기 현수리드 지지부의 업셋처리부를 본딩스테이지의 외측에 배치한 후, 상기 본딩스테이지에 의해 상기 탭 및 상기 현수리드의 일부를 지지하여 상기 탭과 상기 반도체칩을 접합하는 공정과,
    상기 반도체칩의 표면전극과 이것에 대응하는 상기 리드를 금속세선에 의해 접속하는 공정과,
    상기 탭의 칩 지지면과 반대측의 면에 밀봉용 수지를 돌아 들어가게함과 동시에 상기 반도체칩의 주면과 반대측 면의 일부를 상기 밀봉용 수지와 밀착시켜, 반도체장치 실장측의 면에 상기 복수의 리드 및 상기 현수리드의 상기 노출부를 배치하여 상기 반도체칩을 수지몰드하여 밀봉부를 형성하는 공정과,
    상기 현수리드의 상기 노출부에서 상기 현수리드를 분할함과 동시에, 복수의 상기 리드를 상기 리드프레임의 프레임부에서 분리시키는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 13항 내지 제 17항에 있어서,
    하프에칭에 의해 상기 탭이 상기 노출부보다 얇게 가공된 상기 리드프레임을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 표면 및 이면을 갖는 칩 탑재부와,
    표면 및 이면을 가지며, 상기 칩 탑재부에 연결된 지지리드와,
    상기 칩 탑재부의 주위에 배치된 복수의 리드와,
    그 주면에 복수의 반도체소자 및 복수의 본딩패드가 형성된 반도체칩으로서, 상기 주면에 대향하는 이면이 상기 칩 탑재부의 표면에 접착된 반도체칩과,
    상기 복수의 본딩패드와 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와,
    상면 및 상기 상면에 대향하는 이면을 갖는 수지체로서, 상기 칩 탑재부, 상기 지지리드, 상기 복수의 리드, 상기 반도체칩 및 상기 복수의 본딩와이어를 밀봉하는 수지체를 가지며,
    상기 복수의 리드 각각의 일부는, 상기 수지체의 이면에서 노출하고,
    상기 칩 탑재부의 면적은, 상기 반도체칩의 면적보다 작으며,
    상기 수지체의 두께방향에서의 상기 칩 탑재부의 두께는, 상기 복수의 리드의 두께보다 얇고,
    상기 칩 탑재부의 표면은, 상기 수지체의 두께방향에서, 상기 수지체의 이면에서 노출한 복수의 리드 각각의 일부의 상면보다 상측에 위치하는 것을 특징으로 하는 반도체장치.
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