KR20080015744A - 비휘발성 반도체 메모리 - Google Patents

비휘발성 반도체 메모리 Download PDF

Info

Publication number
KR20080015744A
KR20080015744A KR1020070081791A KR20070081791A KR20080015744A KR 20080015744 A KR20080015744 A KR 20080015744A KR 1020070081791 A KR1020070081791 A KR 1020070081791A KR 20070081791 A KR20070081791 A KR 20070081791A KR 20080015744 A KR20080015744 A KR 20080015744A
Authority
KR
South Korea
Prior art keywords
layer
silicide
semiconductor
floating gate
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020070081791A
Other languages
English (en)
Other versions
KR100922460B1 (ko
Inventor
히로시 와따나베
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080015744A publication Critical patent/KR20080015744A/ko
Application granted granted Critical
Publication of KR100922460B1 publication Critical patent/KR100922460B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 비휘발성 반도체 메모리는 메모리 셀을 포함하고, 상기 메모리 셀은 반도체 기판, 상기 반도체 기판상의 제1 절연층, 상기 제1 절연층상의 플로팅 게이트, 상기 플로팅 게이트상의 제2 절연층, 및 상기 제2 절연층상의 제어 게이트 전극을 포함하며, 상기 플로팅 게이트는 상기 제1 절연층과 접촉하는 제1 도전층, 상기 제2 절연층과 접촉하는 제2 도전층, 및 상기 제1 및 제2 도전층 사이의 반도체층으로 구성되고, 상기 제1 및 제2 도전층 각각은 금속층 또는 실리사이드층이다.
폴리실리콘 구조, 금속 구조, IPD 누설, 공핍층, 플로팅 게이트

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
관련 출원에 대한 상호 참조
본 출원은 2006년 8월 16일에 출원된 일본 특허 출원 제2006-222001호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 결합되어 있다.
본 발명은 전반적으로 비휘발성 반도체 메모리 셀의 게이트 전극 구조에 관한 것이다.
NAND형 플래시 메모리 등의 비휘발성 반도체 메모리의 셀은 플로팅 게이트와 제어 게이트 전극으로 이루어진 적층(stack) 게이트 구조를 갖는다. 데이터-프로그램/소거는 FN(Fowler-Nordheim) 터널링 이용시 실리콘 기판과 플로팅 게이트 간의 전하를 이동시켜 메모리 셀의 임계값을 변하게 하는 식으로 행해진다.
이때, 비휘발성 반도체 메모리가 그 기능을 발휘하도록 하기 위해, 메모리 셀의 임계값의 변화폭을 고정폭보다 크게 하면서 고 임계값과 저 임계값을 정밀하게 구분하여야 한다.
하지만, 최근에는, 비트당 가격을 낮추기 위해, 메모리 셀의 소형화가 상당부분 이루어지고 있다. 메모리 셀이 소형화될 때, 임계값의 변화폭은 인접한 메모리 셀들 간의 간섭으로 인해 작아진다. 이러한 문제를 해결하기 위해, 임계값의 변화폭을 정확히 제어하는 방안이 필요하다.
하지만, 임계값의 변화폭 제어는 플로팅 게이트와 제어 게이트 전극 사이의 절연층에서 발생되는 누설(leak)로 인해 어려워진다. 이러한 누설은 그 절연층이 IPD(inter-polysilicon dielectric)로 지칭되기 때문에 IPD 누설로 일반적으로 지칭되고 있다.
IPD 누설은 프로그래밍시, 즉 전자가 실리콘 기판으로부터 플로팅 게이트로 주입될 때 특히 두드러진다. 구체적으로, 메모리 셀의 임계값은, 전자가 실리콘 기판으로부터 플로팅 게이트로 주입되더라도, 이와 동시에, IPD 누설에 의해 플로팅 게이트로부터 제어 게이트 전극으로 전자가 방출되기 때문에 제어하기 어렵다.
본 발명의 일 측면에 따른 비휘발성 반도체 메모리는 메모리 셀을 포함하고, 상기 메모리 셀은 반도체 기판, 상기 반도체 기판상의 제1 절연층, 상기 제1 절연층상의 플로팅 게이트, 상기 플로팅 게이트상의 제2 절연층, 및 상기 제2 절연층상의 제어 게이트 전극을 포함하며, 상기 플로팅 게이트는 상기 제1 절연층과 접촉하는 제1 도전층, 상기 제2 절연층과 접촉하는 제2 도전층, 및 상기 제1 및 제2 도전 층 사이의 반도체층으로 구성되고, 상기 제1 및 제2 도전층 각각은 금속층 또는 실리사이드층이다.
본 발명의 다른 측면에 따른 비휘발성 반도체 메모리는 메모리 셀을 포함하고, 상기 메모리 셀은 반도체 기판, 상기 반도체 기판상의 제1 절연층, 상기 제1 절연층상의 플로팅 게이트, 상기 플로팅 게이트상의 제2 절연층, 및 상기 제2 절연층상의 제어 게이트 전극을 포함하며, 상기 플로팅 게이트는 상기 제1 절연층과 접촉하는 제1 도전층, 상기 제2 절연층과 접촉하는 제2 도전층, 및 중앙부가 수축된 형상을 갖고 상기 제1 및 제2 도전층 사이에 배치된 반도체층으로 구성되고, 상기 제1 및 제2 도전층 각각은 금속층 또는 실리사이드층이다.
본 발명에 따르면, 신규한 게이트 전극 구조를 도입함으로써, IPD 누설을 억제하고, 메모리 셀의 임계값의 변동폭을 정확히 제어하는 식으로 메모리 셀의 소형화에 기여할 수 있다.
이제, 첨부된 도면을 참조하여 본 발명의 일 측면에 따른 비휘발성 반도체 메모리에 대해 상세히 설명한다.
1. 개요
본 발명의 일 실시예에 따른 메모리 셀의 게이트 전극 구조에 있어, 플로팅 게이트는 3층 구조를 갖는다. 제1 층은 게이트 절연층(터널 절연층)과 접촉하게 되는 제1 도전층이고, 다음 층은 IPD와 접촉하게 되는 제2 도전층이며, 마지막 층 은 제1 도전층과 제2 도전층 사이의 반도체층이다.
제1 및 제2 도전층은 금속층이거나 실리사이드층이며, 반도체층은 폴리실리콘층이거나 실리콘 게르마늄 등의 화합물 반도체층이다.
이러한 게이트 전극 구조에 따르면, 제1 및 제2 도전층이 존재하므로 플로팅 게이트에 불완전 공핍층 또는 약한 누적층이 발생되지 않는다. 또한, 제1 도전층과 제2 도전층 사이에 반도체층이 존재하므로, 플로팅 게이트의 측면 상에 공핍층이 발생되고, 플로팅 게이트의 측면과 확산층 사이에서 발생되는 용량 결합(FG 프린지 결합(FG fringe coupling))이 약해진다.
따라서, 메모리 셀의 용량 결합비가 개선되고, IPD 누설의 감소로 인해 기입 효율이 개선된다. 또한, 메모리 셀의 임계값의 변화폭을 정확히 제어할 수 있으므로 메모리 셀의 소형화에 기여할 수 있다.
2. 기입 효율
IPD 누설은 기입 효율에 큰 영향을 미친다.
이러한 IPD 누설을 억제하는 게이트 전극 구조로서, 금속으로 IPD를 포개는 구조(JP-A 2005-133624 참조), 및 고유전 물질로 제조된 IPD와 플로팅 게이트 사이에 금속을 배열하는 구조(JP-A 2005-300432 참조) 등이 연구되고 있다.
하지만, 이러한 구조들은 플로팅 게이트의 측면과 확산층 사이에서 발생되는 용량 결합(FG 프린지 결합)을 고려하지 않기 때문에, 메모리 셀의 소형화에 대처할 수 없다.
이하에서는, 이에 관해 설명한다.
도 1 및 도 2는 플로팅 게이트 상의 기생 커패시턴스를 보여주고 있다.
도 1은 플로팅 게이트가 폴리실리콘층으로 구성된 경우이고, 도 2는 플로팅 게이트가 금속층으로 구성된 경우를 나타내고 있다.
FG 프린지 결합에 의해 야기되는 커패시턴스(Cfd)는 플로팅 게이트(FG)와 반도체 기판(Sub) 사이에서 발생되는 커패시턴스들 중 하나이다. 이에 따라, 플로팅 게이트(FG)와 채널 사이의 커패시턴스(Cfs), 및 플로팅 게이트(FG)와 제어 게이트 전극(CG) 사이의 커패시턴스(Cfc)가 소형화로 인해 작아질 때, 커패시턴스(Cfd)는 비교적 커지고, 메모리 셀의 용량 결합비는 작아진다. 여기서, 용량 결합비는 Cfc/(Cfc+Cfs+2Cfd)로 규정된다.
이때, 터널 절연층에 인가되는 전계가 작아지기 때문에, 기입 효율은 약해진 전계로 인해 낮아진다.
도 3은 이러한 상태를 나타내고 있다. 일반적으로, 기입을 정상적으로 수행하기 위해, 10megaV/cm 이상의 전계가 터널 절연층에 인가되고, 동시에, IPD에 인가되는 전계는 3megaV/cm 이하로 억제되는 것이 필요하다. 하지만, 메모리 셀의 용량 결합비가 작아질 때, 절연층에 인가되는 전계는 약해지지만, IPD에 인가되는 전계는 더 강해진다.
또한, 플로팅 게이트와 채널 사이의 커패시턴스는 그 채널과 플로팅 게이트가 절연층을 통해 면하는 영역에 비례한다. 하지만, 이 영역은 메모리 셀의 소형화와 함께 게이트 길이의 제곱에 비례하여 감소한다. 한편, 커패시턴스(Cfd)는 메모리 셀이 소형화되더라도 작아지지 않는다. 이에 따라, 포스트-55nm 생성에서, FG 프린지 결합이 용량 결합비에 주는 영향을 무시할 수 없다.
따라서, 메모리 셀의 소형화를 실현하기 위해서는, FG 프린지 결합으로 인한 커패시턴스(Cfd)를 작게 하는 것이 필수적이다.
기입 효율은 커패시턴스(Cfd) 이외에 다음의 요인들에 의해 악화된다.
먼저, 도 1에 도시된 바와 같이, 플로팅 게이트가 폴리실리콘층으로 구성되는 경우에는, 기입시, 기입 효율이 플로팅 게이트와 터널 절연층 간의 계면에서 발생되는 공핍층에 의해 악화된다.
도 4 및 도 5가 이러한 원리를 설명하고 있다.
폴리실리콘이 고농도로 도핑되고, 페르미 준위가 전도 대역이기 때문에, 전자가 완전히 손실되지 않은 영역, 즉 불완전 공핍층이 플로팅 게이트와 터널 절연층 간의 계면에서 발생된다. 또한, 불완전 공핍층과 터널 절연층 사이에서 완전히 공핍되는 완전 공핍층이 발생된다.
하지만, 실제로는, 완전 공핍층의 폭이 매우 좁기 때문에, 폴리실리콘으로 구성된 플로팅 게이트의 공핍층은 불완전 공핍층에 의해 제어된다(예를 들면, H.Watanabe의 IEEE TED52, 2265, 2005를 참고하기 바란다).
비축퇴성 실리콘(non-degenerate silicon)과 같이 종래의 방안에서 이용되었던 공핍 근사화가 완전 공핍을 가정하고, 따라서, 공핍층의 폭을 이런 식으로 평가할 때, 공핍층의 폭이 적게 평가된다는 점에 유의하여야 한다. 이에 따라, 공핍 근사화로 인한 공핍층의 폭은 실제 기입시 발생되는 공핍층의 폭보다 좁아진다.
이는 지금까지 무시하였던 공핍층이 소형화된 메모리 셀의 기입 특성에 큰 영향을 미친다는 것을 의미한다. 구체적으로, 플로팅 게이트와 터널 절연층 간의 계면에서 발생된 공핍층이 터널 절연층에 인가되는 전계를 줄이지만, 이 현상은 기입 마진이 작아질 때 특성 악화의 위험 요인들 중 하나가 된다.
계속하여, 누적층이 기입 효율에 미치는 영향에 대해 설명한다.
폴리실리콘의 누적층은 볼츠만의 근사화(Boltzmann's approximation)에 기초한 관점에서는 완전히 무시된다. 그 이유는 다음과 같다. 즉, 폴리실리콘의 도너 농도가 매우 높기 때문에, 대역이 폴리실리콘의 표면상에서 구부려지더라도, 전자들이 그곳에 지수적으로(exponentially) 즉시 증착(deposit)되어 원 상태로 복귀한다. 따라서, 실제로는, 대역이 사실상 구부려지지 않는다.
하지만, 이러한 사고는 옳지 않다(예를 들면, H.Watanabe 등의 Ext. Abs. SSDM, 504, 2005를 참고하기 바란다).
도 6에 도시된 바와 같이, 폴리실리콘에서, 누적층의 폭이 좁기 때문에 양자의 배제 효과에 의해 야기되는 전자들의 지수적인 누적이 발생하지 않는다. 대신에, 대역-굽음(band-bending)은 지난 수 십년간 예상했던 것보다 훨씬 커지고, 전자들의 상태 밀도는 대역-굽음에 따라 제곱근으로 증가한다.
따라서, 누적층이 폴리실리콘의 표면상에 생성된다.
이러한 누적층은 "약한 누적층(weak accumulation layer)"으로 지칭되는데, 이는 전자들이 지수 함수가 아닌 제곱근 함수로 폴리실리콘의 표면상에 증착되기 때문이다.
도 7은, 기입시, 플로팅 게이트와 IPD 간의 계면에서 발생되는 약한 누적층 이 IPD의 터널 장벽을 낮추는 것을 보여주고 있다.
이러한 현상은 기입 효율을 크게 떨어뜨리는데, 이는 이러한 현상이 IPD 누설을 지수적으로 증가시키기 때문이다.
따라서, 불완전 공핍층과 약한 누적층의 영향을 제거하기 위해서는, 폴리실리콘보다는 금속으로 플로팅 게이트를 구성하는 방안이 고려된다.
하지만, 도 2에 도시된 바와 같이, 플로팅 게이트를 금속으로 구성할 때, 공핍층이 플로팅 게이트의 측면 상에 형성되지 않는다. 따라서, FG 프린지 결합에 의한 커패시턴스가 억제되지 않는다. 이는, 전술한 바와 같이, 메모리 셀의 용량 결합비가 낮아지게 하기 때문에 메모리 셀의 소형화를 방해하는 요인이 된다.
3. 실시예들
다음으로, 최상이라고 고려되는 몇몇 실시예들에 대해 설명한다.
(1) 제1 실시예
A. 구조
도 8은 제1 실시예의 게이트 전극 구조를 나타내고 있다.
소스/드레인으로서 확산층(12)이 반도체 기판(11)의 표면 영역에 형성된다. 플로팅 게이트(FG)는 확산층들(12) 사이의 채널 상의 게이트 절연층(터널 절연층)(13)을 매개로 하여 형성되어 있다.
이러한 게이트 절연층(13)은 실리콘 산화물 등으로 구성된다.
3층 구조를 갖는 플로팅 게이트(FG)는 게이트 절연층(13) 측으로부터 금속층(14a), 폴리실리콘층(14c) 및 금속층(14b) 순서대로 형성된다.
금속층(14a, 14b)은 플로팅 게이트(FG)의 상면과 하면 모두에 불완전 공핍층과 약한 누적층을 발생시키지 않기 위해 배치된다. 금속층(14a, 14b)의 각각의 두께는 이러한 기능을 충분히 발휘하도록 0.4nm 이상이 된다.
금속층(14a, 14b)은 알루미늄, 백금, 구리, 금 및 이들의 합금을 포함하는 그룹에서 선택된다.
금속층들(14a, 14b) 사이에 배치된 폴리실리콘층(14c)은 플로팅 게이트(FG)의 중앙부를 차지한다. 이에 따라, 공핍층이 플로팅 게이트(FG)(폴리실리콘층(14c))의 측면에 형성되고, FG 프린지 결합으로 인한 커패시턴스(Cfd)가 작아진다.
제어 게이트 전극(CG)은 플로팅 게이트(FG) 상의 IPD(15)를 매개로 하여 형성된다.
IPD(15)는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 적층 구조 등으로 구성된다. 한편, 제어 게이트 전극(CG)은 폴리실리콘, 실리사이드, 금속 또는 그 적층 구조 등으로 구성된다.
B. 제조 방법
이제, 도 8의 적층 구조를 제조하는 방법의 예에 대해 설명한다.
먼저, 도 9a에 도시된 바와 같이, 실리콘 산화물층(게이트 절연층)(13)이 열 산화법 또는 다른 종래의 방법을 통해 실리콘 기판(반도체 기판)(11) 상에 형성된다. 이어서, 금속층(14a)이 스퍼터링 기법을 통해 실리콘 산화물층(13) 상에 형성된다. 그 후, 도 9b에 도시된 바와 같이, 금속층(14a)의 두께는 금속층(14a)이 에 칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다.
다음으로, 도 9c에 도시된 바와 같이, 불순물을 포함하는 도전성 폴리실리콘층(14c)이 CVD 기법을 통해 금속층(14a) 상에 약 50nm의 두께로 형성된다. 이어서, 도 9d에 도시된 바와 같이, 금속층(14b)이 스퍼터링 기법을 통해 폴리실리콘층(14c) 상에 약 0.5nm의 두께로 형성된다. 그 후, IPD(15)가 CVD 기법 또는 다른 종래의 방법을 통해 금속층(14b) 상에 형성된다.
다음으로, 도 9e에 도시된 바와 같이, 불순물을 포함하는 도전성 폴리실리콘층(16)이 CVD 기법을 통해 IPD(15) 상에 형성된다.
이어서, 포토리소그래피를 통해 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여, 폴리실리콘층(16), IPD(15), 금속층(14b), 폴리실리콘층(14c), 금속층(14a) 또는 실리콘 산화물층(13)을 순차적으로 에칭하여, 메모리 셀의 게이트 전극을 완성한다.
C. 이점
이런 식으로, 제1 실시예에 따르면, 플로팅 게이트는 2개의 금속층이 폴리실리콘층을 포개는 샌드위치 구조를 갖는다.
따라서, 불완전 공핍층과 약한 누적층이 발생되지 않고, FG 프린지 결합이 약해지므로, IPD 누설을 감소시켜 메모리 셀의 용량 결합비 및 소형화를 개선하는데 기여할 수 있다.
(2) 제2 실시예
A. 구조
도 10은 제2 실시예의 적층 구조를 나타내고 있다.
소스/드레인으로서 확산층(12)이 반도체 기판(11)의 표면 영역에 형성된다. 플로팅 게이트(FG)는 확산층들(12) 사이의 채널 상의 게이트 절연층(터널 절연층)(13)을 매개로 하여 형성되어 있다.
이러한 게이트 절연층(13)은 실리콘 산화물 등으로 구성된다.
3층 구조를 갖는 플로팅 게이트(FG)는 게이트 절연층(13) 측으로부터 실리사이드층(17a), 폴리실리콘층(14c) 및 실리사이드층(17b) 순서대로 형성된다.
실리사이드층(17a, 17b)은 플로팅 게이트(FG)의 상면과 하면 모두에 불완전 공핍층과 약한 누적층을 발생시키지 않기 위해 배치된다. 실리사이드층(17a, 17b)의 각각의 두께는 이러한 기능을 충분히 발휘하도록 0.4nm 이상이 된다.
실리사이드층(17a, 17b)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈 실리사이드 및 루테늄 실리사이드를 포함하는 그룹에서 선택된다.
실리사이드층들(17a, 17b) 사이에 배치된 폴리실리콘층(14c)은 플로팅 게이트(FG)의 중앙부를 차지한다. 이에 따라, 공핍층이 플로팅 게이트(FG)(폴리실리콘층(14c))의 측면에 형성되고, FG 프린지 결합으로 인한 커패시턴스(Cfd)가 작아진다.
제어 게이트 전극(CG)은 플로팅 게이트(FG) 상의 IPD(15)를 매개로 하여 형성된다.
IPD(15)는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 적층 구조 등으 로 구성된다. 한편, 제어 게이트 전극(CG)은 폴리실리콘, 실리사이드, 금속 또는 그 적층 구조 등으로 구성된다.
B. 제조 방법
이제, 도 10의 게이트 전극 구조를 제조하는 방법의 예에 대해 설명한다.
먼저, 도 11a에 도시된 바와 같이, 실리콘 산화물층(게이트 절연층)(13)이 열 산화법 또는 다른 종래의 방법을 통해 실리콘 기판(반도체 기판)(11) 상에 형성된다. 또한, 폴리실리콘층(18)이 CVD 기법을 통해 실리콘 산화물층(13) 상에 형성된다.
이어서, 코발트(Co)층(19)이 스퍼터링 기법을 통해 폴리실리콘층(18) 상에 형성된다. 그 후, 폴리실리콘층(18)에서의 실리콘 원자와, 코발트층(19)에서의 코발트 원자가 어닐링에 의해 확산하여 서로 반응할 때, 도 11b에 도시된 바와 같이, 코발트 실리사이드(CoXSi1 -X(0<x<1))층(17a)이 형성된다.
다음으로, 도 11c에 도시된 바와 같이, 코발트 실리사이드층(17a)의 두께는 코발트 실리사이드층(17a)이 에칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다.
다음으로, 도 11d에 도시된 바와 같이, 불순물을 포함하는 도전성 폴리실리콘층(14c)이 CVD 기법을 통해 코발트 실리사이드층(17a) 상에 형성된다. 또한, 코발트층(20)이 스퍼터링 기법을 통해 폴리실리콘층(14c) 상에 형성된다. 그 후, 폴리실리콘층(14c)에서의 실리콘 원자와, 코발트층(20)에서의 코발트 원자가 어닐링 에 의해 확산하여 서로 반응할 때, 도 11e에 도시된 바와 같이, 코발트 실리사이드(CoXSi1 -X(0<x<1))층(17b)이 형성된다.
이때, 전체 폴리실리콘층(14c)이 아닌 그 일부만이 코발트층 측에서 실리사이드로 된다. 또한, 어닐링 후의 나머지 폴리실리콘층(14c)의 두께가 소정값, 예컨대 약 50nm가 되도록 어닐링 조건이 설정된다.
다음으로, 도 11f에 도시된 바와 같이, 코발트 실리사이드층(17b)의 두께는 코발트 실리사이드층(17b)이 에칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다. 그 후, CVD 기법 또는 다른 종래의 방법을 통해, IPD(15)가 코발트 실리사이드층(17b) 상에 형성되고, 불순물을 포함하는 도전성 폴리실리콘층(16)이 IPD(15) 상에 형성된다.
이어서, 포토리소그래피를 통해 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여, 폴리실리콘층(16), IPD(15), 코발트 실리사이드층(17b), 폴리실리콘층(14c), 코발트 실리사이드층(17a) 또는 실리콘 산화물층(13)을 순차적으로 에칭하여, 메모리 셀의 게이트 전극을 완성한다.
코발트층(19, 20)이 제2 실시예에서 이용되고 있지만, 실리콘과 반응하는 금속 실리사이드층, 예컨대 니켈층, 텅스텐층, 티타늄층, 탄탈층 및 루테늄층 등으로 구성되는 물질을 이용할 수도 있다는 점에 유의하기 바란다.
C. 이점
이런 식으로, 제2 실시예에 따르면, 플로팅 게이트는 2개의 실리사이드층이 폴리실리콘층을 포개는 샌드위치 구조를 갖는다.
따라서, 불완전 공핍층과 약한 누적층이 발생되지 않고, FG 프린지 결합이 약해지므로, IPD 누설을 감소시켜 메모리 셀의 용량 결합비 및 소형화를 개선하는데 기여할 수 있다.
(3) 제3 실시예
A. 구조
도 12는 제3 실시예의 적층 구조를 나타내고 있다.
소스/드레인으로서 확산층(12)이 반도체 기판(11)의 표면 영역에 형성된다. 플로팅 게이트(FG)는 확산층들(12) 사이의 채널 상의 게이트 절연층(터널 절연층)(13)을 매개로 하여 형성되어 있다.
이러한 게이트 절연층(13)은 실리콘 산화물 등으로 구성된다.
3층 구조를 갖는 플로팅 게이트(FG)는 게이트 절연층(13) 측으로부터 실리사이드층(17a), 폴리실리콘층(14c) 및 금속층(14b) 순서대로 형성된다.
실리사이드층(17a)은 플로팅 게이트(FG)의 하면 상에 불완전 공핍층 또는 약한 누적층을 발생시키지 않기 위해 배치되고, 금속층(14b)은 플로팅 게이트(FG)의 상면 상에 불완전 공핍층 또는 약한 누적층을 발생시키지 않기 위해 배치된다. 실리사이드층(17a)과 금속층(14b)의 각각의 두께는 이러한 기능을 충분히 발휘하도록 0.4nm 이상이 된다.
실리사이드층(17a)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈 실리사이드 및 루테늄 실리사이드를 포함하는 그룹에 서 선택된다.
금속층(14b)은 알루미늄, 백금, 구리, 금 및 이들의 합금을 포함하는 그룹에서 선택된다.
실리사이드층(17a)과 금속층(14b) 사이에 배치된 폴리실리콘층(14c)은 플로팅 게이트(FG)의 중앙부를 차지한다. 이에 따라, 공핍층이 플로팅 게이트(FG)(폴리실리콘층(14c))의 측면에 형성되고, FG 프린지 결합으로 인한 커패시턴스(Cfd)가 작아진다.
제어 게이트 전극(CG)은 플로팅 게이트(FG) 상의 IPD(15)를 매개로 하여 형성된다.
IPD(15)는 ONO(실리콘 산화물/실리콘 질화물/실리콘 산화물) 적층 구조 등으로 구성된다. 한편, 제어 게이트 전극(CG)은 폴리실리콘, 실리사이드, 금속 또는 그 적층 구조 등으로 구성된다.
B. 제조 방법
이제, 도 12의 적층 구조를 제조하는 방법의 예에 대해 설명한다.
먼저, 도 13a에 도시된 바와 같이, 실리콘 산화물층(게이트 절연층)(13)이 열 산화법 또는 다른 종래의 방법을 통해 실리콘 기판(반도체 기판)(11) 상에 형성된다. 또한, 폴리실리콘층(18)이 CVD 기법을 통해 실리콘 산화물층(13) 상에 형성된다.
이어서, 코발트(Co)층(19)이 스퍼터링 기법을 통해 폴리실리콘층(18) 상에 형성된다. 그 후, 폴리실리콘층(18)에서의 실리콘 원자와, 코발트층(19)에서의 코 발트 원자가 어닐링에 의해 확산하여 서로 반응할 때, 도 13b에 도시된 바와 같이, 코발트 실리사이드(CoXSi1 -X(0<x<1))층(17a)이 형성된다.
다음으로, 도 13c에 도시된 바와 같이, 코발트 실리사이드층(17a)의 두께는 코발트 실리사이드층(17a)이 에칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다. 또한, 도 13d에 도시된 바와 같이, 불순물을 포함하는 도전성 폴리실리콘층(14c)이 CVD 기법을 통해 약 50nm의 두께로 코발트 실리사이드층(17a) 상에 형성된다.
다음으로, 도 13e에 도시된 바와 같이, 금속층(14b)이 스퍼터링 기법을 통해 약 0.5nm의 두께로 폴리실리콘층(14c) 상에 형성된다. 그 후, CVD 기법 또는 다른 종래의 방법을 통해, IPD(15)가 금속층(14b) 상에 형성되고, 불순물을 포함하는 도전성 폴리실리콘층(16)이 IPD(15) 상에 형성된다.
이어서, 포토리소그래피를 통해 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여, 폴리실리콘층(16), IPD(15), 금속층(14b), 폴리실리콘층(14c), 코발트 실리사이드층(17a) 또는 실리콘 산화물층(13)을 순차적으로 에칭하여, 메모리 셀의 게이트 전극을 완성한다.
코발트층(19)이 제3 실시예에서 이용되고 있지만, 실리콘과 반응하는 금속 실리사이드층, 예컨대 니켈층, 텅스텐층, 티타늄층, 탄탈층 및 루테늄층 등으로 구성되는 물질을 이용할 수도 있다는 점에 유의하기 바란다.
C. 이점
이런 식으로, 제3 실시예에 따르면, 플로팅 게이트는 실리사이드층과 금속층이 폴리실리콘층을 포개는 샌드위치 구조를 갖는다.
따라서, 불완전 공핍층과 약한 누적층이 발생되지 않고, FG 프린지 결합이 약해지므로, IPD 누설을 감소시켜 메모리 셀의 용량 결합비 및 소형화를 개선하는데 기여할 수 있다.
(4) 제4 실시예
A. 구조
도 14는 제4 실시예의 게이트 전극 구조를 나타내고 있다.
소스/드레인으로서 확산층(12)이 반도체 기판(11)의 표면 영역에 형성된다. 플로팅 게이트(FG)는 확산층들(12) 사이의 채널 상의 게이트 절연층(터널 절연층)(13)을 매개로 하여 형성되어 있다.
이러한 게이트 절연층(13)은 실리콘 산화물 등으로 구성된다.
3층 구조를 갖는 플로팅 게이트(FG)는 게이트 절연층(13) 측으로부터 금속층(14a), 폴리실리콘층(14c) 및 실리사이드층(17b) 순서대로 형성된다.
금속층(14a)은 플로팅 게이트(FG)의 하면 상에 불완전 공핍층 또는 약한 누적층을 발생시키지 않기 위해 배치되고, 실리사이드층(17b)은 플로팅 게이트(FG)의 상면 상에 불완전 공핍층 또는 약한 누적층을 발생시키지 않기 위해 배치된다. 금속층(14a)과 실리사이드층(17b)의 각각의 두께는 이러한 기능을 충분히 발휘하도록 0.4nm 이상이 된다.
금속층(14a)은 알루미늄, 백금, 구리, 금 및 이들의 합금을 포함하는 그룹에 서 선택된다.
실리사이드층(17b)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈 실리사이드 및 루테늄 실리사이드를 포함하는 그룹에서 선택된다.
금속층(14a)과 실리사이드층(17b) 사이에 배치된 폴리실리콘층(14c)은 플로팅 게이트(FG)의 중앙부를 차지한다. 이에 따라, 공핍층이 플로팅 게이트(FG)(폴리실리콘층(14c))의 측면에 형성되고, FG 프린지 결합으로 인한 커패시턴스(Cfd)가 작아진다.
제어 게이트 전극(CG)은 플로팅 게이트(FG) 상의 IPD(15)를 매개로 하여 형성된다.
IPD(15)는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO) 적층 구조 등으로 구성된다. 한편, 제어 게이트 전극(CG)은 폴리실리콘, 실리사이드, 금속 또는 그 적층 구조 등으로 구성된다.
B. 제조 방법
이제, 도 14의 적층 구조를 제조하는 방법의 예에 대해 설명한다.
먼저, 도 15a에 도시된 바와 같이, 실리콘 산화물층(게이트 절연층)(13)이 열 산화법 또는 다른 종래의 방법을 통해 실리콘 기판(반도체 기판)(11) 상에 형성된다. 또한, 금속층(14a)이 스퍼터링 기법을 통해 실리콘 산화물층(13) 상에 형성된다. 그 후, 도 15b에 도시된 바와 같이, 금속층(14a)의 두께는 금속층(14a)이 에칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다.
다음으로, 도 15c에 도시된 바와 같이, 불순물을 포함하는 도전성 폴리실리콘층(14c)이 CVD 기법을 통해 금속층(14a) 상에 형성된다. 또한, 도 15d에 도시된 바와 같이, 코발트층(20)이 스퍼터링 기법을 통해 폴리실리콘층(14c) 상에 형성된다. 그 후, 폴리실리콘층(14c)에서의 실리콘 원자와, 코발트층(20)에서의 코발트 원자가 어닐링에 의해 확산하여 서로 반응할 때, 도 15e에 도시된 바와 같이, 코발트 실리사이드(CoXSi1 -X(0<x<1))층(17b)이 형성된다.
이때, 전체 폴리실리콘층(14c)이 아닌 그 일부만이 코발트층 측에서 실리사이드로 된다. 또한, 어닐링 후의 나머지 폴리실리콘층(14c)의 두께가 소정값, 예컨대 약 50nm가 되도록 어닐링 조건이 설정된다.
다음으로, 도 15f에 도시된 바와 같이, 코발트 실리사이드층(17b)의 두께는 코발트 실리사이드층(17b)이 에칭백되어 0.4nm 이상의 소정값, 예컨대 약 0.5nm가 된다. 그 후, CVD 기법 또는 다른 종래의 방법을 통해, IPD(15)가 코발트 실리사이드층(17b) 상에 형성되고, 불순물을 포함하는 도전성 폴리실리콘층(16)이 IPD(15) 상에 형성된다.
이어서, 포토리소그래피를 통해 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여, 폴리실리콘층(16), IPD(15), 코발트 실리사이드층(17b), 폴리실리콘층(14c), 금속층(14a) 또는 실리콘 산화물층(13)을 순차적으로 에칭하여, 메모리 셀의 게이트 전극을 완성한다.
코발트층(20)이 제4 실시예에서 이용되고 있지만, 실리콘과 반응하는 금속 실리사이드층, 예컨대 니켈층, 텅스텐층, 티타늄층, 탄탈층 및 루테늄층 등으로 구성되는 물질을 이용할 수도 있다는 점에 유의하기 바란다.
C. 이점
이런 식으로, 제4 실시예에 따르면, 플로팅 게이트는 금속층과 실리사이드층이 폴리실리콘층을 포개는 샌드위치 구조를 갖는다.
따라서, 불완전 공핍층과 약한 누적층이 발생되지 않고, FG 프린지 결합이 약해지므로, IPD 누설을 감소시켜 메모리 셀의 용량 결합비 및 소형화를 개선하는데 기여할 수 있다.
(5) 제5 실시예
제5 실시예는, 복수의 메모리 셀들이 서로 인접하는 셀 어레이 구조를 갖는 NAND형 플래시 메모리 등의 비휘발성 반도체 메모리에 제1 내지 제4 실시예의 게이트 전극 구조가 적용되는 경우에, 셀간 간섭(inter-cell interference)을 억제하는 방법에 관한 것이다.
도 16은 셀간 간섭의 상태를 보여주고 있다.
이러한 셀간 간섭은 워드 라인(제어 게이트 전극(CG))이 연장하는 방향에 수직한 방향에서 주로 발생한다, 즉 셀간 간섭은 y 방향으로 서로 인접한 2개의 메모리 셀들간에 발생된다. 본 발명의 실시예들에 따른 게이트 전극 구조에서는, 플로팅 게이트가 3층 구조를 갖기 때문에, 셀간 간섭을 커패시턴스 Ca, Cb 및 Cc로 나타낼 수 있다.
이 경우, 도 17에 도시된 바와 같이, IPD측의 도전층(14b, 17b)의 두께를 " α"로 설정하고, 폴리실리콘층(14c)의 두께를 "β"로 설정하고, 게이트 절연층(터널 절연층)측의 도전층(14a, 17a)의 두께를 "γ"로 설정하고, 또한 서로 인접한 2개의 메모리 셀들의 플로팅 게이트 간의 간격을 "S"로 설정하면, 우선, 도 18에 도시되어 있는 관계가 얻어진다.
이는, 서로 인접한 2개의 메모리 셀들의 플로팅 게이트 간의 간격 S(nm)와, 메모리 셀이 폴리실리콘 구조의 플로팅 게이트를 갖는 경우의 셀간 커패시턴스(capacitance-between-cells)와 메모리 셀이 금속 구조의 플로팅 게이트를 갖는 경우의 셀간 커패시턴스 사이의 차이 Δ 커패시턴스(%) 간의 관계를 나타내고 있다.
이 관계로부터, 셀간의 간격 S가 좁아질수록 2개의 셀간 커패시턴스 사이의 차이 Δ 커패시턴스(%)가 커진다는 것을 알 수 있다. 즉, 금속 구조의 플로팅 게이트(FG)를 갖는 메모리 셀에서, 서로 인접한 2개의 메모리 셀들의 플로팅 게이트간에 발생되는 셀간 커패시턴스는 폴리실리콘 구조의 플로팅 게이트(FG)를 갖는 메모리 셀에 비해 커진다.
이 관계는 Y(=Δ 커패시턴스(%)) = -2.2nm-1×X(=Snm)+24로 표현된다.
이는, 본 발명의 실시예의 3층 구조의 게이트 전극의 경우에, 도전층(14a, 17a)의 두께와, 도전층(14b, 17b)의 두께의 합을 반도체층인 폴리실리콘층의 두께로 나눈 값이 커질수록, 셀간 커패시턴스도 커져서, 금속 구조의 플로팅 게이트를 갖는 메모리 셀과 동일한 문제가 발생한다는 것을 의미한다.
따라서, 본 발명의 실시예에 따른 게이트 전극 구조를 비휘발성 반도체 메모리에 적용할 때, 도전층(14a, 17a)의 두께와, 도전층(14b, 17b)의 두께의 합을 반도체층인 폴리실리콘층의 두께로 나누는 방식으로 얻어진 값은 적어도 Y(= -2.2×X+24)(%)보다 커야 한다. 즉,
100×(α+γ)/β < -2.2×S+24
관계가 충족되면, 종래의 금속 구조의 플로팅 게이트(FG)에서 발생되었던 문제가 발생되지 않는다.
파라미터 S는 서로 인접한 2개의 메모리 셀들의 플로팅 게이트 간의 간격이라는 점에 유의하기 바란다. 하지만, 간격 S에서는 프로세스 변동이 발생하고, 따라서, 설계시, 그 간격은 수율의 면에서 통계적으로 허용가능한 최소값의 셀 간격을 갖도록 설정된다.
또한, 본 실시예에서는, 워드 라인에 수직한 방향(y 방향)의 2개의 인접 메모리 셀들을 다루고 있지만, 이러한 메모리 셀들은 워드 라인을 따라 연장하는 방향(x 방향)으로도 또한 서로 인접한다.
따라서, 워드 라인을 따른 방향으로 서로 인접한 2개의 메모리 셀들에 대해서도 동일한 조사를 행할 필요가 있다.
이 경우, 양자의 간격 S가 동일하다면 문제가 없겠지만, 다른 경우에는, 더 작은 간격 S를 이용할 때 상기 수학식 1을 충족시키도록 "α", "β" 및 "γ"를 결정한다.
(6) 제6 실시예
제6 실시예는 플로팅 게이트의 형상에 관한 것이다. 본 실시예는 제1 내지 제4 실시예의 게이트 전극 구조에 이용된다.
도 19 내지 도 22는 제6 실시예의 게이트 전극 구조를 나타내고 있다.
도 19는 제1 실시예의 게이트 전극 구조에 대응하고, 도 20은 제2 실시예의 게이트 전극 구조에 대응하고, 도 21은 제3 실시예의 게이트 전극 구조에 대응하며, 도 22는 제4 실시예의 게이트 전극 구조에 대응한다.
본 실시예의 게이트 전극 구조의 특성은, 제1 도전층(금속층 또는 실리사이드층)(14a, 17a)과 제2 도전층(금속층 또는 실리사이드층)(14b, 17b) 사이에 배치된 반도체층(21)의 중앙부가 수축되어, 전체적으로, 플로팅 게이트(FG)는 중앙부가 수축된 핸드 드럼과 같은 형상이라는 점이다.
제1 내지 제4 실시예에서는, 플로팅 게이트(FG)의 중앙부를 차지하는 반도체층이 폴리실리콘이라고 가정하였다. 하지만, 본 실시예에서는, 실리콘 게르마늄(SiGe) 등의 화합물 반도체가 이용된다.
이는, 실리콘 게르마늄 등의 화합물 반도체의 에칭 속도가 다른 물질에 비해 빨라, 중앙부가 수축된 드럼 형상을 형성하기 쉽기 때문이다.
도 23은 도 19 내지 도 22의 게이트 전극 구조를 제조하는 방법의 예를 보여주고 있다.
제1 내지 제4 실시예에서 설명된 제조 방법에 의해 얻어진 층 구조로, 실리콘 게르마늄이 샌드위치된 폴리실리콘(14c)을 대체한 도 23a는 게이트 전극의 패터 닝 전의 상태를 나타내고 있다.
이어서, 도 23b에 도시된 바와 같이, 예를 들어, RIE에 의해 각 층을 에칭할 때, 반도체층(21)의 에칭 속도가 빠르기 때문에 중앙부가 수축된 드럼 형상을 갖는 플로팅 게이트(FG)가 완성된다. 또한, 반도체층(21) 이외의 층들에서는, 측면이 반도체 기판(11)의 표면에 거의 수직하게 된다.
또한, 이러한 적층 게이트 구조의 게이트 전극을 마스크로서 이용하면서, 자기 정렬 방식으로 반도체 기판(11)에 불순물을 이온 주입할 때, 소스/드레인으로서 확산층(12)이 형성된다.
제6 실시예에 따르면, 반도체층(21)의 중앙부가 수축되기 때문에, FG 프린지 결합에 의해 야기되는 용량 결합비의 저하와 같은 문제의 발생을 억제하거나, 셀간 간섭의 증가를 최소 수준으로 억제할 수 있다.
(7) 기타
전술한 바와 같이, 본 발명의 실시예들에 따르면, 불완전 공핍층과 약한 누적층이 발생되는 부분만이 금속화되거나 실리사이드로 되는 게이트 전극 구조가 제시된다. 따라서, FG 프린지 결합에 의해 야기되는 커패시턴스 및 셀간 커패시턴스를 증가시키지 않고서 불완전 공핍층과 약한 누적층의 발생을 효과적으로 방지할 수 있다. 또한, 금속화되거나 실리사이드로 되는 부분의 두께를 제어할 때 메모리 셀의 소형화에 의해 야기되는 셀간 간섭의 문제를 동시에 해결할 수 있다.
본 발명의 실시예들에 따른 비휘발성 반도체 메모리 셀의 게이트 전극 구조는 적층 게이트 구조의 메모리 셀을 갖는 일반 비휘발성 반도체 메모리에 적용될 수 있으며, 특히, 이러한 게이트 전극 구조는 메모리 셀의 소형화가 두드러지는 NAND형 플래시 메모리에 매우 효과적이라고 생각된다.
4. 결론
본 발명의 실시예들에 따르면, 신규한 게이트 전극 구조를 도입함으로써, IPD 누설을 억제하고, 메모리 셀의 임계값의 변동폭을 정확히 제어하는 식으로 메모리 셀의 소형화에 기여할 수 있다.
당업자들이라면 본 발명의 추가 이점들과 변형례들을 쉽게 알 수 있을 것이다. 더욱이, 광의의 면에서의 본 발명은 본 명세서에서 설명된 특정한 세부 사항 및 대표적인 실시예들에 국한되지는 않는다. 또한, 당업자들이라면 첨부된 청구범위와 그 균등물에 의해 규정되는 본 발명의 일반 개념의 사상 또는 범주를 벗어나지 않고서 다양한 수정을 행할 수 있을 것이다.
도 1은 폴리실리콘 구조의 플로팅 게이트를 구비한 메모리 셀을 나타내는 도면.
도 2는 금속 구조의 플로팅 게이티를 구비한 메모리 셀을 나타내는 도면.
도 3은 IPD 누설의 메커니즘을 나타내는 도면.
도 4는 불완전 공핍층의 생성 메커니즘을 나타내는 도면.
도 5는 불완전 공핍층의 생성 메커니즘을 나타내는 도면.
도 6은 약한 누적층의 생성 메커니즘을 나타내는 도면.
도 7은 약한 누적층이 IPD 누설의 원인이 되는 메커니즘을 나타내는 도면.
도 8은 제1 실시예의 메모리 셀의 게이트 전극 구조를 나타내는 도면.
도 9는 도 8의 게이트 전극 구조를 제조하는 방법을 나타내는 도면.
도 10은 제2 실시예의 메모리 셀의 게이트 전극 구조를 나타내는 도면.
도 11은 도 10의 게이트 전극 구조를 제조하는 방법을 나타내는 도면.
도 12는 제3 실시예의 메모리 셀의 게이트 전극 구조를 나타내는 도면.
도 13은 도 12의 게이트 전극 구조를 제조하는 방법을 나타내는 도면.
도 14는 제4 실시예의 메모리 셀의 게이트 전극 구조를 나타내는 도면.
도 15는 도 14의 게이트 전극 구조를 제조하는 방법을 나타내는 도면.
도 16은 제5 실시예의 메모리 셀의 셀간 커패시턴스를 나타내는 도면.
도 17은 제5 실시예의 관계식에 관련된 파라미터를 나타내는 도면.
도 18은 금속 게이트와 폴리실리콘 게이트 사이의 셀간 커패시턴스에서의 차 이를 나타내는 도면.
도 19는 제6 실시예의 게이트 전극 구조를 나타내는 도면.
도 20은 제6 실시예의 게이트 전극 구조를 나타내는 도면.
도 21은 제6 실시예의 게이트 전극 구조를 나타내는 도면.
도 22는 제6 실시예의 게이트 전극 구조를 나타내는 도면.
도 23은 도 19 내지 도 22의 게이트 전극 구조를 제조하는 방법을 나타내는 도면.

Claims (18)

  1. 메모리 셀을 포함하는 비휘발성 반도체 메모리로서,
    상기 메모리 셀은,
    반도체 기판;
    상기 반도체 기판상의 제1 절연층;
    상기 제1 절연층상의 플로팅 게이트;
    상기 플로팅 게이트상의 제2 절연층; 및
    상기 제2 절연층상의 제어 게이트 전극을 포함하며,
    상기 플로팅 게이트는 상기 제1 절연층과 접촉하는 제1 도전층, 상기 제2 절연층과 접촉하는 제2 도전층, 및 상기 제1 및 제2 도전층 사이의 반도체층으로 구성되고, 상기 제1 및 제2 도전층 각각은 금속층 또는 실리사이드층인 비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제1 및 제2 도전층 각각은 금속층인 비휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전층 각각은 실리사이드층인 비휘발성 반도체 메모리.
  4. 제1항에 있어서,
    상기 제1 도전층은 금속층이고, 상기 제2 도전층은 실리사이드층인 비휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 제1 도전층은 실리사이드층이고, 상기 제2 도전층은 금속층인 비휘발성 반도체 메모리.
  6. 제1항에 있어서,
    상기 금속층은 알루미늄, 백금, 구리, 금 및 이들의 합금으로 구성되는 그룹에서 선택되는 비휘발성 반도체 메모리.
  7. 제1항에 있어서,
    상기 실리사이드층은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈 실리사이드 및 루테늄 실리사이드로 구성되는 그룹에서 선택되는 비휘발성 반도체 메모리.
  8. 제1항에 있어서,
    상기 제1 및 제2 도전층 각각의 두께는 0.4nm 이상인 비휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 반도체 메모리는 서로 인접한 적어도 2개의 메모리 셀을 포함하며, 상기 제1 및 제2 도전층의 두께의 합을 상기 반도체층의 두께로 나누어서 얻어진 값은 -0.022nm-1 × (서로 인접한 2개의 메모리 셀들의 플로팅 게이트 간의 간격) + 0.24보다 작은 비휘발성 반도체 메모리.
  10. 메모리 셀을 포함하는 비휘발성 반도체 메모리로서,
    상기 메모리 셀은,
    반도체 기판;
    상기 반도체 기판상의 제1 절연층;
    상기 제1 절연층상의 플로팅 게이트;
    상기 플로팅 게이트상의 제2 절연층; 및
    상기 제2 절연층상의 제어 게이트 전극을 포함하며,
    상기 플로팅 게이트는 상기 제1 절연층과 접촉하는 제1 도전층, 상기 제2 절연층과 접촉하는 제2 도전층, 및 중앙부가 수축된 형상을 갖고 상기 제1 및 제2 도전층 사이에 배치된 반도체층으로 구성되고, 상기 제1 및 제2 도전층 각각은 금속층 또는 실리사이드층인 비휘발성 반도체 메모리.
  11. 제10항에 있어서,
    상기 금속층은 알루미늄, 백금, 구리, 금 및 이들의 합금으로 구성되는 그룹에서 선택된 하나의 금속으로 구성되며, 상기 실리사이드층은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈 실리사이드 및 루테늄 실리사이드로 구성되는 그룹에서 선택되는 비휘발성 반도체 메모리.
  12. 제10항에 있어서,
    상기 제1 및 제2 도전층 각각의 두께는 0.4nm 이상인 비휘발성 반도체 메모리.
  13. 제10항에 있어서,
    상기 반도체층은 실리콘 게르마늄을 포함하는 화합물 반도체로 구성되는 비휘발성 반도체 메모리.
  14. 제10항에 있어서,
    상기 반도체 메모리는 서로 인접한 적어도 2개의 메모리 셀을 포함하며, 상기 제1 및 제2 도전층의 두께의 합을 상기 반도체층의 두께로 나누어서 얻어진 값은 -0.022nm-1 × (서로 인접한 2개의 메모리 셀들의 플로팅 게이트 간의 간격) + 0.24보다 작은 비휘발성 반도체 메모리.
  15. 제3항에 따른 비휘발성 반도체 메모리를 제조하는 방법으로서,
    제1 실리사이드층은 제1 폴리실리콘층을 증착한 후 상기 제1 폴리실리콘층 전체를 실리사이드화 함으로써 형성되고, 제2 실리사이드층과 반도체층은 제2 폴리실리콘층을 상기 제1 실리사이드층 상에 증착한 후 상기 제2 폴리실리콘층 일부를 실리사이드화 함으로써 형성되는 비휘발성 반도체 메모리 제조 방법.
  16. 제4항에 따른 비휘발성 반도체 메모리를 제조하는 방법으로서,
    실리사이드층과 반도체층은 폴리실리콘층을 상기 금속층 상에 증착한 후 상기 폴리실리콘층 일부를 실리사이드화 함으로써 형성되는 비휘발성 반도체 메모리 제조 방법.
  17. 제16항에 있어서,
    상기 실리사이드층은 상기 폴리실리콘층을 증착한 후 상기 폴리실리콘층 전체를 실리사이드화 함으로써 형성되는 비휘발성 반도체 메모리 제조 방법.
  18. 제10항에 따른 비휘발성 반도체 메모리를 제조하는 방법으로서,
    상기 반도체층의 수축은, 상기 제1 도전층, 상기 반도체층 및 상기 제2 도전층이 패터닝되게 증착된 후, 상기 반도체층의 측면이 등방성 에칭되는 방식으로 형성되는 비휘발성 반도체 메모리 제조 방법.
KR1020070081791A 2006-08-16 2007-08-14 비휘발성 반도체 메모리 Expired - Fee Related KR100922460B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006222001A JP4250642B2 (ja) 2006-08-16 2006-08-16 不揮発性半導体メモリ
JPJP-P-2006-00222001 2006-08-16

Publications (2)

Publication Number Publication Date
KR20080015744A true KR20080015744A (ko) 2008-02-20
KR100922460B1 KR100922460B1 (ko) 2009-10-21

Family

ID=39095340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070081791A Expired - Fee Related KR100922460B1 (ko) 2006-08-16 2007-08-14 비휘발성 반도체 메모리

Country Status (4)

Country Link
US (1) US8227852B2 (ko)
JP (1) JP4250642B2 (ko)
KR (1) KR100922460B1 (ko)
CN (1) CN101127367A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110035533A (ko) * 2009-09-30 2011-04-06 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
JP5537130B2 (ja) * 2009-11-25 2014-07-02 株式会社東芝 半導体記憶装置
US8748964B2 (en) 2010-10-22 2014-06-10 Micron Technology, Inc. Gettering agents in memory charge storage structures
US8779498B2 (en) 2012-09-05 2014-07-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9379200B2 (en) 2013-12-13 2016-06-28 Kabushiki Kaisha Toshiba Memory with a silicide charge trapping layer
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9478643B2 (en) 2013-12-24 2016-10-25 Intel Corporation Memory structure with self-aligned floating and control gates and associated methods
US20150263118A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US10170571B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392302B1 (en) * 1998-11-20 2002-05-21 Micron Technology, Inc. Polycide structure and method for forming polycide structure
KR20010061110A (ko) * 1999-12-28 2001-07-07 박종섭 비휘발성 강유전체 메모리 소자의 제조 방법
US6660588B1 (en) * 2002-09-16 2003-12-09 Advanced Micro Devices, Inc. High density floating gate flash memory and fabrication processes therefor
KR100481871B1 (ko) * 2002-12-20 2005-04-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
US6808037B1 (en) 2003-04-08 2004-10-26 New Venture Gear, Inc. On-demand transfer case
KR100885910B1 (ko) * 2003-04-30 2009-02-26 삼성전자주식회사 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법
JP2005197363A (ja) 2004-01-05 2005-07-21 Toshiba Corp 不揮発性半導体メモリセル及びその製造方法
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
KR100685880B1 (ko) * 2004-12-30 2007-02-23 동부일렉트로닉스 주식회사 플래쉬 이이피롬 셀 및 그 제조방법
JP4768427B2 (ja) 2005-12-12 2011-09-07 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
JP4250642B2 (ja) 2009-04-08
CN101127367A (zh) 2008-02-20
US20080042188A1 (en) 2008-02-21
JP2008047704A (ja) 2008-02-28
US8227852B2 (en) 2012-07-24
KR100922460B1 (ko) 2009-10-21

Similar Documents

Publication Publication Date Title
KR100922460B1 (ko) 비휘발성 반도체 메모리
US8354706B2 (en) Semiconductor memory device
US6888194B2 (en) Nonvolatile semiconductor memory device, manufacturing method thereof, and operating method thereof
KR101218447B1 (ko) 반도체 기억 장치
TWI409940B (zh) 抑制反及閘電荷捕捉記憶體邊緣電場干擾之方法與裝置
US20110220984A1 (en) Semiconductor device and method of manufacturing the same
JP2009141354A (ja) 多層浮遊ゲート不揮発性メモリデバイス
JP2009152498A (ja) 不揮発性半導体メモリ
WO2008059768A1 (en) Semiconductor device
TWI460827B (zh) 快閃記憶體之製作方法
CN106024889B (zh) 半导体器件及其制造方法
JP5497744B2 (ja) Ｅｅｐｒｏｍ構造を有する読出し専用メモリ
JP2010205944A (ja) 不揮発性半導体記憶装置
US8264026B2 (en) Nonvolatile memory devices and methods of manufacturing the same
KR100885777B1 (ko) 비휘발성 메모리 소자의 제조 방법
JP2009218494A (ja) 不揮発性半導体メモリ
JP4901452B2 (ja) 不揮発性半導体メモリ
JP2011142246A (ja) 半導体記憶装置
JP2005526382A (ja) 浮動ゲートメモリセル、浮動ゲートメモリ配置物、回路配置物および浮動ゲートメモリセルの構成方法
JP5787855B2 (ja) 半導体記憶装置
JP2009206355A (ja) 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
JP2007013082A (ja) フラッシュメモリ素子及びその製造方法
JP2022080348A (ja) 半導体装置
JPWO2009096083A1 (ja) 浮遊ゲート型不揮発性メモリ装置及びその製造方法
JP2005260164A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20131013

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20131013

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000