KR20090020700A - 신호들의 수동 증폭 - Google Patents

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Abstract

입력 신호의 전압을 늘리는 것이 가능한 수동(passive) 증폭기 구조가 제공된다. 제1 스테이지에서, 제1(C21) 및 제2(C22) 커패시터들은 제1 발진기 신호(LO_0)에 응답하여 평형상태 입력 포트의 제1(IN_P) 및 제2(IN_N) 단자들 사이에 접속된다. 제2 스테이지에서, 제1 발진기 신호의 위상과는 다른 위상을 가지는 제2 발진기 신호(LO_180)에 응답하여, 제1 커패시터(C21)는 제1 입력 단자(IN_P)와 제3 커패시터(C23) 사이에 접속되고 제2 커패시터(C22)는 제2 입력 단자(IN_N)와 제3 커패시터(C23) 사이에서 접속된다. 제3 커패시터(C23) 상의 출력 전압은 제3 커패시터의 단자들(OUT_P, OUT_N)로부터 얻어진다. 제공된 실시예들은 또한 자동 이득 제어 특징을 기술한다.

Description

신호들의 수동 증폭{Passive amplification of signals}
본 발명은 무선(radio) 수신기에서 수신된 신호들의 수동(passive) 증폭에 관련된다.
무선 송수신기들에서, 그리고 특히 직접 변환(direct-conversion) 수신기들에서, 낮은 잡음 지수를 가지고 고-레벨 신호들을 처리할 수 있는 증폭기들이 동위상(I) 및 직각위상(Q) 신호 경로들의 앞단들에서 필요하다. 도 1은 수신된 무선 신호를 기저대역으로 직접 변환하는 수신기의 구조를 도시한다. 이 수신기는 믹서들(4 및 5) 앞에 제1 증폭기(2)를 포함한다. 제1 증폭기(2)는 전형적으로 저잡음 증폭기이다. 원하지 않는 주파수 성분을 제거하기 위해 대역통과 필터들(1 및 3)이 증폭기(2)의 전후에 제공되었다. 믹서들(4 및 5)은 수신되는 무선 신호의 동위상(I) 및 직각위상(Q) 성분들과 국부 발진기 신호들(LO_0, LO_90, LO_180 및 LO_270)을 기저대역으로 믹싱한다. 숫자는 각각의 국부 발진기 신호의 위상 편이를 말한다. 다운믹싱 후, 기저대역 증폭기들(6 및 7)이 다운믹스된 I 및 Q 성분들을 각각 증폭하고, 저역통과 필터들(8 및 9)은 다운믹싱 된 것으로부터 고조파 신호 성분을 제거한다. 증폭기들(10 및 11)은 아날로그/디지털 변환기(12)에서의 아날로그 디지털(A/D) 변환 전에 저역 통과 필터링된 신호를 더 증폭한다.
기저대역 증폭기들(6 및 7)이 능동(active) 증폭기일 경우에, 기저대역 증폭기들(6 및 7)의 잡음 지수들은 전형적으로는 무엇보다도 섬광(flicker) 잡음(1/f 잡음으로서도 알려져 있음) 때문에 비교적 열악하다. 오늘날, 능동 증폭기들(6 및 7)에 인가되는 공급 전압들은 아주 낮고, 이것은 큰 진폭을 가지는 입력 신호들을 다로는 그것들의 능력을 저하되게 한다. 결과로서, 증폭기들(6 및 7)은 입력 신호들의 추가 처리 시에 입력 신호들을 왜곡하여 심하게 곤란함을 초래할 수 있다. 저역-통과 필터들은 잡음 레벨들을 최소화하기 위해 로우 임피던스 레벨들을 가지게끔 배치구성될 수 있다. 이것은 저역통과 필터 구성요소들의 커패시턴스 값들이 높아지게 하는 결과를 초래할 수 있고, 결과로서, 집적 회로에서 실제 구현의 크기를 증가시킬 수 있다.
본 발명의 목적은 수신된 무선 신호를 증폭하기 위한 개선된 해결책을 제공하는 것이다.
본 발명의 양태에 따르면, 입력 신호전압을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신하는 단계; 제1 스테이지에서, 제1 발진기 신호에 응답하여, 제1 커패시턴스 및 제2 커패시턴스를 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키는 단계; 제2 스테이지에서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키는 단계; 및 제3 커패시턴스 상의 전압을 출력 전압으로서 얻는 단계를 포함하는 방법이 제공된다.
본 발명의 제2 양태에 따르면, 동일한 주파수를 가지는 제1 발진기 신호 및 제2 발진기를 생성하는 단계; 제1 발진기 신호 및 제2 발진기 신호의 상반기 사이클(first half cycle) 동안에 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신되는 입력 신호 샘플로써 제1 커패시턴스 및 제2 커패시턴스를 충전하는 단계; 제1 발진기 신호 및 제2 발진기 신호의 하반기 사이클 동안에 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신되는 입력 신호 샘플과 함께 제1 커패시턴스 및 제2 커패시턴스의 전하들로써 충전하는 단계를 포함하는 방법이 제공된다.
본 발명의 다른 양태에 따르면, 평형상태 입력 신호를 수신하도록 구성된 평형상태 입력 포트와 제1 발진기 신호 및 제2 발진기 신호를 수신하도록 구성된 발진기 신호 입력 포트를 포함하는 입력 인터페이스; 제1 커패시턴스; 제2 커패시턴스; 제3 커패시턴스; 제1 발진기 신호에 응답하는 제1 스위치 집합으로서, 제1 발진기 신호에 응답하여, 제1 및 제2 커패시턴스들을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키도록 구성되는 제1 스위치 집합; 제2 발진기 신호에 응답하는 제2 스위치 집합으로서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제3 커패시턴스 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키도록 구성되는 제2 스위치 집합; 및 제3 커패시턴스의 단자들에 접속된 출력 포트를 포함하는 장치가 제공된다.
본 발명의 다른 양태에 의하면, 평형상태 입력 신호를 수신하기 위한 평형상태 입력 포트와 제1 및 제2 발진기 신호를 수신하기 위한 발진기 신호입력 포트를 포함하는 입력 수단; 제1 커패시턴스 수단; 제2 커패시턴스 수단; 제3 커패시턴스 수단; 제1 발진기 신호에 응답하는 제1 스위칭 수단으로서, 제1 발진기 신호에 응답하여 제1 커패시턴스 수단과 제2 커패시턴스 수단을 평형상태 입력 포트의 제1 입력 포트와 제2 입력 포트 사이에 접속하기 위한 제1 스위칭 수단; 제2 발진기 신호에 응답하는 제2 스위칭 수단으로서, 제1 커패시턴스 수단을 제1 입력 포트와 제3 커패시턴스 수단 사이에 그리고 제2 커패시턴스 수단을 제2 입력 포트와 제3 커패시턴스 수단 사이에 접속하기 위한 제2 스위칭 수단; 및 제3 커패시턴스 수단의 단자들에 접속된 출력 수단을 포함하는 장치가 제공된다.
본 발명의 다른 양태에 따르면, 전술한 장치를 포함하는 자동 이득 제어 증폭기가 제공된다.
본 발명의 다른 양태에 따르면, 전술한 장치를 포함하는 무선 전송기가 제공된다.
다음으로, 본 발명이 실시예들 및 첨부 도면들에 관해서 더 상세히 설명될 것인데 도면들 중에서,
도 1은 무선 수신기의 구성요소들의 예를 도시하며;
도 2는 본 발명의 실시예에 따른 수동 증폭기의 구조를 도시하며;
도 3a는 도 2에 도시된 수동 증폭기의 동작의 제1 스테이지(stage)에서의 등가 회로를 도시하며;
도 3b는 도 2에 도시된 수동 증폭기의 동작의 제2 스테이지에서 등가 회로를 도시하며;
도 4는 도 2에 도시된 수동 증폭기에 입력되는 신호들과 수동 증폭기의 구성요소들에서의 전압 레벨들을 도시하며;
도 5a는 전형적인 스위치형 커패시터 필터 구조를 도시하며;
도 5b는 도 5a에 도시된 스위치형 커패시터 필터 구조의 등가 회로도를 도시하며;
도 6은 본 발명의 실시예에 따른 수동 증폭기를 위한 기본 구조를 도시하며;
도 7은 본 발명의 실시예에 따른 자동 이득 제어(AGC) 수동 증폭기의 구조를 도시한다
도 8a는 2의 전압 증폭 계수를 가지는 AGC 수동 증폭기의 제1 동작 단계에서의 등가 회로도를 도시하며;
도 8b는 1의 전압 증폭 계수를 가지는 AGC 수동 증폭기의 제1 동작 단계에서의 등가 회로도를 도시하며;
도 9는 본 발명의 실시예에 따르는 그리고 조정가능한 전압 증폭 계수를 가지는 수동 증폭기의 구조를 도시하며;
도 10은 도 9에 도시된 실시예의 전압 증폭 계수를 조절하기 위해 구성된 조절 회선을 도시하며;
도 11은 본 발명의 다른 실시예에 따르는 그리고 조정가능한 전압 증폭 계수를 가지는 수동 증폭기의 구조를 도시하며;
도 12는 본 발명의 다른 실시예에 따른 자동 이득 제어(AGC) 수동 증폭기의 구조를 도시하며, 그리고
도 13은 도 12에 도시된 수동 증폭기의 구현예를 도시한다.
도 2는 본 발명의 실시예에 따른 장치의 구조를 도시한다. 이 장치는 무선 수신기에 구현되는 대역통과 수동 증폭기 또는 전압 증폭기일 수 있다. 이 증폭기는 수신된 무선 주파수 신호를 기저대역으로 변환하는 믹서 뒤에 위치될 수 있다.
이 증폭기는 증폭하려는 평형상태(balanced) 입력 신호를 수신하기 위한 평형상태 입력 포트를 구비하는 입력 인터페이스를 포함한다. 평형상태 입력 포트는 평형상태 입력 신호를 수신하기 위한 제1 및 제2 입력 포트들(IN_P 및 IN_N)을 포함한다. 이 기술분야에서 알려져 있는 바와 같이, 평형상태 입력 신호는 반대 위상들을 가지는 2개의 성분을 포함한다. 도 2를 참조하면, 제2 입력 포트(IN_N)에 입력되는 신호는 그에 따라서 제1 입력 포트(IN_P)에 입력되는 신호의 반전된 버전이다.
입력 인터페이스는 제1 및 제2 발진기 신호들(LO_0 및 LO_180)을 수신하기 위한 발진기 신호 입력 포트를 더 포함한다. 국부 발진기가 국부 발진기 신호를 제공할 수 있으며 이 국부 발진기 신호는 증폭기의 발진기 신호 입력 포트에 입력되는 제1 및 제2 발진기 신호들(LO_0 및 LO_180)로 수정될 수 있다. 발진기 신호들(LO_0 및 LO_180)은 실질적으로 동일한 주파수를 가지도록 수정될 수 있다.
본 발명의 실시예에 따르는 증폭기는 제1 커패시턴스(C21), 제2 커패시턴 스(C22), 및 제3 커패시턴스(C23)를 포함한다. 부가적으로, 증폭기는 제1 발진기 신호(LO_0)에 응답하는 제1 스위치 집합과 제2 발진기 신호(LO_180)에 응답하는 제2 스위치 집합을 포함한다. 도 2에 도시된 실시예에서, 제1 스위치 집합은 제1 스위치(41), 제2 스위치(44), 제3 스위치(46) 및 제4 스위치(47)를 포함한다. 제1 스위치(41)는 평형상태 입력 포트의 제1 입력 포트(IN_P)와 제2 커패시턴스(C22)의 제1단자 사이에 배치될 수 있다. 제2 스위치(44)는 제1 커패시턴스의 제2 단자와 제1 접속 포트(A) 사이에 배치될 수 있는데 제1 접속 포트는 이 실시예에서 평형상태 입력 포트의 제2 입력 포트(IN_N)에 접속된다. 제3 스위치(46)는 제2 커패시턴스의 제1 단자과 제2 접속 포트(B) 사이에 배치될 수 있는데 제2 접속 포트는 이 실시예에서 평형상태 입력 포트의 제1 입력 포트에 접속된다. 제4 스위치(47)는 평형상태 입력 포트의 제2 입력 포트와 제2 커패시턴스의 제2 단자 사이에 배치될 수 있다.
제2 스위치 집합은 제5 스위치(42), 제6 스위치(43), 제7 스위치(45) 및 제8 스위치(48)를 포함할 수 있다. 제5 스위치(42)는 제1 커패시턴스의 제1 단자와 제3 커패시턴스(C23)의 제1 단자 사이에 배치될 수 있다. 제6 스위치(43)는 평형상태 입력 포트의 제1 입력 포트와 제1 커패시턴스(C21)의 제2 단자 사이에 배치될 수 있다. 제7 스위치(45)는 평형상태 입력 포트의 제2 입력 포트와 제2 커패시턴스(C22)의 제1 단자 사이에 배치될 수 있다. 제8 스위치(48)는 제2 커패시턴스의 제2 단자와 제3 커패시턴스(C23)의 제2 단자 사이에 배치될 수 있다.
앞서 기술된 바와 같이, 제1 발진기 신호(LO_0)는 제1 스위치 집합의 각각의 스위치에 인가될 수 있고 제2 발진기 신호(LO_180)는 제2 스위치 집합의 각각의 스위치에 인가될 수 있다.
지금 국부 발진기 신호들(LO_0 및 LO_180)의 클록 사이클 동안 본 발명의 이 실시예에 따른 증폭기의 동작을 검토한다. 클록 사이클은 2 단계(stage)로 나눠질 수 있다. 제1 스테이지에서, 제1 발진기 신호(LO_0)의 값은 하이(high)이고 제2 발진기 신호(LO_180)의 값은 로우(low)로 남아 있다. 따라서, 제1 스위치 집합의 스위치들, 즉 스위치들(41, 44, 46 및 47)은 제1 스테이지에서 닫힌다. 그 때문에, 닫힌 스위치들의 제1 스위치 집합은 도 3a에 도시된 회로를 형성한다. 다시 말하면, 제1 및 제2 커패시턴스들(C21 및 C22)은 평형상태 입력 포트의 제1 및 제2 입력 포트들 사이에서 병렬로 접속된다. 제1 스위치(41)는 제1 커패시턴스(C21)의 제1 단자를 제1 입력 포트에 접속하고 제2 스위치(44)는 제1 커패시턴스(C21)의 제2 단자를 제2 입력 포트에 접속한다. 대응하게, 제3 스위치(46)는 제2 커패시턴스(C22)의 제1 단자를 제1 입력 포트에 접속하고 제4 스위치(47)는 제2 커패시턴스(C22)의 제2 단자를 제2 입력 포트에 접속한다.
제1 및 제2 입력 포트들 사이에서 병렬로 접속될 때, 제1 및 제2 커패시턴스들은 제1 및 제2 입력 포트들(IN_P 및 IN_N) 사이의 전압에 상응하는 전압으로 충전된다. 제1 및 제2 입력 포트들(IN_P 및 IN_N) 상의 전압들은 도 4에서 도시된다. 도 2 및 4에 관해서, 전압 V1A는 제1 입력 포트와 접지 레벨 사이의 전압을 나타내고, 전압 V1B는 제2 입력 포트와 접지 레벨 사이의 전압을 나타낸다. 전압 V1은 제1 및 제2 입력 포트들(IN_P 및 IN_N) 사이의 전압을 나타내며, 전압 V2는 제2 커패 시턴스(C22) 상의 전압을 나타내고, 전압 V3은 제1 커패시턴스(C21) 상의 전압을 나타낸다. 입력 포트들(IN_P 및 IN_N) 속으로 입력되는 신호들 또한 도 4에서 도시된다. 따라서, 제1 및 제2 커패시턴스들(C21 및 C22)은 제1 스테이지에서 전압 V1으로 충전된다.
제2 스테이지에서, 제1 발진기 신호(LO_0)의 값은 로우이고 제2 발진기 신호(LO_180)의 값은 하이이다. 따라서, 제1 스위치 집합의 스위치들, 즉 스위치들(41, 44, 46 및 47)은 제2 스테이지에서 열리고, 제2 스위치 집합의 스위치들, 즉 스위치들(42, 43, 45 및 48)은 닫힌다. 그 때문에, 닫힌 스위치들의 제2 스위치 집합은 도 3b에 도시된 회로를 형성한다. 다시 말하면, 제1 커패시턴스(C21)는 제1 및 제2 입력 포트들 사이에서 제2 커패시턴스(C22) 및 제3 커패시턴스(C23)와 직렬로 접속된다. 더 상세하게는, 제6 스위치(43)는 제1 커패시턴스(C21)의 제2 단자를 제1 입력 포트(IN_P)에 접속하고, 제5 스위치(42)는 제1 커패시턴스(C21)의 제1 단자를 제3 커패시턴스(C23)의 제1 단자에 접속한다. 도 3b에 도시된 회로의 나머지는 제2 커패시턴스(C22)의 제1 단자를 제2 입력 포트(IN_N)에 접속하는 제7 스위치(45) 및 제2 커패시턴스(C22)의 제2 단자를 제3 커패시턴스(C23)의 제2 단자에 접속하는 제8 스위치(48)에 의해 형성된다.
따라서, 제1 및 제2 커패시턴스들(C21 및 C22)은 그것들의 전압들을 제3 커패시턴스(C23)로 방전한다. 제1 및 제2 커패시턴스들(C21 및 C22)에서의 전압들에 더하여, 제3 커패시턴스(C23)는 제2 스테이지에서 제1 및 제2 커패시턴스들(C21 및 C22)의 전압들을 함께 합산한 입력 전압으로 충전된다. 도 4를 참조하면, 전압 V2 는 제2 스위치 집합의 스위치들이 닫히기 직전에 제2 커패시턴스(C22) 속으로 충전되는 전압을 나타내고, 전압 V3는 제2 스위치 집합의 스위치들이 닫히기 직전에 제1 커패시턴스(C21) 속으로 충전되는 전압을 나타낸다. 실용에서, 전압들(V2 및 V3)은, 만일 입력 신호의 레벨이 제1 및 제2 스테이지들 사이에서 현저히 변경되지 않았다면, 전압 V1과 대략 동일하다. 따라서, 전압들(V2 및 V3)의 합은 평형상태 입력 포트의 입력 포트들 사이의 현재 전압인 V1'과 함께 제3 커패시턴스(C23) 속으로 충전된다, 즉 제3 커패시턴스(C23) 상의 전압 V4는 V4=V1'+V2+V3이 된다. 평형 상태 출력 포트의 제1 및 제2 출력 포트들(OUT_P 및 OUT_N)은 제3 커패시턴스(C23)의 제1 및 제2 단자들에 각각 접속될 수 있다. 만일 발진기 신호 주파수가 입력 포트들(IN_P 및 IN_N)에 입력되는 입력 신호들(IN1 및 IN2)의 최고 주파수 성분보다 높다면, 즉 입력 신호들(IN1 및 IN2)의 전압들이 국부 발진기 신호들(LO_0 및 LO_180)의 한 주기에 대해 과도하게 변하지 않는다면, 입력 전압 V1은 대략 3배가 된다. 바꾸어 말하면, 본 발명의 이 실시예에 따른 수동 증폭기의 증폭 이득은 9 dB인데, 그것은 실제 구현과 증폭기에서 사용되는 구성요소들의 속성들에 의해 영향을 받는다. 9 dB의 증폭은 부가적인 전력 공급기(power supply) 없이(물론 발진기 신호는 예외) 수동 증폭기 구조로 얻어진다.
본 발명의 실시예에 따른 증폭기의 원리는 제1 스테이지에서 제1 및 제2 커패시턴스들(C21 및 C22)을 충전하는 것과 제2 스테이지에서 제1 및 제2 커패시턴스들(C21 및 C22)의 전하들을 입력 신호와는 직렬로 제3 커패시턴스(C23)로 방전하는 것에 근거한다. 제1 커패시턴스(C21)를 순차적으로 충전하고 방전하는 이 동작은 제1 커패시턴스(C21) 및 스위치들(41, 42, 43, 및 44)(제1, 제2, 제5 및 제6 스위치들)이 스위치형 커패시터 필터(SC 필터) 기법으로 구현되는 저항기로서 기능을 하도록 한다.
도 5a 및 5b는 SC 필터 기법으로 구현된 저역-통과 필터(도 5a) 및 그것의 등가 회로(도 5b)의 개략도들을 도시한다. 개별 발진기 신호들(CLK_0 및 CLK_180)에 따라 동작되는 스위치들(25 및 26)과 스위치들(25, 26) 사이의 제1 커패시터는 저항 R2=T/C1을 가지는 저항기로서 기능을 하는데, 여기서 T는 발진기 신호들(CLK_0 및 CLK_180)의 주기이고 C1은 제1 커패시터의 커패시턴스이다. V_in은 필터의 입력 포트를 표시하고 V_out는 출력 포트를 표시한다. 등가 회로는 도 5b에서 도시되는데 그 도면에서 스위치들(25 및 26)과 제1 커패시터는 저항 R2를 가지는 저항기로 대체되었다. 부가적으로, 이 SC 필터는 제2 스위치(26)에 병렬로 접속된 제2 커패시터를 구비한다. SC 필터의 코너(corner) 주파수는 다음 수학식 1과 같이 정의된다:
Figure 112009002410415-PCT00001
여기서 C2는 제2 커패시터의 커패시턴스이다. 만일 발진기 신호들의 주파수가 일정하면, 코너 주파수는 커패시턴스들(C1 및 C2)의 비율에 의존한다는 것을 알 수 있다. CMOS 구현예들에서, 절대 커패시턴스 값들은 높은 다이버시티를 가질 수 있지만, 커패시턴스 값들의 비율은 매우 안정적이고 정확하게 유지된다. 다시 말하면, 비율 C1/C2는 C1 및 C2의 절댓값들에서의 변동에 관계없이 아주 일정하게 유지된다. 따라서, 코너 주파수는 정확하게 정의될 수 있고 그것은 마진(margin) 변동만을 가진다.
결과적으로, 본 발명의 실시예에 따른 증폭기는 구성요소들, 즉 제1, 제2, 및 제3 커패시턴스들(C21, C22, 및 C23), 스위치들(41 sowl 48) 그리고 발진기 신호들(LO_0 및 LO_180)을 적절히 디자인함으로써 저역통과 필터로서 사용될 수 있다. 이제, 제1, 제2, 제5, 및 제6 스위치들(41, 42, 43 및 44)과 제1 커패시턴스(C21)는 제1 저항기로서 기능을 하고, 제3, 제4, 제7, 및 제8 스위치들(45, 46, 47, 및 48)과 제2 커패시턴스(C22)는 제2 저항기로서 기능을 한다. 코너 주파수는 제1 및 제3 커패시턴스들(C21 및 C23)의 커패시턴스 값들의 비율과 제2 및 제3 커패시턴스들(C22 및 C23)의 커패시턴스 값들의 비율에 의하여 정의된다. 만일 제2 커패시턴스(C22)의 커패시턴스 값이 제1 커패시턴스(C21)의 커패시턴스 값과 동일하면, 코너 주파수는 다음과 같이 단순화된다
Figure 112009002410415-PCT00002
.
따라서, 본 발명의 실시예에 따른 증폭기는 제1, 제2, 및 제3 커패시턴스들(C21, C22, 및 C23)의 커패시턴스 값들에 의해 정의되는 코너 주파수를 가지는 저역-통과 필터로서도 기능을 하도록 구성된다. 그러므로, 어떤 부가적인 구성요소도 저역통과 필터의 구현을 위해 필요하지 않다. 이것은 본 발명의 실시예에 따른 수동 증폭기를 채용하는 수신기 구조의 크기를 축소한다.
도 6은 도 2에 도시된 것과 유사한 증폭기 구성을 도시한다. 도 2 및 위에서 기술된 실시예를 참조하면, 접속 포트들(A 및 B)은 제2 및 제1 입력 포트들(IN_N 및IN_P)에 각각 접속되었다. 도 6에서, 접속 포트들(A 및 B)은 지금 열려 있다. 증폭기의 증폭(이득) 또는 전압 증폭 계수를 접속 포트들(A 및 B)을 적절하게 접속하는 것에 의해 제어하는 것이 가능하다. 도 6은 본 발명의 실시예에 따른 자동 이득 제어(AGC) 증폭기를 위한 시작점이다.
도 7에 도시된 실시예에서, 도 6에 도시된 증폭기는 이제 참조 번호 70에 의해 표시된다. 제1 접속 포트(A)는 제1 스위칭 메커니즘(72)에 접속되는데 제1 스위칭 메커니즘은 제1 접속 포트(A)를 제1 스위칭 메커니즘(72)의 출력 포트들(C, D, 및 E) 중의 하나에 접속하도록 구성된다. 제2 접속 포트(B)는 제2 스위칭 메커니즘(74)에 접속되는데 제2 스위칭 메커니즘은 제2 접속 포트(B)를 제1 스위칭 메커니즘(72)의 출력 포트들(F, G, 및 H) 중의 하나에 접속하도록 구성된다. 제1 스위칭 메커니즘(72)의 출력 포트(C)와 제2 스위칭 메커니즘(74)의 출력 포트 H는 증폭기(70)의 평형상태 입력 포트의 제1 입력 포트(IN_P)에 접속될 수 있다. 제1 스위칭 메커니즘(72)의 출력 포트 D는 제2 스위칭 메커니즘(74)의 출력 포트 G에 접속될 수 있다. 제1 스위칭 메커니즘(72)의 출력 포트 E와 제2 스위칭 메커니즘(74)의 출력 포트 F는 증폭기(70)의 평형상태 입력 포트의 제2 입력 포트(IN_N)에 접속될 수 있다.
제1 및 제2 스위칭 메커니즘들은 요망된 전압 증폭 계수에 따라 제어기(76)에 의해 제어될 수 있다. 제어기(76)는 AGC 증폭기들에 관련된 이 기술분야에서 알 려진 방법에 따라 요망된 전압 증폭 계수를 결정할 수 있다. 요망된 전압 증폭 계수가 3(증폭이득은 9 dB이다)일 때, 제어기(76)는 제1 접속 포트(A)를 출력 포트(E)에, 즉 제2 입력 포트(IN_N)에 접속하도록 제1 스위칭 메커니즘(72)을 제어할 수 있고, 제2 접속 포트(A)를 출력 포트(H)에, 즉 제1 입력 포트(IN_P)에 접속하도록 제2 스위칭 메커니즘(74)을 제어할 수 있다. 이 구성은 도 2에 관해서 위에서 기술된 실시예에 상응한다. 따라서 제1 및 제2 커패시턴스들(C21 및 C22)은 제1 스테이지에서는 평형상태 입력 포트의 입력 포트들(IN_P 및 1N_N) 사이에서 병렬로(도 3a에 도시됨) 그리고 제2 스테이지에서는 입력 포트들 사이에서 제3 커패시턴스(C23)에 직렬로(도 3b에 도시됨) 접속된다.
요망된 전압 증폭 계수가 2(증폭이득은 6 dB이다)일 때, 제어기(76)는 제1 접속 포트(A)를 출력 포트(D)에 접속하기 위해 제1 스위칭 메커니즘(72)을 제어할 수 있고 제2 접속 포트(B)를 출력 포트(G)에 접속하기 위해 제2 스위칭 메커니즘(74)을 제어할 수 있다. 바꾸어 말하면, 제1 접속 포트(A)는 제2 접속 포트(B)에 접속된다. 따라서 제1 및 제2 커패시턴스들(C21 및 C22)은, 도 8a에 도시된 바와 같이, 제1 스테이지에서는 평형상태 입력 포트의 입력 포트들(IN_P 및 IN_N) 사이에서 직렬로 접속될 수 있다. 지금, 입력 포트들(IN_P 및 IN_N) 사이의 전압은 제1 스테이지에서는 제1 및 제2 커패시턴스들 사이에서 나누어지고, 그러므로, 제1 및 제2 커패시턴스들 속으로 충전된 전압과, 증폭기의 전압 증폭 계수는 커패시턴스들이 병렬로 접속되는 경우에서보다는 낮다. 만일 제1 및 제2 커패시턴스들(C21 및 C22)의 커패시턴스 값들이 동일하다면, 입력 전압은 제1 및 제2 커패시턴스들 사이 에서 동등하게 나누어진다. 제2 스테이지는 다시 도 3b에 도시된 것과 유사하다, 즉 제1, 제2, 및 제3 커패시턴스들(C21, C22, 및 C23)은 입력 포트들(IN_P 및 IN_N) 사이에서 직렬로 접속된다.
요망된 전압 증폭 계수가 1일 때, 제어기(76)는 제1 접속 포트(A)를 출력 포트(C)에, 즉 제1 입력 포트(IN_P)에 접속하기 위해 제1 스위칭 메커니즘(72)을 제어할 수 있고, 제2 접속 포트(B)를 출력 포트(F)에, 즉 제2 입력 포트(IN_N)에 접속하기 위해 제2 스위칭 메커니즘(74)을 제어할 수 있다. 이 구성은 도 8b에서 도시된다. 이 경우, 제1 및 제2 커패시턴스들은 제1 스테이지에서는 충전되지 않고, 그 결과, 어떠한 전압 증폭도 얻어지지 않는다(증폭이득은 0 dB이다). 제2 스테이지는 다시 도 3b에서 도시된 것과 유사하다, 즉 제1, 제2, 및 제3 커패시턴스들(C21, C22 및 C23)은 입력 포트들(N_P 및 IN_N) 사이에서 직렬로 접속된다.
일부 경우들에서, 요망된 전압 증폭 계수는 그러나 1(0 dB), 2(6 dB) 또는 3(9 dB) 이외의 것일 수 있다. 도 9는 본 발명의 실시예를 도시하는데, 그것은 제4 커패시턴스(C5)가 제1 및 2 접속 포트들(A 및 B) 사이에 제공된다는 것을 제외하면 도 6에 도시된 구성과 유사하다. 이 실시예에서, 제1 스위치 집합은 제1, 제2, 및 제4 커패시턴스들(C21, C22, 및 C5)을 제1 스테이지의 입력 포트들(IN_P 및 IN_N) 사이에서 직렬로 접속한다. 따라서, 총 입력 전압의 일부는 제4 커패시턴스(C5) 속으로 충전되고 입력 총 전압(총 입력 전압)의 나머지는 제1 및 제2 커패시턴스들(C21 및 C22) 속으로 충전된다. 제4 커패시턴스(C5) 속으로 충전되는 전압의 정도는 제1 및 제2 커패시턴스들(C21 및 C22)의 커패시턴스 값들에 대한 제4 커패시 턴스(C5)의 커패시턴스 값에 의존한다. 제2 스테이지에서, 제2 스위치 집합은 제1 및 제2 커패시턴스들을 입력 포트들(IN_P 및 IN_N) 사이의 제3 커패시턴스(C23)와는 직렬로 접속한다. 지금, 제1 및 제2 커패시턴스들(C21 및 C22) 속에 충전되는 전압은 제3 커패시턴스(C23) 속으로 입력 전압과는 직렬로 방전된다. 제4 커패시턴스(C5)는 제2 스테이지에서 회로로부터 절연(분리)될 수 있다.
이 실시예에서, 증폭은 다음 수학식 2에 따라 제4 커패시턴스(C5) 속으로 충전된 입력 전압의 양, 즉 제4 커패시턴스(C5)의 커패시턴스 값에 의존한다:
Figure 112009002410415-PCT00003
여기서 C21, C23, 및 C5는 제1, 제3, 및 제4 커패시턴스들(C21, C23, 및 C5)의 커패시턴스 값들을 나타낸다. 여기서, 제2 커패시턴스(C22)의 커패시턴스 값은 제1 커패시턴스(C21)의 그것과 동일하다고 가정된다. 제4 커패시턴스(C5)의 커패시턴스 값이 높으면 높을수록, 제1 스테이지의 제4 커패시턴스(C5)의 전압이 낮아진다, 즉 증폭기의 전압 증폭 계수는 높아진다. 증폭기의 전압 증폭 계수는 제4 커패시턴스(C5)의 커패시턴스 값을 조절하는 것에 의해 작동 중에(on-the-fly) 조절될 수 있다. 그 목적을 위해, 조절 회로가 증폭기 속에 구성될 수 있다. 도 10은 제4 커패시턴스(C5)가 접속 포트들(A 및 B) 사이에 제공된 기본 증폭기 구조(70)를 도시한다. 제4 커패시턴스 외에, 조절 회로가 접속 포트들(A 및 B) 사이에서 제4 커패시턴스(C5)와는 병렬로 배치된다. 조절 회로는 커패시턴스들(C31, C32, C33, 및 C34)과 스위치들(42 및 43)을 포함할 수 있다. 제4 커패시턴스 값의 실효 커패시턴스 값, 즉 제4 커패시턴스에 의해 증폭기 회로(70)에 기여되는 부가적인 커패시턴스는 조절 회로의 커패시턴스들을 제4 커패시턴스와는 병렬로 적절히 선택하는 것에 의해 조절된다. 커패시턴스들(C31, C32, C33, 및 C34)은 스위치들(42 및 43) 적절히 닫고 및/또는 여는 것에 의해 선택될 수 있다. 스위치들(42 및 43)의 동작은 제어 신호 발생기(100)에 의해 제어될 수 있다. 제4 커패시턴스(C5)와는 병렬로 접속된 커패시턴스들이 더 많으면 많을수록, 조합된 커패시턴스 값은 더 높아진다, 즉 제4 커패시턴스(C5)에 의해 유도되는 실효 커패시턴스가 더 높게 된다. 조절 회로는 도 10에 도시된 것보다는 더 많은 스테이지를 포함할 수 있거나, 또는 이 기술분야에서 알려진 어느 다른 방법에 따라 구현될 수 있다.
도 9에 관해서 위에 기술된 실시예에서, 증폭기의 최대 전압 증폭 계수가 2(6 dB)인데, 이 구성은 접속 포트(A)를 접속 포트(B)에 접속하는 것에 기초한다(개별 스위치들(72 및 74)에서 접속(D, G)에 대해 도 7 참조).
바꾸어 말하면, 증폭은 6 dB까지 조절가능할 수 있다. 도 11은 증폭기의 최대 전압 증폭 계수가 3(9 dB)이고 증폭이 9 dB까지 조절할 수 있는 다른 실시예를 도시한다. 이 실시예는 제1 접속 포트(A)가 제2 입력 포트(IN_N)에 접속되었고 제2 접속 포트(B)가 제1 입력 포트(IN_P)에 접속되었던 도 2에 도시된 실시예에 기초한다. 도 11에 도시된 실시예에서, 제5 커패시턴스(C26)가 제1 접속 포트(A) 및 제2 입력 포트(IN_N) 사이에 배치된다. 대응하게, 제6 커패시턴스(C25)가 제2 접속 포트(B)와 제1 입력 포트(IN_P) 사이에 배치된다. 표현되는 "제5" 및 "제6" 커패시턴 스는 위에서 기술된 실시예에 포함되는 제4 커패시턴스와의 혼란을 유발하지 않기 위하여 사용된다.
제1 스테이지에서, 제1 스위치 집합은 제1 커패시턴스(C21)를 입력 포트들(IN_P 및 IN_N) 사이에서 제5 커패시턴스(C26)와는 직렬로 그리고 제2 및 제6 커패시턴스들(C22 및 C25)과는 병렬로 접속한다. 결과적으로, 입력 포트들(IN_P 및 IN_N) 사이의 전압은 제1 및 제5 커패시턴스들(C21 및 C26) 사이에서 그리고 제2 및 제6 커패시턴스들(C22 및 C25) 사이에서 나누어진다. 그러므로, 제1 커패시턴스(C21) 상의 전압은 제5 커패시턴스(C26)의 커패시턴스 값에 의존하고 제2 커패시턴스(C22) 상의 전압은 제6 커패시턴스(C25)의 커패시턴스 값에 의존한다. 제5 및 제6 커패시턴스(C26 및 C25)의 커패시턴스 값들이 높으면 높을수록, 제1 및 제2 커패시턴스들(C21 및 C22) 상의 전압이 각각 더 높아진다. 제2 스테이지는 위에 기술된 실시예와 유사하다, 즉 제2 스위치 집합은 제1 및 제2 커패시턴스들(C21 및 C22)을 입력 포트들(IN_P 및 IN_N) 사이의 제3 커패시턴스(C23)와는 직렬로 접속한다. 따라서, 제5 및 제6 커패시턴스들(C26 및 C25)은 제2 스테이지에서 회로로부터 분리된다.
제5 및 제6 커패시턴스들(C26 및 C25)은 요망된 전압 증폭 계수에 따라 조절될 수 있다. 예를 들면, 도 11에서 도시된 것과 유사한 조절 회로가 제5 및 제6 커패시턴스들(C26 및 C25)의 각각과는 병렬로 배치될 수 있다. 증폭기의 증폭은 다음 수학식 3에 따라 커패시턴스 값으로부터 계산될 수 있다:
Figure 112009002410415-PCT00004
여기서 C21, C23, 및 C26은 각각 제1, 제3 및 제5 커패시턴스들의 커패시턴스 값들을 나타낸다. 이 경우, 제2 커패시턴스(C22)와 제6 커패시턴스(C25)는 제1 및 제5 커패시턴스들(C21 및 C26)과 각각 동일한 커패시턴스 값을 가진다고 가정된다. 수학식 3은 스위치들(41 내지 48)의 온-저항들 및 증폭기의 입력 및 출력 임피던스들을 고려하지 않는다는 느낌으로 단순화된다는 점에 주의할 필요가 있다. 동일한 단순화가 수학식 3에도 적용되었다.
요망된 전압 증폭 계수에 따라 제어되는 스위치들(72 및 74)을 포함하는 도 7에 도시된 실시예는 접속 포트들을 위한 옵션적인 제4 접속을 제공하는 것에 의해 여전히 개선될 수 있다. 도 7에 도시된 실시예에서, 가능한 전압 증폭 계수들은 1, 2, 및 3이었다, 즉 0, 6, 및 9 dB의 증폭이득이었다. 도 12는 제4 전압 증폭 계수가 접속 포트들(A 및 B)을 적절히 접속하는 것에 의해 선택될 수 있는 본 발명의 실시예를 도시한다. 제4 전압 증폭 계수는 예를 들면 1.4일 수 있다(증폭 이득은 3 dB이다). 도 12에 도시된 실시예는 스위칭 메커니즘들(80 및 82)을 가지는데, 둘 다는 하나의 입력 포트와 4개의 출력 포트를 가진다. 스위칭 메커니즘(80)의 출력 포트들(C, D, 및 E)은 도 7에 관해서 위에서 기술된 제1 스위칭 메커니즘(72)의 출력 포트들에 접속된다. 대응하게, 스위칭 메커니즘(82)의 출력 포트들(F, G, 및 H)은 제2 스위칭 메커니즘(74)의 출력 포트들에 접속된다.
스위칭 메커니즘들(80 및 82)은 부가적인 커패시턴스(C7)(제7 커패시턴스)를 통하여 서로 간에 접속되는 부가적인 출력 포트들을 포함한다. 따라서, 스위칭 메커니즘(80)의 출력 포트(I)는 제7 커패시턴스(C7)을 통하여 스위칭 메커니즘(82)의 출력 포트(J)에 접속된다. 제7 커패시턴스(C7)의 커패시턴스 값은 증폭기를 위한 요망된 증폭 계수(예를 들면 3 dB)를 제공하기 위해 선택될 수 있다.
스위칭 메커니즘들(80 및 82)은 제어기(84)에 의해 제어될 수 있다. 제어기(84)는 도 7에 관해서 위에서 기술된 제어기(76)와 유사한 기능성을 가지게 할 수 있다. 유일한 차이는 스위칭 메커니즘들(80 및 82)이 지금 4개의 출력 포트를 가진다는 것과 제어기가 한 세트가 되는 4개의 가능한 계수들로부터 요망된 전압 증폭 계수를 선택한다는 것이다.
위에서 기술된 바와 같은 조절가능한 전압 증폭 계수를 가지는 실시예들을 가지고서, 수동(passive) 증폭기는 자동 이득 제어 기능성으로 구현될 수 있다. 이 특징은 무선 송수신기들에서 매우 실용적인데, 수신되는 무선 신호의 레벨이 매우 가변적일 수 있기 때문이다.
일반적으로, 본 발명의 실시예들은 다중 주파수 대역들에서 동작하고 높은 선형성과 잡음 지수들을 수신기 구성요소들로부터 요구하는 다중-모드 무선 수신기(또는 송수신기)에서 유익하다. 그런 송수신기들에서, 저잡음 증폭기(도 1의 증폭기(2))를 뒤이어서 현재의 주파수 대역에 따라 변경가능한 필터들을 배치하는 것은 일반적으로 어렵다. 만일 저잡음 증폭기 뒤에 필터들이 생략되면, 저잡음 증폭기의 증폭은 전형적으로 낮추어져야 하고, 그 결과, 다운믹서(downmixer)(도 1의 4 및 5) 뒤의 증폭기의 잡음 지수들은 축소되어야 한다. 본 발명의 실시예들은, 낮은 잡음 지수들을 가지고 실제 구현예(예를 들면 집적 회로)의 크기 증가나 구성요소들의 증대 없이 저역 통과 전환형(switched) 커패시터 필터로서도 기능을 하는 수동 증폭기를 포함한다.
실용상, 본 발명의 실시예에 따르는 수동 증폭기는, 앞서 기술된 바와 같이, 제1 발진기 신호에 응답하는 제1 스위치 집합과 제2 발진기 신호에 응답하는 제2 스위치 집합을 배치구성하는 것에 의해 구현될 수 있다. 그 경우에서, 제1 및 제2 발진기 신호들은 다른 발진기 신호들이고 개개의 스위치들은 동일한 기능성을 가질 수 있다, 즉 스위치는 이 스위치를 제어하는 발진기 신호의 레벨이 하이일 때 닫히고 그 발진기 신호의 레벨이 로우일 때 열릴 수 있다. 대신에 제1 및 제2 스위치 집합들이 제1 또는 제2 발진기 신호일 수 있는 동일한 발진기 신호에 응답하여 배치구성될 수 있다. 이 경우, 제1 스위치 집합은 발진기 신호의 레벨이 하이일(그리고 그렇지 않으면 열릴) 때 열리도록 배치구성될 수 있고, 제2 스위치 집합은 발진기 신호의 레벨이 로우일(그리고 그렇지 않으면 열릴) 때 닫히도록 배치구성될 수 있다. 이 기능성은 예를 들면 NMOS 트랜지스터들에 의해 제1 스위치 집합의 스위치들을 구현하고 PMOS 트랜지스터들에 의해 제2 스위치 집합의 스위치들을 구현하는 것에 의해 달성될 수 있다. 따라서, 제1 및 제2 스위치 집합들의 동작은 양쪽 스위치 집합이 동시에 닫히지는 않는 느낌으로 제2 스위치 집합은 보완적일 수 있다.
위의 설명에서, 제1 및 제2 발진기 신호들이 동일한 주파수를 가질 수 있다고 언급되었다. 따라서, 발진기 신호들은, 예를 들면, 제1 및 제2 스위치 집합들이 동시에 닫히지 않는 한, 다른 펄스 비율들 및/또는 펄스 파형들을 가질 수 있다. 제1 및 제2 발진기 신호들은 역 위상을 가질 수도 있다.
도 13은 도 2에 도시된 증폭기의 실제적인 구현의 예를 도시한다. 스위치들(41 내지 48)의 각각은 단일 MOS 트랜지스터(Q89 내지 Q96)에 의해 구현될 수 있다. 발진기 신호들(CLK_0 및 CLK_180)은 작은 커패시터들(C110 및 C112)을 통하여 상응하는 스위치들의 게이트들에 인가될 수 있다.
제3 커패시턴스(C23)는 3개의 커패시터(C111, C108, 및 C130)에 의해 구현될 수 있다. 도 13에 보인 것처럼, 커패시터(C130)는 커패시터들(C111 및 C108)과 병렬로 접속될 수 있고, 커패시터들(C111 및 C108)은 직렬로 접속될 수 있다. 커패시터들(C111 및 C108)의 커패시턴스 값들은 커패시터(C130)의 커패시턴스 값과 비교하여 매우 작은 커패시턴스 값일 수 있고, 커패시터들(C111 및 C108)의 주요한 목적은 공통 모드 발진기 신호들을 감쇠시키는 것일 수 있다.
실시예들이 평형상태 입력 및 출력 포트들과 관련하여 위에서 기술되었지만, 2개의 평형상태 수동 증폭기 구조들을 병렬로 배치하고 입력 신호들을 병렬 구조들의 상응하는 평형상태 입력 포트들에 역 위상들로 제공하고 또 병렬 구조들의 상응하는 평형상태 출력 포트들로부터 역 위상들로 출력 신호들을 얻는 것에 의해 이중 평형상태 구조를 채용하는 실시예가 형성될 수 있다. 이 구조에서, 발진기 신호는 병렬 구조들의 상응하는 입력 포트들에 동일한 위상으로 입력될 수 있다. 대신에, 발진기 신호들은 병렬 구조들의 상응하는 발진기 신호 입력 포트들에 역 위상으로 제공될 수 있고 병렬 구조들의 상응하는 입력 또는 출력 포트들의 신호들은 역 위 상들로 배치구성될 수 있다. 추가의 대체 해결책에서, 입력 신호들, 발진기 신호들, 또는 출력 신호들은 병렬 구조들의 상응하는 포트들에 역 위상으로 제공될 수 있고 (또는 그 포트들로부터 얻어질 수 있고) 하나의 구조의 스위치들은 NMOS 트랜지스터들로 구현될 수 있고 다른 구조의 스위치들은 PMOS 트랜지스터들로 구현될 수 있다. 이중 평형상태 구조를 위한 다른 해결책들 또한 가능하다. 이중 평형상태 구조로 얻어지는 이점들은 실제 구현예에 의존하지만, 일반적으로, 입력 포트들로의 발진기 신호들의 누설(leakage)은 이중 평형상태 구조에서는 낮다. 부가적으로, 발진기 신호들에 의해 경험되는 부하들은 평형상태 구조에 관하여 양호하게 등화되고, 이 특성은 발진기 신호들의 올바른 위상맞춤(phasing)을 유지하는 것을 용이하게 한다.
본 발명의 실시예들이 실제 구현예에 관해서 다수의 방법으로 실행될 수 있다는 것은 이 기술의 숙련자에게는 명백하다. 예를 들면, 스위치들(41 내지 48 또는 Q89 내지 Q96)은 GaAs 전계효과 트랜지스터들, SOI-CMOS 트랜지스터들, 다이오드들 등으로 실현될 수 있다. 부가적인 구성요소들은 실제 구현예에 의존하여 위에서 기술된 실시예들에 포함될 수도 있다. 실시예들은 집적 회로, 인쇄 회로 기판, 또는 어떤 다른 재료에 실현될 수 있다. 실시예들의 응용들은 다음의 예시적인 기술들에 따라 라디오 송수신기 또는 라디오 전송기들 또는 수신기들을 포함한다: 이동 전화기, 위성 위치확인 시스템(GPS), 갈릴레오(Galileo), 무선 근거리 네트워크(WLAN), 블루투스®, FM 라디오, 텔레비전 수신기, 핸드헬드용 디지털 비디오 방송 기기(DVB-H), AM 수신기, 오디오 증폭기, 계측기 등.
본 발명이 첨부 도면들에 따라 예에 관하여 설명되었으나, 본 발명이 그것에 한정되지 않고 첨부된 청구항들의 범위 내에서 수 개의 방법들로 변형될 수 있다는 것은 명확하다.

Claims (38)

  1. 입력 신호전압을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신하는 단계;
    제1 스테이지에서, 제1 발진기 신호에 응답하여, 제1 커패시턴스 및 제2 커패시턴스를 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키는 단계;
    제2 스테이지에서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키는 단계; 및
    제3 커패시턴스 상의 전압을 출력 전압으로서 얻는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 방법은,
    제1 스테이지의 제2 입력 포트에 접속된 제1 커패시턴스의 제1 단자를 제2 스테이지의 제1 입력 포트에 접속시키는 단계;
    제1 커패시턴스의 제2 단자를 제2 스테이지에 있는 제3 커패시턴스의 제1 단자에 접속시키는 단계;
    제1 스테이지의 제1 입력 포트에 접속된 제2 커패시턴스의 제1 단자를 제2 스테이지의 제2 입력 포트에 접속시키는 단계; 및
    제2 커패시턴스의 제2 단자를 제2 스테이지에 있는 제3 커패시턴스의 제2 단자에 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 방법은,
    제1 스테이지에서, 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 상의 전압에 상응하는 전압으로 충전하는 단계;
    제2 스테이지에서, 제1 커패시턴스 및 제2 커패시턴스에 있는 전하를 제1 입력 포트 및 제2 입력 포트 상의 현재 전압과는 직렬로 제3 커패시턴스 속으로 방출하여, 제3 커패시턴스 상의 전압을 생성하는 단계로서, 상기 제3 커패시턴스 상의 전압은 제1 스테이지의 제1 커패시턴스 상의 전압, 제1 스테이지의 제2 커패시턴스 상의 전압, 및 제1 입력 포트 및 제2 입력 포트 상의 현재 전압의 합인 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 방법은,
    수신된 무선 신호를 다운믹싱을 위해 사용된 국부 발진기 신호로부터 제1 발진기 신호 및 제2 발진기 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 방법은,
    제1 스테이지 단계에서, 제1 커패시턴스와 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 출력 신호의 요망된 전압 증폭 계수에 의존하여 직렬로 또는 병렬로 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 방법은,
    제1 스테이지에서, 제1 커패시턴스와 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에서 요망된 전압 증폭 계수가 2일 때 직렬로 그리고 요망된 전압 증폭 계수가 3일 때 병렬로 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제5항 또는 제6항에 있어서, 상기 방법은,
    제1 커패시턴스의 제1 단자 및 제2 단자를 제1 스테이지의 제1 입력 포트에 접속시키는 단계; 및
    요망된 전압 증폭 계수가 1일 때 제2 커패시턴스의 제1 단자 및 제2 단자를 제1 스테이지의 제2 입력 포트에 접속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 방법은,
    제1 스테이지에서, 제1 커패시턴스와 제2 커패시턴스를 제1 입력 포트와 제2 입력 포트 사이에서 직렬로 접속시키는 단계; 및
    요망된 전압 증폭 계수에 따라 결정되는 커패시턴스 값을 가지는 부가적인 커패시턴스를 제1 및 제2 커패시턴스들과는 직렬로 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 방법은,
    제1 발진기 신호 및 제2 발진기의 주파수들을 입력 포트에서의 입력 신호들의 최고 주파수 성분보다 높게 되도록 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 방법은,
    저역통과 필터의 코너 주파수를 제1 커패시턴스, 제2 커패시턴스, 및 제3 커패시턴스의 커패시턴스 값들로 정의하는 단계; 및
    제1 및 제2 입력 포트들에 입력되는 입력 신호를 저역통과 필터링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 방법은,
    제1 스테이지에서, 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 직렬로 접속시키는 단계; 및
    제4 커패시턴스를 제1 스테이지의 제1 커패시턴스 및 제2 커패시턴스 사이에 직렬로 제공하는 단계를 더 포함하며,
    제4 커패시턴스의 커패시턴스 값은 조절가능한 전압 증폭을 가능하게 하도록 조절가능한 것을 특징으로 하는 방법.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 방법은,
    제1 스테이지에서, 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 직렬로 접속시키는 단계;
    제4 커패시턴스를 제1 스테이지에 제1 커패시턴스와는 직렬로 제공하는 단계; 및
    제5 커패시턴스를 제1 스테이지에 제2 커패시턴스와는 직렬로 제공하는 단계를 더 포함하며,
    제4 커패시턴스 및 제5 커패시턴스의 커패시턴스 값들은 조절가능한 전압 증폭을 가능하게 하도록 조절가능한 것을 특징으로 하는 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 방법은,
    제1 스테이지를 발진기 신호들의 상반기 사이클이 되도록 구성하는 단계; 및
    제2 스테이지를 발진기 신호들의 하반기 사이클이 되도록 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 방법은,
    제1 발진기 신호 및 제2 발진기 신호를 동일한 발진기 신호가 되도록 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 방법은,
    제1 발진기 신호 및 제2 발진기 신호를 동일한 주파수와 다른 위상들을 가지도록 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제1항에 있어서, 상기 방법은 이중 평형상태 구조를 가지는 장치에서 실행되는 것을 특징으로 하는 방법.
  17. 동일한 주파수를 가지는 제1 발진기 신호 및 제2 발진기를 생성하는 단계;
    제1 발진기 신호 및 제2 발진기 신호의 상반기 사이클 동안에 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신되는 입력 신호 샘플로써 제1 커패시턴스 및 제2 커패시턴스를 충전하는 단계;
    제1 발진기 신호 및 제2 발진기 신호의 하반기 사이클 동안에 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 속으로 수신되는 입력 신호 샘플과 함께 제1 커패시턴스 및 제2 커패시턴스의 전하들로써 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 평형상태 입력 신호를 수신하도록 구성된 평형상태 입력 포트와 제1 발진기 신호 및 제2 발진기 신호를 수신하도록 구성된 발진기 신호 입력 포트를 포함하는 입력 인터페이스;
    제1 커패시턴스;
    제2 커패시턴스;
    제3 커패시턴스;
    제1 발진기 신호에 응답하는 제1 스위치 집합으로서, 제1 발진기 신호에 응답하여, 제1 및 제2 커패시턴스들을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키도록 구성되는 제1 스위치 집합;
    제2 발진기 신호에 응답하는 제2 스위치 집합으로서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제3 커패시턴스 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키도록 구성되는 제2 스위치 집합; 및
    제3 커패시턴스의 단자들에 접속된 출력 포트를 포함하는 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 제1 스위치 집합은, 닫힐 때, 제1 및 제2 커패시턴스들의 제1 단자를 제1 입력 포트에 접속시키고 제1 및 제2 커패시턴스들의 제2 단자를 제2 입력 포트에 접속시키도록 구성되고,
    제2 스위치 집합은, 닫힐 때, 제1 커패시턴스의 제1 단자를 제3 커패시턴스의 제1 단자에, 제1 커패시턴스의 제2 단자를 제1 입력 포트에, 제2 커패시턴스의 제1 단자를 제2 입력 포트에, 그리고 제2 커패시턴스의 제2 단자를 제3 커패시턴스의 제2 단자를 접속시키도록 구성되는 것을 특징으로 하는 장치.
  20. 제18항 또는 제19항에 있어서, 제1 발진기 신호와 제2 발진기 신호는 동일한 발진기 신호인 것을 특징으로 하는 장치.
  21. 제18항 또는 제19항에 있어서, 제1 발진기 신호와 제2 발진기 신호는 동일한 주파수와 다른 위상들을 가지는 것을 특징으로 하는 장치.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서, 상기 장치는,
    제1 발진기 신호와 제2 발진기 신호를 발진기 입력 포트에 인가하도록 구성된 국부 발진기 신호 발생기를 더 포함하는 것을 특징으로 하는 장치.
  23. 제22항에 있어서, 국부 발진기 신호 발생기는 제1 발진기 신호와 제2 발진기 신호를 수신된 무선 신호를 다운믹싱하기 위해 사용되는 국부 발진기로부터 생성하도록 구성되는 것을 특징으로 하는 장치.
  24. 제22항 또는 제23항에 있어서, 국부 발진기 신호 발생기는 입력 포트들에서 최고로 기대되는 주파수 성분보다 높은 주파수를 가지는 제1 발진기 신호 및 제2 발진기 신호를 생성하도록 구성되는 것을 특징으로 하는 장치.
  25. 제18항 내지 제24항 중 어느 한 항에 있어서, 상기 장치는,
    제1 스위치 집합이 닫혔을 때, 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 평형상태 입력 포트에 입력되는 입력 신호에 대해 장치에 의해 초래되는 요망된 전압 증폭 계수에 의존하여 직렬로 아니면 병렬로 접속시키도록 구성된 제어가능한 스위칭 메커니즘을 더 포함하는 것을 특징으로 하는 장치.
  26. 제25항에 있어서, 상기 스위칭 메커니즘은 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에 요망된 전압 증폭 계수가 2일 때 직렬로 그리고 요망된 전압 증폭 계수가 3일 때 병렬로 접속시키도록 구성되는 것을 특징으로 하는 장치.
  27. 제25항 또는 제26항에 있어서, 제1 스위치 집합이 닫힌 때에, 상기 스위칭 메커니즘은, 요망된 전압 증폭 계수가 1일 때 제1 커패시턴스의 2개의 단자를 제1 입력 포트에 제2 커패시턴스의 2개의 단자를 제2 입력 포트에 접속시키도록 추가로 구성된 것을 특징으로 하는 장치.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, 상기 장치는,
    요망된 전압 증폭 계수에 따라 결정된 커패시턴스 값을 가지는 부가적인 커패시턴스를 더 포함하며,
    스위칭 메커니즘은 제1 커패시턴스 및 제2 커패시턴스를 제1 입력 포트 및 제2 입력 포트 사이에서 부가적인 커패시턴스와는 직렬로 접속시키도록 구성되는 것을 특징으로 하는 장치.
  29. 제18항 내지 제28항 중 어느 한 항에 있어서, 상기 장치는 제1 커패시턴스, 제2 커패시턴스, 및 제3 커패시턴스의 커패시턴스 값들의 비율에 의해 정의되는 코너 주파수를 가지는 저역통과 필터로서 기능하도록 구성되는 것을 특징으로 하는 장치.
  30. 제18항 내지 제29항 중 어느 한 항에 있어서,
    제1 스위치 집합은 제1 입력 포트와 제1 커패시턴스의 제1 단자 사이에 접속된 제1 스위치, 제2 입력 포트와 제1 커패시턴스의 제2 단자 사이에 접속된 제2 스위치, 제1 입력 포트와 제2 커패시턴스의 제1 단자 사이에 접속된 제3 스위치, 및 제2 입력 포트와 제2 커패시턴스의 제2 단자 사이에 접속된 제4 스위치를 포함하고,
    제2 스위치 집합은 제1 커패시턴스의 제1 단자와 제3의 커패시턴스의 제1 단자 사이에 접속된 제5 스위치, 제1 입력 포트와 제1 커패시턴스의 제2 단자 사이에 접속된 제6 스위치, 제2 입력 포트와 제2 커패시턴스의 제1 단자 사이에 접속된 제7 스위치, 및 제2 커패시턴스의 제2 단자와 제3 커패시턴스의 제2 단자 사이에 접속된 제8 스위치를 포함하는 것을 특징으로 하는 장치.
  31. 제18항 내지 제30항 중 어느 한 항에 있어서, 상기 장치는,
    제4 커패시턴스를 더 포함하며,
    제1 스위치 집합은, 닫힐 때, 제1 커패시턴스 및 제2 커패시턴스와 함께 제4 커패시턴스를 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 직렬로 접속하도록 구성되는 것을 특징으로 하는 장치.
  32. 제31항에 있어서, 상기 장치는,
    제4 커패시턴스의 커패시턴스 값을 조절하고 상기 장치의 전압 증폭 계수를 제어하도록 구성된 조절 장치를 더 포함하는 것을 특징으로 하는 장치.
  33. 제18항 내지 제30항 중 어느 한 항에 있어서, 상기 장치는,
    제5 커패시턴스; 및
    제6 커패시턴스를 더 포함하며,
    제1 스위치 집합은, 닫힐 때, 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에서 제5 커패시턴스를 제1 커패시턴스와는 직렬로, 제6 커패시턴스를 제2 커패시턴스와는 직렬로, 그리고 제1 커패시턴스 및 제5 커패시턴스를 제2 커패시턴스 및 제6 커패시턴스와는 병렬로 접속하도록 구성되는 것을 특징으로 하는 장치.
  34. 제33항에 있어서, 상기 장치는,
    제5 커패시턴스 및 제6 커패시턴스의 커패시턴스 값들을 조절하고 상기 장치의 전압 증폭 계수를 제어하도록 구성된 조절 장치를 더 포함하는 것을 특징으로 하는 장치.
  35. 제18항 내지 제34항 중 어느 한 항에 있어서, 상기 장치는 이중 평형상태 구조를 가지는 것을 특징으로 하는 장치.
  36. 평형상태 입력 신호를 수신하도록 구성된 평형상태 입력 포트와 제1 발진기 신호 및 제2 발진기 신호를 수신하도록 구성된 발진기 신호 입력 포트를 포함하는 입력 인터페이스;
    제1 커패시턴스;
    제2 커패시턴스;
    제3 커패시턴스;
    제1 발진기 신호에 응답하는 제1 스위치 집합으로서, 제1 발진기 신호에 응답하여, 제1 및 제2 커패시턴스들을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키도록 구성되는 제1 스위치 집합;
    제2 발진기 신호에 응답하는 제2 스위치 집합으로서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제3 커패시턴스 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키도록 구성되는 제2 스위치 집합; 및
    제3 커패시턴스의 단자들에 접속된 출력 포트를 포함하는 것을 특징으로 하는자동 이득 제어 증폭기.
  37. 평형상태 입력 신호를 수신하도록 구성된 평형상태 입력 포트와 제1 발진기 신호 및 제2 발진기 신호를 수신하도록 구성된 발진기 신호 입력 포트를 포함하는 입력 인터페이스;
    제1 커패시턴스;
    제2 커패시턴스;
    제3 커패시턴스;
    제1 발진기 신호에 응답하는 제1 스위치 집합으로서, 제1 발진기 신호에 응답하여, 제1 및 제2 커패시턴스들을 평형상태 입력 포트의 제1 입력 포트 및 제2 입력 포트 사이에 접속시키도록 구성되는 제1 스위치 집합;
    제2 발진기 신호에 응답하는 제2 스위치 집합으로서, 제2 발진기 신호에 응답하여, 제1 커패시턴스를 제1 입력 포트 및 제3 커패시턴스 사이에 그리고 제2 커패시턴스를 제2 입력 포트 및 제3 커패시턴스 사이에 접속시키도록 구성되는 제2 스위치 집합; 및
    제3 커패시턴스의 단자들에 접속된 출력 포트를 포함하는 것을 특징으로 하는 무선 전송기.
  38. 평형상태 입력 신호를 수신하기 위한 평형상태 입력 포트와 제1 및 제2 발진 기 신호를 수신하기 위한 발진기 신호입력 포트를 포함하는 입력 수단;
    전하를 보유하기 위한 제1 커패시턴스 수단;
    전하를 보유하기 위한 제2 커패시턴스 수단;
    전하를 보유하기 위한 제3 커패시턴스 수단;
    제1 발진기 신호에 응답하는 제1 스위칭 수단으로서, 제1 발진기 신호에 응답하여 제1 커패시턴스 수단과 제2 커패시턴스 수단을 평형상태 입력 포트의 제1 입력 포트와 제2 입력 포트 사이에 접속하기 위한 제1 스위칭 수단;
    제2 발진기 신호에 응답하는 제2 스위칭 수단으로서, 제1 커패시턴스 수단을 제1 입력 포트와 제3 커패시턴스 수단 사이에 그리고 제2 커패시턴스 수단을 제2 입력 포트와 제3 커패시턴스 수단 사이에 접속하기 위한 제2 스위칭 수단; 및
    제3 커패시턴스 수단의 단자들에 접속된 출력 수단을 포함하는 것을 특징으로 하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101476354B1 (ko) * 2009-03-20 2014-12-24 퀄컴 인코포레이티드 수동 차동 배전압 회로

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6061551A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for down-converting electromagnetic signals
US7010286B2 (en) * 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US8204466B2 (en) * 2004-05-21 2012-06-19 Realtek Semiconductor Corp. Dynamic AC-coupled DC offset correction
FI20065861A0 (fi) 2006-06-30 2006-12-28 Nokia Corp Signaalien passiivinen vahvistus
FI20065862A0 (fi) * 2006-06-30 2006-12-28 Nokia Corp Monitoiminen passiivinen taajuussekoitin
FI20065464A0 (fi) * 2006-06-30 2006-06-30 Nokia Corp Monitoiminen passiivinen taajuussekoitin
US9311766B2 (en) 2007-09-12 2016-04-12 Devicefidelity, Inc. Wireless communicating radio frequency signals
US20090069049A1 (en) * 2007-09-12 2009-03-12 Devicefidelity, Inc. Interfacing transaction cards with host devices
US8070057B2 (en) 2007-09-12 2011-12-06 Devicefidelity, Inc. Switching between internal and external antennas
US9304555B2 (en) 2007-09-12 2016-04-05 Devicefidelity, Inc. Magnetically coupling radio frequency antennas
US8915447B2 (en) 2007-09-12 2014-12-23 Devicefidelity, Inc. Amplifying radio frequency signals
US8331897B2 (en) * 2008-04-07 2012-12-11 Qualcomm Incorporated Highly linear embedded filtering passive mixer
US8089788B2 (en) * 2008-09-30 2012-01-03 Intel Corporation Switched capacitor voltage regulator having multiple conversion ratios
FI20086047A0 (fi) 2008-11-04 2008-11-04 Nokia Corp Kaksikanavavastaanotto
US8929848B2 (en) * 2008-12-31 2015-01-06 Mediatek Singapore Pte. Ltd. Interference-robust receiver for a wireless communication system
US20100279641A1 (en) * 2008-12-31 2010-11-04 Siu-Chuang Ivan Lu Receiver for wireless communication system
CN101547014B (zh) * 2009-04-24 2013-04-24 锐迪科科技有限公司 数字低中频am信号接收机及信号接收方法
US8862088B2 (en) 2009-09-22 2014-10-14 Nokia Corporation Adjustable circuit architecture
KR20110067612A (ko) * 2009-12-14 2011-06-22 삼성전자주식회사 공진 전력 발생 장치
US8543055B1 (en) 2010-05-07 2013-09-24 Apple Inc. Passive frequency translation with voltage conversion gain
GB2486701B (en) 2010-12-23 2013-01-09 Wolfson Microelectronics Plc Charge pump circuit
WO2014156180A1 (ja) 2013-03-28 2014-10-02 旭化成エレクトロニクス株式会社 信号出力回路
TWI879567B (zh) * 2023-05-19 2025-04-01 美商知微電子有限公司 產生dsb-sc調變訊號的驅動電路

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5393350A (en) 1977-01-27 1978-08-16 Canon Inc Booster circuit
FR2437734A1 (fr) 1978-09-26 1980-04-25 Thomson Csf Amplificateur a capacites commutees, filtre a capacites commutees et filtre a transfert de charges comportant un tel amplificateur
US4999761A (en) 1985-10-01 1991-03-12 Maxim Integrated Products Integrated dual charge pump power supply and RS-232 transmitter/receiver
US4797899A (en) 1986-12-15 1989-01-10 Maxim Integrated Products, Inc. Integrated dual charge pump power supply including power down feature and rs-232 transmitter/receiver
US5126590A (en) * 1991-06-17 1992-06-30 Micron Technology, Inc. High efficiency charge pump
SE470298B (sv) 1991-08-23 1994-01-10 Vattenfall Kaskadkopplad kapacitiv effektventil och anordning med sådan ventil
US5237209A (en) 1992-03-02 1993-08-17 Analog Devices, Inc. Bipolar voltage doubler circuit
US5262934A (en) 1992-06-23 1993-11-16 Analogic Corporation Bipolar voltage doubler circuit
JPH0645875A (ja) 1992-07-24 1994-02-18 Nec Corp スイッチトキャパシタ回路
US5397931A (en) 1993-03-31 1995-03-14 Texas Instruments Deutschland Gmbh Voltage multiplier
US5550728A (en) 1994-04-18 1996-08-27 Analog Devices, Inc. Charge pump converter structure
DE69408665T2 (de) * 1994-08-12 1998-10-15 Cons Ric Microelettronica Spannungserhöher vom Ladungspumpentype
US5581454A (en) 1994-11-22 1996-12-03 Collins; Hansel High power switched capacitor voltage conversion and regulation apparatus
US5606491A (en) 1995-06-05 1997-02-25 Analog Devices, Inc. Multiplying and inverting charge pump
US5574457A (en) 1995-06-12 1996-11-12 Motorola, Inc. Switched capacitor gain stage
CA2157690A1 (en) 1995-09-07 1997-03-08 Bosco Leung Lower power passive sigma-delta converter
US5828560A (en) 1997-03-24 1998-10-27 Alderman; Robert J. Voltage converter circuit
US6198645B1 (en) 1998-07-02 2001-03-06 National Semiconductor Corporation Buck and boost switched capacitor gain stage with optional shared rest state
US6091940A (en) 1998-10-21 2000-07-18 Parkervision, Inc. Method and system for frequency up-conversion
US6429632B1 (en) 2000-02-11 2002-08-06 Micron Technology, Inc. Efficient CMOS DC-DC converters based on switched capacitor power supplies with inductive current limiters
US7010286B2 (en) 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US6675003B1 (en) 2000-12-07 2004-01-06 Sirf Technology, Inc. L1/L2 GPS receiver
US7039382B2 (en) 2001-05-15 2006-05-02 Broadcom Corporation DC offset calibration for a radio transceiver mixer
US7212588B1 (en) 2002-02-20 2007-05-01 National Semiconductor Corporation Double sideband-intermediate frequency radio receiver architecture
JP2003289264A (ja) 2002-03-28 2003-10-10 Toyota Industries Corp 受信機
US7248850B2 (en) 2002-12-10 2007-07-24 Nanoamp Solutions, Inc. Passive subharmonic mixer design
US7062248B2 (en) 2003-01-16 2006-06-13 Nokia Corporation Direct conversion receiver having a low pass pole implemented with an active low pass filter
US7336938B1 (en) 2003-06-18 2008-02-26 National Semiconductor Corporation Phase-alternating mixer with alias and harmonic rejection
US6999747B2 (en) 2003-06-22 2006-02-14 Realtek Semiconductor Corp. Passive harmonic switch mixer
US7012463B2 (en) 2003-12-23 2006-03-14 Analog Devices, Inc. Switched capacitor circuit with reduced common-mode variations
TWI345369B (en) 2004-01-28 2011-07-11 Mediatek Inc High dynamic range time-varying integrated receiver for elimination of off-chip filters
JP4254658B2 (ja) * 2004-08-23 2009-04-15 株式会社デンソー 車載電源システム
US7671658B2 (en) 2006-05-24 2010-03-02 Panasonic Corporation Mixer having frequency selection function
FI20065464A0 (fi) * 2006-06-30 2006-06-30 Nokia Corp Monitoiminen passiivinen taajuussekoitin
FI20065862A0 (fi) * 2006-06-30 2006-12-28 Nokia Corp Monitoiminen passiivinen taajuussekoitin
FI20065861A0 (fi) 2006-06-30 2006-12-28 Nokia Corp Signaalien passiivinen vahvistus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101476354B1 (ko) * 2009-03-20 2014-12-24 퀄컴 인코포레이티드 수동 차동 배전압 회로

Also Published As

Publication number Publication date
KR101120650B1 (ko) 2012-03-16
US20080001659A1 (en) 2008-01-03
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