KR20140091955A - 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법 - Google Patents

플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법이 개시된다. 일 실시예에 따른 플래시 메모리의 동작 방법은 인접하여 위치하는 문턱 전압 산포에 대한 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제1 전압 차이를 갖는 제1 검색 독출 전압에 의해 정의되는 제1 문턱 전압 영역, 및 상기 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제2 전압 차이를 갖는 제2 검색 독출 전압에 의해 정의되는 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수를, 각각 카운트하는 단계; 및 상기 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 제1 조절 파라미터를 연산한 결과 값을 상기 제1 기준 독출 전압에 반영하여, 제1 최적 독출 전압으로 설정하는 단계를 포함한다.

Description

플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법{Flash memory, flash memory system and operating method of the same}
본 개시는 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 정확하게 동작하면서도 동작 속도를 향상시킬 수 있는 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법에 관한 것이다.
플래시 메모리의 집적도 등의 증가에 따라 동작 에러 또는 동작 속도가 증가되는 문제가 발생할 수 있다.
플래시 메모리의 집적도 등의 증가에 따라 동작 에러 또는 동작 속도가 증가되는 문제가 발생할 수 있다.
일 실시예에 따른 플래시 메모리의 동작 방법은 인접하여 위치하는 문턱 전압 산포에 대한 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제1 전압 차이를 갖는 제1 검색 독출 전압에 의해 정의되는 제1 문턱 전압 영역, 및 상기 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제2 전압 차이를 갖는 제2 검색 독출 전압에 의해 정의되는 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수를, 각각 카운트하는 단계; 및 상기 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 제1 조절 파라미터를 연산한 결과 값을 상기 제1 기준 독출 전압에 반영하여, 제1 최적 독출 전압으로 설정하는 단계를 포함한다.
일 실시예에 따른 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법에 의하면 최적의 독출 레벨을 빠른 시간에 검출할 수 있는 장점이 있다.
도 1은 일 실시예에 따른 플래시 메모리의 동작 방법을 나타내는 순서도이다.
도 2는 도 1의 제1 문턱 전압 영역 및 제2 문턱 전압 영역을 설명하기 위한 도면이다.
도 3은 도 1의 제1 기준 독출 전압을 나타내는 도면이다.
도 4는 도 1의 제1 전압 및 제2 전압의 다양한 예를 나타내는 도면이다.
도 5는 도 1의 한 쌍의 제1 검색 독출 전압의 예를 나타내는 도면이다.
도 6은 도 1의 제1 최적 독출 전압을 설명하기 위한 도면이다.
도 7 및 도 8은 각각, 도 1의 제1 조절 파라미터를 설명하기 위한 도면이다.
도 9는 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 10 도 9의 각 조절 파라미터의 관계를 나타내는 도면이다.
도 11은 또 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 12는 도 11의 인접하는 문턱전압 산포의 예들을 나타내는 도면이다.
도 13은 또 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 14는 일 실시예에 따른 플래시 메모리 시스템을 나타내는 도면이다.
도 15 및 도 16은 각각, 도 14에서 카운터와 제어 로직이 구비되는 예를 나타내는 도면이다.
도 17은 도 14의 메모리 컨트롤러의 예를 나타내는 도면이다.
도 18은 도 14의 메모리 시스템이 SSD(Solid State Drive)에 적용된 예를 나타내는 도면이다.
도 19는 도 18의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 20은 도 14의 메모리 시스템이 포함되는 컴퓨터 장치를 나타내는 도면이다.
도 21은 도 14의 플래시 메모리의 일 예를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 일 실시예에 따른 플래시 메모리의 동작 방법을 나타내는 순서도이다.
도 1 참조하면, 일 실시예에 따른 플래시 메모리의 동작 방법은 제1 기준 독출 전압 및 제1 기준 독출 전압과 각각 제1 전압 및 제2 전압 차이를 갖는 한 쌍의 제1 검색 독출 전압에 의해 정의되는, 제1 문턱 전압 영역 및 제2 문턱 전압 영역에 포함되는 메모리 셀의 개수를 각각 카운트하는 단계(S120) 및 제1 문턱 전압 영역 및 제2 문턱 전압 영역에 포함되는 메모리 셀의 개수의 차이에 제1 조절 파라미터를 연산한 결과 값을 제1 기준 독출 전압에 반영하여, 제1 문턱 전압 영역 및 제2 문턱 전압 영역을 포함하는 인접하여 위치하는 문턱전압 산포에 대한 제1 최적 독출 전압으로 설정하는 단계(S140)를 포함한다.
일 실시예에 따른 플래시 메모리에 프로그램 동작을 수행하면, 각 메모리 셀은 특정한 상태 정보를 갖게 된다. 상태 정보는 임의의 비트 또는 데이터를 나타낼 수 있고 각 상태 정보에 대응되도록 문턱전압 산포가 형성된다. 프로그램 후, 특정한 상태 정보를 가진 메모리 셀을 식별하기 위하여 독출 동작이 수행된다. 그런데, 플래시 메모리의 환경이 달라짐에 따라 문턱전압 산포의 변동이 야기되고, 원래 프로그램된 상태 정보와 다르게 독출되는 에러가 발생된다. 예를 들어, 온도의 변화 및 P/E 사이클(Program/Erase cycle)의 증가에 의해, 독출 에러가 발생될 수 있다. 이러한 현상은 플래시 메모리의 집적도 증가 및 각 메모리 셀에 프로그램되는 상태 정보의 크기 증가 등에 의해 심화되고 있다.
독출 에러는 플래시 메모리 및 이를 포함하는 메모리 시스템의 신뢰성에 중대한 영향을 미칠 수 있으므로, 이를 정정하기 위한 다양한 스킴(scheme)이 개발되고 적용되고 있다. 예를 들어, ECC(Error Check and Correction), 리드 리트라이(read retry) 및 소프트 디시젼(Soft Decision) 등이 플래시 메모리에 적용될 수 있다.
도 1의 플래시 메모리의 동작 방법은 에러 발생 확률을 최소화할 수 있는 제1 최적 독출 전압의 전압 레벨을 빠르게 예측 내지 검출하는 방법을 제시하여 상기와 같은 에러 정정에 소요되는 시간과 자원을 줄일 수 있다. 이에 대하여 자세히 설명한다.
도 2는 도 1의 제1 문턱 전압 영역 및 제2 문턱 전압 영역을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 플래시 메모리에서 인접하여 위치하는 문턱전압 산포 S1 및 S2를 식별함에 있어 에러 발생 확률을 낮추기 위해서는 문턱전압 산포 S1 및 문턱전압 산포 S2가 교차되는 지점의 전압 레벨을 갖는 독출 전압에 의한 독출 동작이 수행되어야 할 것이다. 문턱전압 산포 S1 및 문턱전압 산포 S2가 교차되는 지점의 전압 레벨을 갖는 독출 전압은 최적의 독출 전압으로 일 실시예에 따른 플래시 메모리의 동작 방법에서는 제1 최적 독출 전압(ORV1)이라 명명한다.
일 실시예에 따른 플래시 메모리의 동작 방법에서는 제1 최적 독출 전압(ORV1)을 빠르고 정확하게 검출하기 위해, 이미 알고 있는 독출 전압(제1 기준 독출 전압(RRV1))을 기준으로 형성되는 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수의 차이에 제1 조절 파라미터(α1)를 연산(적용)하여 제1 기준 독출 전압(RRV1)과 제1 최적 독출 전압(ORV1)가 얼마만큼 차이가 나는지 검출할 수 있다. 예를 들어, 제1 기준 독출 전압(RRV1)은 도 1의 카운트 하는 단계(S120) 이전의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)의 초기 설정 상태를 식별하기 위해 설정된 독출 전압일 수 있다. 예를 들어, 제1 기준 독출 전압(RRV1)은 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)의 초기 설정 상태를 식별하기 위해 설정된 초기 독출 전압일 수 있다.
제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)은 제1 기준 독출 전압(RRV1) 및 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)에 의해 정의된다. 제1 기준 독출 전압(RRV1)은 도 3에 도시되는 바와 같이, 인접하여 위치하는 문턱전압 산포의 초기 설정 상태 ini_S1 및 ini_S2를 식별하기 위한 초기 독출 전압(initial read voltage, IRV)일 수 있다. 전술한 바와 같이, 플래시 메모리의 환경이 변화됨에 따라 문턱전압 산포도 도 3의 ini_S1 및 ini_S2에서 도 2의 S1 및 S2로 변동될 수 있는데, 초기 독출 전압(IRV)은 도 3의 초기 설정된 문턱전압 산포 ini_S1 및 ini_S2를 식별하기 위해 문턱전압 산포 ini_S1 및 ini_S2 사이의 전압 레벨을 가질 수 있다.
다시 도 1 및 도 2를 참조하면, 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)은 제1 기준 독출 전압(RRV1)과 각각 제1 전압(△V1)및 제2 전압(△V2)의 차이를 갖는다. 예를 들어, 제1 검색 독출 전압 SRV11은 제1 기준 독출 전압(RRV1)보다 제1 전압(△V1)만큼 작은 전압 레벨로 설정될 수 있고, 제1 검색 독출 전압 SRV2는 제1 기준 독출 전압(RRV1)보다 제2 전압(△V2)만큼 큰 전압 레벨로 설정될 수 있고 제1 전압(△V1) 및 제2 전압(△V2)은 도 4의 (a)에 도시되는 바와 같이 동일할 수 있다. 다만, 이에 한정되지는 아니한다. 도 4의 (b)에 도시되는 바와 같이 제1 전압(△V1)이 제2 전압(△V2)보다 크거나, 도 4의 (c)에 도시되는 바와 같이 제1 전압(△V1)이 제2 전압(△V2)보다 작을 수 있다.
도 2의 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)은 도 5에 도시되는 소프트 디시젼 동작 시에 사용되는 한 쌍의 소프트 독출 전압(SRV1, SRV2)일 수 있다. 소프트 디시젼 동작을 간단히 설명하면, 먼저, 하드 리드 전압(HRV)을 플래시 메모리의 임의의 페이지에 대한 임의의 어드레스에 인가하여, 해당 페이지의 각 메모리 셀의 문턱 전압이 하드 리드 전압(HRV)보다 큰지 작은지를 식별한다. 하드 리드 전압(HRV)보다 작은 문턱 전압을 갖는 메모리 셀은 1로 식별되고, 하드 리드 전압(HRV)보다 작은 문턱 전압을 갖는 메모리 셀은 0으로 식별될 수 있다.
하드 리드 전압(HRV)은, 도 2의 제1 기준 독출 전압(RRV1)과 동일한 전압 레벨을 가질 수 있다. 다만, 도 5에서는 소프트 디시젼 동작에 대한 설명의 편의를 위해, 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)가 교차되는 지점의 전압 레벨을 갖는 것으로 도시한다. 하드 리드 전압(HRV)에 의해 식별된 데이터를 하드 데이터(HDTA)라 명명할 수 있다.
다음으로, 소프트 디시젼 동작은, 한 쌍을 이루고 각각 하드 리드 전압(HRV)과 제1 전압(△V1)및 제2 전압(△V2)의 차이를 갖는 제1 소프트 리드 전압(SRV1) 및 제2 소프트 리드 전압(SRV2)을 순차적으로, 하드 리드 전압(HRV)을 인가했던 동일한 어드레스에 인가하여, 소프트 데이터(SDTA)를 센싱할 수 있다. 전술한 바와 같이, 제1 소프트 리드 전압(SRV1) 및 제2 소프트 리드 전압(SRV2)은, 도 2의 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)일 수 있다.
제1 소프트 리드 전압(SRV1)보다 낮은 문턱 전압을 갖는 메모리 셀은 1로 식별되고, 제1 소프트 리드 전압(SRV1)보다 높고 제2 소프트 리드 전압(SRV2)보다 낮은 문턱 전압을 갖는 메모리 셀은 0으로 식별될 수 있다. 그리고, 제2 소프트 리드 전압(SRV2)보다 높은 문턱 전압을 갖는 메모리 셀은 1로 식별될 수 있다. 소프트 데이터(SDTA)는 제1 소프트 리드 전압(SRV1)에 따른 메모리 셀의 온-오프에 의한 비트 값과 제2 소프트 리드 전압(SRV2)에 따른 메모리 셀의 온-오프에 의한 비트 값의 반전된 값을 배타적 논리합 하여 형성될 수 있다.
도 5의 예에서, 플래시 메모리 또는 플래시 메모리를 포함하는 메모리 시스템에서는, 하드 데이터(HDTA) 및 소프트 데이터(SDTA)에 근거하여 구간 ①, ②, ③ 및 ④에 대해 각각 11, 10, 00 및 01의 신뢰성 데이터를 생성할 수 있다. 다만, 이에 한정되는 것은 아니고, 각 구간에 대한 신뢰성 데이터는 다른 값을 가질 수도 있다. 플래시 메모리 또는 플래시 메모리를 포함하는 메모리 시스템에서는, 예를 들어, 신뢰성 데이터가 11로 식별되는 구간 ①에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 스트롱 1(strong 1: 해당 데이터(비트) 값이 1로 식별되고 1일 확률이 높음을 나타냄)로 처리할 수 있다. 즉, 신뢰성 데이터가 11로 식별되는 구간 ①에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)에 대해 스트롱 1이라는 가중치가 부여될 수 있다. 그리고, 신뢰성 데이터가 10으로 식별되는 구간 ②에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 위크 1(weak 1: 해당 데이터(비트) 값이 1로 식별되나 1일 확률이 낮음을 나타냄)로 처리할 수 있다. 즉, 신뢰성 데이터가 10으로 식별되는 구간 ②에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)에 대해 위크 1이라는 가중치가 부여될 수 있다.
마찬가지로, 신뢰성 데이터가 00으로 식별되는 구간 ③에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 스트롱 0(해당 데이터(비트) 값이 0으로 식별되고 0일 확률이 높음을 나타냄)으로 가중치가 부여되고, 신뢰성 데이터가 01로 식별되는 구간 ④에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 위크 0(해당 데이터(비트) 값이 0으로 식별되나 0일 확률이 낮음을 나타냄)으로 가중치가 부여되어 처리될 수 있다. 이렇게 소프트 디시젼 수행 결과로 얻어지는 가중치는 에러 정정의 기준이 될 수 있다.
다시 도 1 및 도 2를 참조하면, 문턱전압 산포 S1 및 S2에 대한 제1 최적 독출 전압(ORV1)을 구하기 위해, 먼저, 제1 기준 독출 전압(RRV1)을 플래시 메모리의 메모리 셀 어레이에 인가하여, 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 카운트한다. 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀은 1로 독출되고 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀로부터 0이 독출될 수 있다. 따라서, 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀의 개수는 제1 기준 독출 전압(RRV1)을 플래시 메모리의 메모리 셀 어레이에 인가하여 독출되는 1의 개수일 수 있다.
다음으로, 제1 검색 독출 전압 SRV11을 플래시 메모리의 메모리 셀 어레이에 인가하여 제1 검색 독출 전압 SRV11보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 카운트한다. 제1 검색 독출 전압 SRV11보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 카운트하는 방법은 전술된 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 카운트하는 방법이랑 동일할 수 있다. 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀의 개수에서 제1 검색 독출 전압 SRV11보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 빼면, 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수가 카운트될 수 있다. 마찬가지 방식으로 제1 검색 독출 전압 SRV12보다 낮은 문턱전압을 갖는 메모리 셀의 개수에서 제1 기준 독출 전압(RRV1)보다 낮은 문턱전압을 갖는 메모리 셀의 개수를 빼면, 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수가 카운트될 수 있다.
도 1의 일 실시예에 따른 플래시 메모리의 동작 방법에 의하면, 다음의 수학식 1과 같이, 상기와 같이 카운트된 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수(n(A))와 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수(n(B))의 차이에 제1 조절 파라미터(α1)를 연산(적용)한 결과 값(△V)을 구할 수 있다.
[수학식 1]
△V = RRV1 - ORV1= α1(n(B)-n(A))
결과 값(△V)은 제1 최적 독출 전압(ORV1)과 제1 기준 독출 전압(RRV1)과의 차이를 나타낸다. 즉, 제1 최적 독출 전압(ORV1)은 제1 기준 독출 전압(RRV1)에서 결과 값(△V)만큼 이격한 전압 레벨을 갖는 것으로 검출될 수 있다. 제1 조절 파라미터(α1)에 대한 구체적인 설명은 후술된다.
도 6은 도 1의 제1 최적 독출 전압을 설명하기 위한 도면이다.
도 1, 도 2 및 도 6을 참조하면, 상기 수학식 1에 의해 구하여진 결과 값(△V)을 제1 기준 독출 전압(RRV1)에 반영하여, 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)을 포함하는 인접하여 위치하는 문턱전압 산포에 대한 제1 최적 독출 전압(ORV1)으로 설정한다. 예를 들어, 제1 조절 파라미터(α1)는 양의 실수이고 도 2의 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수가 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수보다 적은 경우, 결과 값(△V)은 음의 값을 가질 수 있다. 이 경우, 도 6에 도시되는 바와 같이, 제1 최적 독출 전압(ORV1)은 제1 기준 독출 전압(RRV1)보다 결과 값(△V)만큼 높은 전압 레벨을 가질 수 있다.
이와 같이 설정된 제1 최적 독출 전압(ORV1)에 의해 도 2의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)은 제3 문턱 전압 영역(A' 및 제4 문턱 전압 영역(B'으로 변경될 수 있다. 도 6의 제3 문턱 전압 영역(A' 및 제4 문턱 전압 영역(B'은 제1 최적 독출 전압(ORV1) 및 한 쌍의 조절 독출 전압(SRV'1, SRV'2)에 의해 정의될 수 있다. 한 쌍의 조절 독출 전압(SRV'1, SRV'2)은 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)과 각각 결과 값(△V)만큼의 전압 차이를 가질 수 있다. 제1 최적 독출 전압(ORV1)을 기준으로 나뉘어지는, 인접하여 위치하는 문턱전압 산포(S1, S2)에 대한 제3 문턱 전압 영역(A' 및 제4 문턱 전압 영역(B' 각각에 포함되는 메모리 셀의 개수는 동일하다.
이렇듯, 일 실시예에 따른 플래시 메모리의 동작 방법에서, 인접하여 위치하는 문턱전압 산포를 식별하는데 에러 발생을 최소화할 수 있는 최적 독출 전압은 세 번의 독출 동작으로 검출될 수 있다. 따라서, 일 실시예에 따른 플래시 메모리의 동작 방법에 의하면, 빠른 시간 안에 최적의 독출 전압을 설정할 수 있어, 플래시 메모리 및 이를 포함하는 시스템의 동작 속도를 향상시킬 수 있다.
이하에서는, 일 실시예에 따른 플래시 메모리의 동작 방법에서, 최적의 독출 전압을 구하는데 요구되는 제1 조절 파라미터의 특성에 대하여 설명한다.
도 7 및 도 8은 각각, 도 1의 제1 조절 파라미터를 설명하기 위한 도면이다.
먼저, 도 7의 (a)를 참조하면, 인접하여 위치하는 문턱전압 산포(S1, S2)는 가우시안(Gaussian) 분포로 형성된다. 도 7의 (a)는 표준편차(σ)가 0.25이고, 평균값(중심, m1 및 m2)이 각각, -0.75 및 +0.75인 예를 도시한다. 그리고, 각 평균값(중심, m1 및 m2)에서 인접하여 위치하는 문턱전압 산포(S1, S2)가 교차되는 지점(도 7의 (a)의 예에서 문턱전압 Vth=0인 지점)까지의 거리는, 도 7의 (a)의 문턱전압 산포(S1, S2)의 표준편차(σ)의 3배이다. 또한, 도 7의 (a)는 도 2의 제1 전압(△V1) 및 제2 전압(△V2)이 모두 0.3인 예를 도시한다.
메모리 셀의 문턱전압과 메모리 셀의 개수와의 관계가 도 7의 (a)와 같은 분포를 갖는 경우, 메모리 셀의 문턱전압과 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수(n(A))와 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수(n(B))의 차이(n(B)- n(A))는, 도 7의 (b)의 그래프(G1)와 같을 수 있다. 도 7의 (b)의 그래프(G1)는 임의의 3차 방정식 등으로 표현될 수 있다. 제1 조절 파라미터(α1)는 도 7의 (b)의 그래프(G1)를 나타내는 임의의 방정식의 일차항의 계수일 수 있다. 다시 말해, 제1 조절 파라미터(α1)는 도 7의 (b)의 그래프(G1)의 원점에서의 접선 기울기일 수 있다.
제1 지점(Va) 및 제2 지점(Vb) 사이에서 제1 조절 파라미터(α1)는 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수(n(A))와 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수(n(B))의 차이(n(B)- n(A))에 대해 선형성을 갖는다. 제1 지점(Va) 및 제2 지점(Vb)은 각각, 도 7의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)의 중심(m1 및 m2)에서 문턱전압 Vth이 0인 방향으로 표준편차(σ)만큼 가까워진 지점이다. 도 2의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)은 도 7의 (b)는 제1 지점(Va) 및 제2 지점(Vb) 사이에 존재하도록 설정될 수 있다. 도 7의 (b)는 제1 지점(Va) 및 제2 지점(Vb) 사이에서 제1 조절 파라미터(α1)는 1/9.4인 예를 도시한다.
다음으로, 도 8의 (a)를 참조하면, 도 8의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)는 도 7의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)와 표준편차(σ)를 제외하고 동일한 분포로 형성된다. 도 8의 (a)는 표준편차(σ)가 0.35인 예를 도시한다. 도 7의 (a)와 도 8의 (a)의 산포의 표준편차가 달라지더라도, 도 7의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)의 중심(m1 및 m2)과 도 8의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)의 중심(m3 및 m4)은 가우시안 분포의 특성상 일정하게 유지될 수 있다.
메모리 셀의 문턱전압과 메모리 셀의 개수와의 관계가 도 8의 (a)와 같은 분포를 갖는 경우, 메모리 셀의 문턱전압과 제1 문턱 전압 영역(A)에 포함되는 메모리 셀의 개수(n(A))와 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수(n(B))의 차이(n(B)- n(A))는, 도 8의 (b)의 그래프(G2)와 같을 수 있다. 도 8의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)와 도 7의 (a)의 인접하여 위치하는 문턱전압 산포(S1, S2)가 상이(표준편차(σ)가 상이)하므로, 도 7의 (b)의 그래프(G1) 및 도 8의 (b)의 그래프(G2) 또한 상이할 수 있다.
그럼에도, 제1 지점(Va) 및 제2 지점(Vb) 사이에서 제1 조절 파라미터(α1)는 도 7의 (b)의 그래프(G1) 및 도 8의 (b)의 그래프(G2)에서 유사하다. 예를 들어, 도 7의 (b)에서 제1 조절 파라미터(α1)는 1/9.4이고, 도 8의 (b)에서 제1 조절 파라미터(α1)는 1/9.1이다. 이렇듯, 제1 조절 파라미터(α1)는 인접하여 위치하는 문턱전압 산포(S1, S2)의 표준편차(σ)에 크게 영향을 받지 아니한다.
다시 말해, 일 실시예에 따른 제1 조절 파라미터(α1)는 도 2의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)이 포함되는 제1 지점(Va) 및 제2 지점(Vb) 사이의 구간에서 선형성을 갖고, 표준편차(σ)에 종속되지 아니하는 특성을 갖는다. 따라서, 일 실시예에 따른 플래시 메모리의 동작 방법에 의하면, 다양한 형태의 문턱전압 산포에 대하여도 제1 조절 파라미터(α1)를 적용하여 제1 최적 독출 전압(ORV1)을 설정할 수 있다.
이상에서는 인접한 두 개의 문턱전압 산포에 한하여 기술되었다. 그러나, 이에 한정되는 것은 아니다. 다른 실시예에 따른 플래시 메모리의 동작 방법에 의하면 다수의 문턱전압 산포에 대하여도 전술된 최적의 독출 전압을 검출하는 스킴이 적용될 수 있다. 이에 대하여 설명한다.
도 9는 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 플래시 메모리에 대해 셋 이상의 문턱전압 산포가 설정될 수 있고, 각각의 문턱전압 산포에 대해 2 비트 이상의 데이터가 설정될 수 있다. 이러한 구조의 플래시 메모리를 멀티-레벨 셀(MLC: Multi-Level Cell) 플래시 메모리라 한다. 단, 메모리 셀에 3 비트의 데이터가 프로그램 되는 플래시 메모리의 경우, TLC(Tripple Level Cell) 플래시 메모리라 명명하기도 하나, 설명의 편의를 위해, 이하에서는 메모리 셀에 2 비트 이상의 데이터가 프로그램 되는 낸드 플래시 메모리를 MLC 낸드 플래시 메모리로 통칭한다. MLC 낸드 플래시 메모리에서, 4개 이상의 문턱 전압 범위를 식별하기 위해, 기준 독출 전압이 3개 이상의 전압 레벨로 설정될 수 있다.
계속해서 도 9를 참조하면, 도 9는 4개의 문턱전압 산포(S1, S2, S3, S4)를 도시한다. 도 9의 4개의 문턱전압 산포(S1, S2, S3, S4)는 예를 들어, 2 비트 MLC 플래시 메모리의 4개의 문턱전압 산포일 수 있고, 3 비트 MLC 플래시 메모리의 8개의 문턱전압 산포 중 일부일 수 있다. 도 9에서 인접하여 위치하는 문턱전압 산포 S1 및 S2, S2 및 S3, 및 S3 및 S4에 대한 기준 독출 전압은 각각, 제1 기준 독출 전압(RRV1), 제2 기준 독출 전압(RRV2) 및 제3 기준 독출 전압(RRV3)일 수 있다. 제1 기준 독출 전압(RRV1), 제2 기준 독출 전압(RRV2) 및 제3 기준 독출 전압(RRV3)은 각각 4개의 문턱전압 산포(S1, S2, S3, S4)를 식별하기 위해 설정된 초기 독출 전압일 수 있다. 제1 기준 독출 전압(RRV1), 제2 기준 독출 전압(RRV2) 및 제3 기준 독출 전압(RRV3) 각각과, 이에 대응되는 검색 독출 전압(SRV11, SRV12, SRV21, SRV22, SRV31, SRV32,)에 의해, 도 9에서 인접하여 위치하는 문턱전압 산포 S1 및 S2, S2 및 S3, 및 S3 및 S4에 포함되는 각 영역(A, B, C, D, E, F)은 정의될 수 있다.
그리고, 도 9에서 인접하여 위치하는 문턱전압 산포 S1 및 S2, S2 및 S3, 및 S3 및 S4에 대한 최적의 독출 전압은 각각, 제1 최적 독출 전압(ORV1), 제2 최적 독출 전압(ORV2) 및 제3 최적 독출 전압(ORV3)일 수 있다. 제1 최적 독출 전압(ORV1), 제2 최적 독출 전압(ORV2) 및 제3 최적 독출 전압(ORV3)은 전술한 바와 같이, 두 개의 영역에 포함되는 메모리 셀의 개수의 차이에 대응되는 조절 파라미터를 적용하여 이를 기준 독출 전압에 반영함으로써 구해질 수 있다.
예를 들어, 제1 최적 독출 전압(ORV1)은 영역 A 및 B에 포함되는 메모리 셀의 개수의 차이에 제1 조절 파라미터(α1)를 적용하여 구해지고, 제2 최적 독출 전압(ORV2)은 영역 C 및 D에 포함되는 메모리 셀의 개수의 차이에 제2 조절 파라미터(α2)를 적용하여 구해지고, 제3 최적 독출 전압(ORV3)은 영역 E 및 F에 포함되는 메모리 셀의 개수의 차이에 제3 조절 파라미터(α3)를 적용하여 구해질 수 있다.
예를 들어, 도 10의 (a)에 도시되는 바와 같이, 제1 조절 파라미터(α1), 제2 조절 파라미터(α2) 및 제3 조절 파라미터(α3)는 동일할 수 있다. 또는 도 10의 (b)에 도시되는 바와 같이, 제1 조절 파라미터(α1), 제2 조절 파라미터(α2) 및 제3 조절 파라미터(α3)는 상이할 수 있다.
각 조절 파라미터의 상이 여부는, 플래시 메모리 또는 플래시 메모리를 포함하는 메모리 시스템의 요구에 따라 결정될 수 있다. 예를 들어, 일반적으로 동일한 플래시 메모리에서의 문턱전압 산포의 변동은 유사하게 발생될 수 있는데, 플래시 메모리 또는 플래시 메모리를 포함하는 메모리 시스템의 자원이 부족한 경우, 전술된 도 7 및 도 8에서 설명한 바와 같이, 조절 파라미터는 문턱 전압(Vth)과 두 영역에 대한 메모리 셀의 개수의 차이(n(B)-n(A))를 나타내는 그래프의 원점에서의 접선의 기울기이고, 가우시안 분포의 특성 상 그 접선의 기울기가 산포의 상이에 둔감하므로, 도 10의 (a)와 같이, 제1 조절 파라미터(α1), 제2 조절 파라미터(α2) 및 제3 조절 파라미터(α3)는 동일하게 하여 조절 파라미터 설정을 간단하게 수행할 수 있다. 반면, 플래시 메모리 또는 플래시 메모리를 포함하는 메모리 시스템의 신뢰성이 중요시 되는 경우, 좀더 정확한 최적의 독출 전압을 설정하기 위해, 또는 도 10의 (b) 와 같이, 제1 조절 파라미터(α1), 제2 조절 파라미터(α2) 및 제3 조절 파라미터(α3)를 각 인접하여 위치하는 산포에 대해 개별적으로 설정할 수 있다.
도 11은 또 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 또 다른 실시예에 따른 플래시 메모리의 동작 방법은 인접하여 위치하는 문턱전압 산포(S1, S2)가 비대칭인 경우에 적용될 수 있다. 인접하여 위치하는 문턱전압 산포(S1, S2)가 비대칭인 경우는 도 11의 (a)와 같이 산포의 폭이 상이하거나(w1≠w2), 도 11의 (b)와 같이 산포의 기울기가 상이(a1≠a2)한 경우일 수 있다.
인접하여 위치하는 문턱전압 산포(S1, S2)가 비대칭인 경우, 제1 최적 독출 전압(ORV1)을 검출하는데 사용되는 조절 파라미터가, 기준 독출 전압의 전압 레벨에 따라 달리 설정될 수 있다. 예를 들어, 제1 기준 독출 전압(RRV1a)의 전압 레벨이 인접하여 위치하는 문턱전압 산포(S1, S2)이 겹치는 지점을 기준으로 제1 문턱전압 산포(S1) 쪽에 해당하는 경우, 도 2의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수의 차이(n(B)-n(A))가 음의 값을 가질 수 있고, 이에 대응되는 제1 조절 파라미터(α1)가 설정될 수 있다. 반면, 제1 기준 독출 전압(RRV1b)의 전압 레벨이 인접하여 위치하는 문턱전압 산포(S1, S2)이 겹치는 지점을 기준으로 제2 문턱전압 산포(S2) 쪽에 해당하는 경우, 도 2의 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수의 차이(n(B)-n(A))가 양의 값을 가질 수 있고, 이에 대응되는 제2 조절 파라미터(α2)가 제1 조절 파라미터(α1)와 상이한 값으로 설정될 수 있다.
도 12는 도 11의 인접하는 문턱전압 산포의 예들을 나타내는 도면이다.
도 11 및 도 12의 (a)를 참조하면, 인접하여 위치하는 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)는 각각, 산포의 폭이 상이한 이레이즈 상태(E) 및 제1 프로그램 상태(P1)를 나타낼 수 있다. 또는, 도 11 및 도 12의 (b)를 참조하면, 인접하여 위치하는 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)는 각각, 산포의 기울기가 상이한 임의의 프로그램 상태 Pa 및 Pb를 나타낼 수 있다. 특히, 도 11 및 도 12의 (c)를 참조하면, 인접하여 위치하는 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)는 각각, 산포의 기울기가 상이한 임의의 프로그램 상태 중 가장 문턱전압이 높은 산포(Plast)와 이에 인접한 산포(Plast-1)를 나타낼 수 있다. 예를 들어, 2 비트 MLC 플래시 메모리에서 도 12의 (c)의 산포 Plast -1 및 Plast는 각각, 제2 프로그램 상태 및 제3 프로그램 상태를 나타내고, 3 비트 MLC 플래시 메모리에서 도 12의 (c)의 산포 Plast -1 및 Plast는 각각, 제6 프로그램 상태 및 제7 프로그램 상태를 나타낼 수 있다.
도 13은 또 다른 실시예에 따른 플래시 메모리의 동작 방법을 설명하기 위한 도면이다.
도 2 및 도 13을 참조하면, 또 다른 실시예에 따른 플래시 메모리의 동작 방법은, 제1 조절 파라미터(α1)를 해당 메모리 셀에 대한 소거 횟수에 따라 달리 설정할 수 있다. 예를 들어, 제1 조절 파라미터(α1)는 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)이 포함되는 인접하여 위치하는 문턱 전압 산포들에 포함되는 문턱 전압을 가진 메모리 셀들에 대해, P/E 사이클에 대해 달리 설정될 수 있다. 예를 들어, P/E 사이클이 제1 구간(Per1)인 때에 제1 조절 파라미터(α1)는 X로 설정되고, P/E 사이클이 제2 구간(Per2)인 때에 제1 조절 파라미터(α1)는 Y로 설정될 수 있다. 마찬가지로, P/E 사이클이 제m 구간(Perm)인 때에 제1 조절 파라미터(α1)는 Z로 설정할 수 있다. X, Y 및 Z는 서로 다른 값일 수 있다. P/E 사이클이 증가함에 따라, 문턱전압 산포의 폭 또는 기울기 등이 변동될 수 있고, 이에 적응적인 제1 조절 파라미터(α1)를 개별적으로 설정함으로써, 플래시 메모리 또는 이를 포함하는 메모리 시스템에서의 신뢰성을 향상시킬 수 있다. P/E 사이클에 대응되어 설정되는 제1 조절 파라미터(α1)는 도 13과 같이 테이블로 저장될 수 있다.
도 14는 일 실시예에 따른 플래시 메모리 시스템을 나타내는 도면이다.
도 14를 참조하면, 일 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(MCtrl) 및 플래시 메모리(MEM)를 포함할 수 있다. 일 실시예에 따른 플래시 메모리(MEM)는 낸드 플래시 메모리일 수 있다. 플래시 메모리(MEM)는 메모리 컨트롤러(MCtrl)로부터 제어 신호(XCON)를 수신하여, 제어 신호(XCON)에 대응되는 동작을 수행할 수 있다. 플래시 메모리(MEM)는 제어 신호(XCON)에 대응되는 동작의 수행 결과(XRST)를 메모리 컨트롤러(MCtrl)에 전송할 수 있다. 예를 들어, 플래시 메모리(MEM)는 제어 신호(XCON)에 응답하여, 독출, 프로그램 및 소거 동작을 수행하거나, 독출 데이터, 프로그램 완료 여부 및 소거 완료 여부 등을 메모리 컨트롤러(MCtrl)에 전송할 수 있다.
예를 들어, 플래시 메모리(MEM)는 독출 명령(RCMD)을 나타내는 제어 신호(XCON)에 응답하여, 전술된 제1 최적 독출 전압(ORV1)을 설정하여 이에 대한 정보 및 제1 최적 독출 전압(ORV1)에 의한 독출 결과(데이터, RDTA(ORV1))를 메모리 컨트롤러(MCtrl)에 수행 결과(XRST)로 전송할 수 있다. 단, 제1 최적 독출 전압(ORV1)에 대한 정보는 메모리 컨트롤러(MCtrl)에 전송되지 아니할 수 있다.
예를 들어, 플래시 메모리(MEM)는 전술된 방식으로 설정된 제1 최적 독출 전압(ORV1)에 대한 정보를 포함하는 독출 명령(RCMD)을 나타내는 제어 신호(RCMD(ORV1))에 응답하여, 제1 최적 독출 전압(ORV1)에 의한 독출 결과(RDTA)를 메모리 컨트롤러(MCtrl)에 수행 결과(XRST)로 전송할 수 있다.
도 15 및 도 16은 각각, 도 14에서 카운터와 제어 로직이 구비되는 예를 나타내는 도면이다.
도 2 및 도 15를 참조하면, 일 실시예에 따른 메모리 시스템(MSYS)의 메모리 컨트롤러(MCtrl)는 카운터(CNT) 및 제어 로직(CLG)을 포함한다. 카운터(CNT)는 제1 기준 독출 전압(RRV1) 및 제1 기준 독출 전압(RRV1)과 각각 제1 전압 및 제2 전압 차이를 갖는 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)에 의해 정의되는, 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수를 각각 카운트한다. 제어 로직(CLG)은 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수의 차이에 제1 조절 파라미터(α1)를 적용한 결과 값을 제1 기준 독출 전압(RRV1)에 반영하여, 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)을 포함하는 인접하여 위치하는 문턱전압 산포(S1, S2)에 대한 제1 최적 독출 전압(ORV1)으로 설정한다. 카운터(CNT) 및 제어 로직(CLG)의 구체적인 동작은 전술한 바와 같다.
도 15의 경우, 메모리 컨트롤러(MCtrl)로부터 제1 최적 독출 전압(ORV1)이 설정되어, 제1 최적 독출 전압(ORV1)에 대한 정보를 포함하는 독출 명령(RCMD)을 나타내는 제어 신호(RCMD(ORV1))가 플래시 메모리(MEM)로 전송될 수 있다. 이에 응답하여, 도 15의 플래시 메모리(MEM)는 제1 최적 독출 전압(ORV1)에 의한 독출 결과(데이터, RDTA(ORV1))를 메모리 컨트롤러(MCtrl)에 수행 결과(XRST)로 전송할 수 있다.
반면, 도 2 및 도 16을 참조하면, 일 실시예에 따른 메모리 시스템(MSYS)의 플래시 메모리(MEM)의 온-칩 컨트롤러(OCC)가 카운터(CNT) 및 제어 로직(CLG)을 포함한다. 카운터(CNT) 및 제어 로직(CLG)은 도 15의 카운터(CNT) 및 제어 로직(CLG)와 동일할 수 있다. 도 16의 경우, 플래시 메모리(MEM)는 독출 명령(RCMD)을 나타내는 제어 신호(XCON)에 응답하여, 전술된 제1 최적 독출 전압(ORV1)을 설정하여 이에 대한 정보 및 제1 최적 독출 전압(ORV1)에 의한 독출 결과(데이터, RDTA(ORV1))를 메모리 컨트롤러(MCtrl)에 수행 결과(XRST)로 전송할 수 있다. 다만, 전술한 바와 같이, 제1 최적 독출 전압(ORV1)에 대한 정보는 메모리 컨트롤러(MCtrl)에 전송되지 아니할 수 있다.
도 16의 온-칩 컨트롤러(OCC)는 독출 명령(RCMD)을 나타내는 제어 신호(XCON)에 응답하여, 메모리 셀 어레이(MA)에 제1 기준 독출 전압(RRV1) 및 한 쌍의 제1 검색 독출 전압(SSRV11, SSRV12)을 인가하여, 그에 대한 센싱 결과에 기초하여, 전술된 제1 문턱 전압 영역(A) 및 제2 문턱 전압 영역(B)에 포함되는 메모리 셀의 개수의 차이를 카운팅하고, 이에 제1 조절 파라미터(α1)를 적용한 결과 값에 근거하여 제1 최적 독출 전압(ORV1)을 설정할 수 있다.
도 17은 도 14의 메모리 컨트롤러의 예를 나타내는 도면이다.
도 14를 참조하면, 도 14의 메모리 컨트롤러(MCtrl)는 호스트 인터페이스부(HIF), 메모리 인터페이스부(MIF), 로컬 메모리(LMEM), 버퍼(BUF) 및 프로세서(PRO)가 버스(BUS)로 연결될 수 있다.
호스트 인터페이스부(HIF)는 외부의 호스트 장치(HOST)와의 인터페이스를 제공한다. 예를 들어, 호스트 인터페이스부(HIF)는 SATA(Serial Advanced Technology Attachment) 또는 SAS(Serial Attached SCSI) 프로토콜의 인터페이스를 제공할 수 있다. 다만, 이에 한정되는 것은 아니다. 호스트 인터페이스부(HIF)는 SATA 또는 SAS 프로토콜 이외에, USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트 장치(HOST)와의 인터페이스를 제공할 수 있다.
메모리 인터페이스부(MIF)는 호스트 장치(HOST)로부터의 요청에 응답하여, 메모리 장치(MDEV)에 데이터를 프로그램 하거나 리드 하기 위해, 메모리 장치(MDEV)와의 인터페이스를 제공할 수 있다. 예를 들어, 호스트 장치(HOST)로부터 전송되는 논리 블록 어드레스(Logical Block Address)에서 메모리 장치(MDEV)의 페이지에 대한 물리 어드레스로 변환된 결과를, 메모리 인터페이스부(MIF)는 메모리 장치(MDEV)에 제공할 수 있다.
버퍼(BUF)는 호스트 장치(HOST)와 메모리 장치(MDEV) 사이의 원활한 데이터 전송을 위해 사용될 수 있다. 예를 들어, 버퍼(BUF)는 호스트 장치(HOST)의 요청에 따라 메모리 장치(MDEV)에 프로그램 될 데이터를 임시적으로 저장할 수 있다. 또는 버퍼(BUF)는 호스트 장치(HOST)의 요청에 따라 메모리 장치(MDEV)로부터 리드 되는 데이터를 임시적으로 저장할 수 있다. 버퍼(BUF)는 DRAM 또는 SRAM과 같은 휘발성 메모리, 또는 MRAM, PRAM, FRAM 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.
로컬 메모리(LMEM)는 메모리 컨트롤러(MCtrl)가 호스트 장치(HOST)의 요청이 메모리 장치(MDEV)에서 처리될 수 있도록 제어하는데 데이터 및 제어 모듈 또는 제어 프로그램이 로딩(loading)되거나 저장될 수 있다. 예를 들어, 로컬 메모리(LMEM)에는 펌웨어(firmware)가 저장될 수 있다. 그 메모리 시스템(MSYS)을 구동하는 명령 및 데이터를 포함하는 소프트웨어(software)가 특정 저장 수단에 저장되어 하드웨어화 된 것으로, 메모리 시스템(MSYS)에 대한 호스트 장치의 요청을 수행하기 위해 호스트 장치의 요청에 대한 기계어 처리, 데이터 전송, 리스트 처리, 부동 소수점 연산 및 채널 제어 등 적어도 하나 이상의 처리를 수행한다. 펌웨어는, 전술된 본 발명의 실시예에 따른 노말 리드 명령(RCMD_N) 및 소프트 디시젼 명령(RCMD_S)과, 그에 대응되는 리드 전압 레벨들의 설정을 제어할 수 있다.
그 밖에, 로컬 메모리(LMEM)는 운영 체제 및 어드레스 맵핑(address mapping)에 참조되는 맵핑 테이블(mapping table) 등이 저장되거나 로딩될 수 있다. 로컬 메모리(LMEM)는 버퍼와 마찬가지로, DRAM 또는 SRAM과 같은 휘발성 메모리, 또는 MRAM, PRAM, FRAM 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다. 다만, 펌웨어를 형성하는 로컬 메모리는 비휘발성 메모리로 구현될 수 있다. 로컬 메모리(LMEM)는 적어도 하나 이상의 동종 또는 이종의 메모리로 구현될 수 있다.
프로세서(PRO)는 메모리 컨트롤러(MCtrl)의 각 구성 요소의 동작을 제어하고, 로컬 메모리(LMEM)에 저장되거나 로딩되는 제어 모듈 또는 제어 프로그램을 해석하고 실행시켜, 호스트 장치(HOST)로부터의 요청을 처리한다.
도 14의 메모리 시스템(MSYS)이 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD)를 포함하거나 SSD에 포함되는 경우, 도 14의 메모리 컨트롤러(MCtrl)는 도 18의 SSD 컨트롤러(SCtrl)에 포함될 수 있다.
도 18은 도 14의 메모리 시스템이 SSD(Solid State Drive)에 적용된 예를 나타내는 도면이다.
도 18을 참조하면, SSD(MSYS)는 SSD 컨트롤러(SCtrl) 및 메모리 장치(MDEV)를 포함한다. SSD 컨트롤러(SCtrl)는 SSD(MSYS)의 제1 포트(PT1)를 통해 호스트 장치(HOST)로부터 수신되는 신호(SIG)에 응답하여 메모리 장치(MDEV)를 제어한다. SSD 컨트롤러(SCtrl)는 다수의 채널(Ch1~CHn)을 통해 메모리 장치(MDEV)와 연결될 수 있다. 메모리 장치(MDEV)는 다수의 플래시 메모리들을 포함할 수 있다. 다수의 플래시 메모리들은 전술된 본 발명의 실시예에 따른 플래시 메모리(MEM)들 일 수 있다. 다만, 이에 한정되는 것은 아니고, 다른 플래시 메모리 또는 다른 비휘발성 메모리들을 포함할 수 있다.
SSD(MSYS)는 보조 전원 장치(DSP)를 더 구비하여 제2 포트(PT2)를 통해 호스트 장치(HOST)로부터 전원(PWR)을 입력 받을 수 있다. 다만, 이에 한정되는 것은 아니고, SSD(MSYS)는 호스트 장치(HOST) 이외의 외부 장치로부터 전원을 공급받을 수 있다.
SSD(MSYS)는 제1 포트(PT1)를 통해 호스트 장치(HOST)의 요청을 처리한 결과(SIG)를 출력할 수 있다. SSD(MSYS)로부터 출력되는 신호(SIG)는 전술된 메인 응답(MRSP)일 수 있다.
도 19는 도 18의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 19를 참조하면, 일 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SVSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 일 실시예에 따른 서버 시스템(SVSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 19의 SSD는 도 18의 SSD일 수 있다.
도 20은 도 14의 메모리 시스템이 포함되는 컴퓨터 장치를 나타내는 도면이다.
도 20을 참조하면, 일 실시예에 따른 컴퓨터 시스템(CSYS)은 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 도 14의 메모리 시스템(MSYS)일 수 있다. 일 실시예에 따른 컴퓨터 시스템(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 일 실시예에 따른 컴퓨터 시스템(CSYS)은 프로세서(CPU)와 메모리 시스템(MSYS) 사이의 데이터 송수신을 위한 휘발성 메모리 장치(예를 들어, RAM)를 더 구비할 수 있다.
일 실시예에 따른 컴퓨터 시스템(CSYS)이 모바일 장치인 경우, 컴퓨터 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 이상에서 설명된 플래시 메모리는 2차원의 NAND 플래시 메모리일 수 있다. 또는, 이상에서 설명된 플래시 메모리는 도 21에 도시되는 바와 같이, 3차원으로 적층된 수직 NAND(Vertical NAND) 플래시 메모리일 수 있다.
도 21을 참조하면, 3차원의 플래시 메모리(MEM)는 기판(110), 복수의 메모리 셀 스트링(ST), 워드 라인(WL<0> 내지 WL<3>), 및 비트 라인(BL<0> 내지 BL<3>)을 포함할 수 있다. 메모리 셀 스트링(ST)은 기판(110)으로부터 돌출된 방향(예를 들어, 수직 방향(Z))으로 신장될 수 있다. 메모리 셀 스트링(ST) 각각은 Z축 방향으로 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)는 열의 방향(Y)으로 연장된 소스 선택 라인(SSL<0> 내지 SSL<3>)과 연결되어 제어될 수 있고, 그라운드 선택 트랜지스터(GST)는 행의 방향(X) 및 열의 방향(Y)으로 연장된 그라운드 선택 라인(GSL)과 연결되어 제어될 수 있다. 워드 라인(WL<0> 내지 WL<3>)은 기판(110)과 수직한 방향(Z)으로 배열된다. 워드 라인(WL<0> 내지 WL<3>) 각각은 메모리 셀 스트링(ST) 내 메모리 셀들(MC) 각각이 존재하는 층의 일부에 위치한다. 워드 라인(WL<0> 내지 WL<3>) 각각은 기판(110) 상의 X축 및 Y축의 매트릭스로 배열된 메모리 셀들(MC)과 결합된다. 비트 라인(BL<0> 내지 BL<3>)은 행의 방향(X)으로 배열된 메모리 셀 스트링과 연결될 수 있다. 메모리 셀 스트링(ST) 내 메모리 셀들(MC), 소스 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)는 동일한 채널을 공유할 수 있다. 상기 채널은 기판(110)과 수직한 방향(Z)으로 연장되도록 형성될 수 있다. 예를 들어, 상기 채널은, 게이트와 절연층 구조가 형성된 후 채널이 후에 형성되는 채널 라스트(channel last) 구조(예를 들어, BiCS(bit-cost scalable) 구조)일 수도 있고, 채널이 먼저 형성되고 이후 게이트와 절연층 구조가 형성되는 채널 퍼스트(channel first) 구조(예를 들어, TCAT(terabit cell array transistor) 구조)의 채널일 수도 있다. 도 21의 비트 라인 및 워드 라인 등의 개수는 예시적인 것에 불과하다.
제어부는 워드 라인(WL<0> 내지 WL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 적절한 전압을 인가하여 메모리 셀들(MC)에 대한 프로그램 동작 및/또는 검증 동작을 수행할 수 있다. 제어부는 소스 선택 트랜지스터(SST)와 연결된 소스 선택 라인(SSL<0> 내지 SSL<3>) 및 비트 라인(BL<0> 내지 BL<3>)에 설정된 전압을 인가하여 임의의 메모리 셀 스트링(ST)을 선택할 수 있고, 워드 라인(WL<0> 내지 WL<3>)에 설정된 전압을 인가하여 선택된 메모리 셀 스트링(ST) 중 임의의 메모리 셀(MC)을 선택함으로써, 선택된 메모리 셀(MC)에 대한 독출, 프로그램 및/또는 검증 동작을 수행할 수 있다. 도 21의 플래시 메모리(MEM)에서 전술된 최적 독출 전압을 이용함으로써, 최적의 독출 레벨을 빠른 시간에 검출할 수 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 인접하여 위치하는 문턱 전압 산포에 대한 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제1 전압 차이를 갖는 제1 검색 독출 전압에 의해 정의되는 제1 문턱 전압 영역, 및 상기 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 제2 전압 차이를 갖는 제2 검색 독출 전압에 의해 정의되는 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수를, 각각 카운트하는 단계; 및
    상기 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 제1 조절 파라미터를 연산한 결과 값을 상기 제1 기준 독출 전압에 반영하여, 제1 최적 독출 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  2. 제1 항에 있어서,
    상기 제1 조절 파라미터는 상기 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 대해 선형성을 갖는 파라미터인 것을 특징으로 하는 플래시 메모리의 동작 방법.
  3. 제1 항에 있어서,
    상기 제1 조절 파라미터는 가우시안(Gaussian) 분포로 형성되는 상기 인접하여 위치하는 문턱전압 산포의 표준 편차에 종속되지 아니하는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  4. 제1 항에 있어서,
    제1 조절 파라미터는 제1 문턱 전압 영역 및 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이와 상기 제1 기준 독출 전압 및 상기 제1 최적 독출 전압 사이의 차이의 관계를 나타내는 방정식의 일차항 계수인 것을 특징으로 하는 플래시 메모리의 동작 방법.
  5. 제1 항에 있어서,
    플래시 메모리는 멀티-레벨 셀 플래시 메모리이고,
    적어도 하나 이상의 제2 기준 독출 전압 및 상기 적어도 하나 이상의 제2 기준 독출 전압과 적어도 하나 이상의 제3 전압 차이를 갖는 적어도 하나 이상의 제3 검색 독출 전압에 의해 정의되는 적어도 하나 이사의 제3 문턱 전압 영역, 및 상기 적어도 하나 이상의 제2 기준 독출 전압과 적어도 하나 이상의 제4 전압 차이를 갖는 적어도 하나 이상의 제4 검색 독출 전압에 의해 정의되는어도 하나 이상의 제4 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수를 각각 카운트하는 단계; 및
    각각 적어도 하나 이상의 제3 문턱 전압 영역 및 제4 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 적어도 하나 이상의 제2 조절 파라미터를 연산한 결과 값을 적어도 하나 이상의 제2 기준 독출 전압에 반영하여, 적어도 하나 이상의 제2 최적 독출 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  6. 제5 항에 있어서,
    상기 제1 조절 파라미터 및 상기 적어도 하나 이상의 제2 조절 파라미터는 동일한 것을 특징으로 하는 플래시 메모리의 동작 방법.
  7. 제5 항에 있어서,
    상기 제1 조절 파라미터 및 상기 적어도 하나 이상의 제2 조절 파라미터는 각각 상이한 것을 특징으로 하는 플래시 메모리의 동작 방법.
  8. 제1 항에 있어서,
    상기 인접하여 위치하는 문턱전압 산포는 각각, 소거 상태 및 제1 프로그램 상태에 대응되는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  9. 제1 항에 있어서,
    상기 인접하여 위치하는 문턱전압 산포는 각각, 임의의 두 개의 프로그램 상태에 대응되는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  10. 제1 항에 있어서,
    상기 인접하여 위치하는 문턱전압 산포는 각각, 상기 플래시 메모리에 대해 설정된 문턱전압 산포 중 문턱전압이 가장 높은 프로그램 상태 및 상기 문턱전압이 가장 높은 프로그램 상태에 대응되는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  11. 제1 항에 있어서,
    상기 제1 조절 파라미터는 상기 인접하여 위치하는 문턱 전압 산포에 포함되는 문턱 전압을 갖는 메모리 셀의 소거 횟수 에 따라 달리 설정되는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  12. 제1 항에 있어서,
    상기 제1 기준 독출 전압은, 상기 카운트하는 단계 이전에, 상기 인접하여 위치하는 문턱전압 산포를 식별하기 위한 독출 전압인 것을 특징으로 하는 플래시 메모리의 동작 방법.
  13. 제1 항에 있어서,
    상기 제1 검색 독출 전압 및 상기 제2 검색 독출 전압은 상기 인접하여 위치하는 문턱전압 산포에 대한 한 쌍의 소프트 독출 전압인 것을 특징으로 하는 플래시 메모리의 동작 방법.
  14. 제1 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 동일한 것을 특징으로 하는 플래시 메모리의 동작 방법.
  15. 제1 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 상이한 것을 특징으로 하는 플래시 메모리의 동작 방법.
  16. 제1 항에 있어서,
    상기 제1 최적 독출 전압은 상기 제1 기준 독출 전압에서 상기 결과 값만큼 이격한 전압 레벨을 갖는 것을 특징으로 하는 플래시 메모리의 동작 방법.
  17. 제1 항에 있어서,
    상기 제1 검색 독출 전압과 상기 결과 값만큼의 전압 차이를 갖는 전압 및 상기 제1 최적 독출 전압에 의해 정의되는 제3 문턱 전압 영역, 및 상기 제2 검색 독출 전압과 상기 결과 값만큼의 전압 차이를 갖는 전압 및 상기 제1 최적 독출 전압에에 의해 정의되는 제4 문턱 전압 영역 각각에 포함되는 문턱 전압을 가진 메모리 셀의 개수는 동일한 것을 특징으로 하는 플래시 메모리의 동작 방법.
  18. 제1 항에 있어서,
    상기 플래시 메모리는 3차원으로 적층된 수직형 NAND (Vertical NAND) 플래시 메모리인 것을 특징으로 하는 플래시 메모리의 동작 방법.
  19. 적어도 하나 이상의 기준 독출 전압 및 상기 적어도 하나 이상의 기준 독출 전압 각각과 각각 제1 전압 및 제2 전압 차이를 갖는 한 쌍의 검색 독출 전압에 의해 정의되는, 각각 적어도 하나 이상의 제1 문턱 전압 영역 및 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수를 각각 카운트하는 단계; 및
    상기 적어도 하나 이상의 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 각각 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 조절 파라미터를 연산한 결과 값을 상기 적어도 하나 이상의 기준 독출 전압에 각각 반영하여, 적어도 하나 이상의 최적 독출 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 멀티-레벨 셀 낸드 플래시 메모리 시스템의 동작 방법.
  20. 제1 기준 독출 전압 및 상기 제1 기준 독출 전압과 각각 제1 전압 및 제2 전압 차이를 갖는 한 쌍의 제1 검색 독출 전압에 의해 정의되는, 제1 문턱 전압 영역 및 제2 문턱 전압 영역에 포함되는 메모리 셀의 개수를 각각 카운트하는 카운터; 및
    상기 제1 문턱 전압 영역 및 상기 제2 문턱 전압 영역에 포함되는 문턱 전압을 가진 메모리 셀의 개수의 차이에 제1 조절 파라미터를 연산한 결과 값을 상기 제1 기준 독출 전압에 반영하여, 제1 최적 독출 전압으로 설정하는 제어 로직을 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
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