KR20140135108A - 도금막의 제조 방법 - Google Patents

도금막의 제조 방법 Download PDF

Info

Publication number
KR20140135108A
KR20140135108A KR1020140057115A KR20140057115A KR20140135108A KR 20140135108 A KR20140135108 A KR 20140135108A KR 1020140057115 A KR1020140057115 A KR 1020140057115A KR 20140057115 A KR20140057115 A KR 20140057115A KR 20140135108 A KR20140135108 A KR 20140135108A
Authority
KR
South Korea
Prior art keywords
workpiece
main surface
plating
plating film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020140057115A
Other languages
English (en)
Other versions
KR102102263B1 (ko
Inventor
무네아키 구레
요스케 아루가
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20140135108A publication Critical patent/KR20140135108A/ko
Application granted granted Critical
Publication of KR102102263B1 publication Critical patent/KR102102263B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/007—Current directing devices
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611—Smooth layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/627—Electroplating characterised by the visual appearance of the layers, e.g. colour, brightness or mat appearance
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H10W70/457—Materials of metallic layers on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

워크피스의 제 1 주면(main surface)과, 상기 제 1 주면의 반대측인 제 2 주면에 각각 도금막(plating film)을 제조하는 방법은, 극성 반전 전원(periodic reverse current power source)과 직류 전원을 마련하는 단계; 도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 1 주면에 대향하는 제 1 전극 사이에 상기 극성 반전 전원에 의해 타이밍에서 전류 방향을 주기적으로 역방향으로 변화하는 전류를 제공하는 단계; 및 상기 도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 2 주면에 대향하는 제 2 전극 사이에 상기 직류 전원에 의해 직류 전류를 제공하는 단계를 포함하며, 상기 극성 반전 전원에 의해 상기 전류를 제공하는 것과 상기 직류 전원에 의해 상기 직류 전류를 제공하는 것은 상기 제 1 주면과 상기 제 2 주면 상에서 각각 도금막이 형성되도록 동시에 수행된다.

Description

도금막의 제조 방법{METHOD OF MANUFACTURING PLATING FILMS}
본 발명은 도금막의 제조 방법에 관한 것이다.
제조 공정 동안이나 사용시에 열 등이 가해지는 것에 의해 또는 시간 경과에 의해서, 밀봉 수지와 같은 수지제 부재로부터 리드 프레임과 같은 금속제 부재의 박리가 발생하는 문제점이 있었다.
이 때문에, 금속제 부재와 수지제 부재 사이의 접합 강도를 높이는 방법이 연구되어 왔다. 예를 들어, 금속제 부재의 표면을 조면화(roughing)하는 방법이 연구되어 왔다.
특허 문헌 1에는 광택제를 함유하는 전해액 내에서, 소정 조건의 비대칭 양음 펄스로 펄스-전기분해하는 것에 의해 압연 구리판을 전기도금함으로써 압연 구리판의 표면을 조면화하는 방법이 개시되어 있다.
그러나, 특허 문헌 1에 개시된 방법에 따르면, 압연 구리판의 모든 면들이 조면화된다.
예를 들어, 리드 프레임 등의 한쪽의 면에는 수지를 형성할 필요가 있지만, 리드 프레임의 다른쪽 면에는 수지를 형성하는 것이 바람직하지 않은 경우가 있을 수 있다. 이러한 경우에, 리드 프레임의 한쪽의 면에 수지를 형성할 시에 리드 프레임의 다른쪽 면에 수지가 부착되면, 상기 다른쪽 면이 조면화될 경우에 그 다른쪽 면으로부터 수지를 제거하는 것이 곤란해진다. 이에 따라, 생산성이나 수율 요소가 저하된다는 문제점이 있었다.
예를 들어, 압연 구리판에 있어서, 한쪽 면을 평활화하기 위해, 마스킹 테이프 등으로 평활화하기를 원하는 그 한쪽의 면을 마스킹한 뒤, 특허 문헌 1에 개시된 조화면(rough surface)을 형성시키는 전기도금 처리의 적용을 받는 방법을 고려할 수 있다.
일본국 특개2008-223063호 공보
그러나, 이러한 경우에, 전기도금 이전에 마스킹 테이프 등을 붙이고, 이어서 그 전기도금 이후에 마스킹 테이프 등을 제거할 필요가 있다. 그러므로, 생산성이 저하되는 문제가 있었다. 또한, 리드 프레임 등과 같이 워크피스의 두께가 얇은 경우, 마스킹 테이프를 제거할 때에 원크피스가 파손되는 문제가 있을 수 있다. 이러한 경우, 수율 요소가 저하된다는 문제점이 있어 왔다.
상기 문제점들에 비추어 본 발명이 이루어졌으며, 본 발명은 단일의 도금 처리로, 워크피스의 주면들에 조화면을 갖는 도금막 및 평활면을 갖는 도금막을 각각 형성할 수 있는 도금막 제조 방법을 제공한다.
또한 전술한 요소들의 임의 조합과 방법, 디바이스, 시스템 등 중에서 이루어지는 본 발명의 표현 변화들은 본 발명의 실시형태들로서 유효하다.
일 실시형태에 따르면, 워크피스의 제 1 주면(main surface)과, 상기 제 1 주면의 반대측인 제 2 주면에 각각 도금막(plating film)을 제조하는 방법으로서, 극성 반전 전원(periodic reverse current power source)과 직류 전원을 마련하는 단계; 도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 1 주면에 대향하는 제 1 전극 사이에 상기 극성 반전 전원에 의해 타이밍에서 전류 방향을 주기적으로 역방향으로 변화하는 전류를 제공하는 단계; 및 상기 도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 2 주면에 대향하는 제 2 전극 사이에 상기 직류 전원에 의해 직류 전류를 제공하는 단계를 포함하고, 상기 극성 반전 전원에 의해 상기 전류를 제공하는 것과, 상기 직류 전원에 의해 상기 직류 전류를 제공하는 것은 상기 제 1 주면과 상기 제 2 주면 상에서 각각 도금막이 형성되도록 동시에 수행되는, 도금막의 제조 방법이 제공된다.
본 발명의 다른 목적, 특징, 및 이점은 첨부 도면과 함께 독해 될 시에 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 일 실시형태의 도금막 제조 방법에 사용되는 도금욕의 구조의 일 예를 나타낸 도면.
도 2는 워크피스의 일 예로서 QFN 타입 리드 프레임의 예를 나타낸 단면도.
도 3은 극성 반전 전원에 의해 제공되는 전류의 전류 프로파일의 일 예를 나타낸 도면.
도 4의 (A) 및 (B)는 일 예에서 얻어진 SEM 화상들을 나타낸 도면들.
도 5의 (A) 및 (B)는 일 예에서 얻어진 AFM 화상들을 나타낸 도면들.
이하, 예시적 실시형태들을 참조하여 본 발명을 설명하도록 한다. 본 발명의 교시들을 사용하여 다른 실시형태들이 달성될 수 있음과, 설명의 목적으로 예시된 실시형태들로 본 발명이 한정되지 않음을 당업자는 이해할 것이다.
도면들의 설명에 있어서, 동일한 구성요소에 대해서는 동일한 참조부호가 부여되며, 반복 설명을 하지 않음에 유의하도록 한다.
이 실시형태에서는, 도금막의 제조 방법의 일 예가 설명된다.
본 실시형태의 도금막 제조 방법에 따르면, 워크피스의 제 1 주면(main surface)과, 상기 제 1 주면의 반대측인 제 2 주면의 각각에는 도금막(plating film)이 형성된다.
이 실시형태에서, 워크피스와 상기 워크피스의 제 1 주면에 대향하는 제 1 전극 사이에는 극성 반전 전원(periodic reverse current power source)이 접속되어 있고, 워크피스와 상기 워크피스의 제 2 주면에 대향하는 제 2 전극 사이에는 직류 전원이 접속되어 있다. 그리고, 극성 반전 전원과 직류 전원에 의해 워크피스, 제 1 전극 및 제 2 전극에는 전압이 인가되며, 이에 따라 워크피스의 제 1 주면과 제 2 주면에는 도금막이 동시에 형성된다.
도 1은 본 실시형태의 도금막 제조 방법에 사용되는 도금욕(plating bath)(11) 구조의 일 예를 나타낸 도면이다. 도 1에 나타낸 바와 같이, 도금욕(11) 내에는 제 1 주면(121) 및 제 1 주면(121)의 반대측에 있는 제 2 주면(122)을 구비한 워크피스(도금될 물체)(12)가 설치되어 있다.
도금욕(11)은 제 1 전극(13), 제 2 전극(14), 극성 반전 전원(15) 및 직류 전원(16)을 포함한다. 제 1 전극(13)은 워크피스(12)의 제 1 주면(121)에 대향하도록 제공되고, 제 2 전극(14)은 워크피스(12)의 제 2 주면(122)에 대향하도록 제공된다. 제 1 전극(13)과 워크피스(12) 사이에는 극성 반전 전원(15)이 접속되어 있다. 제 2 전극(14)과 워크피스(12) 사이에는 직류 전원(16)이 접속되어 있다.
워크피스(12), 제 1 전극(13) 및 제 2 전극(14)은 도금욕(11) 내에 채워진 도금액(17) 내에 침지되어 있다.
각 부재에 대하여 설명한다.
워크피스(12)는 특별히 한정되지 않는다. 도 1에 나타난 워크피스(12)는 직사각형 형상을 갖고 있지만, 워크피스(12)의 형상은 특별히 한정되지 않는다. 본 실시형태의 도금막 제조 방법은 각종 형상을 가진 다양한 워크 피스에 대해서 적용될 수 있다. 워크의 주면들 중 한쪽의 주면에 조화면(rough surface)을 형성할 필요가 있고, 또한 워크의 주면들 중 다른쪽의 주면에 평활면(smooth surface)을 형성할 필요가 있는 각종 부재를 워크피스(12)로서 사용할 수 있다. 예를 들어, 전술한 바와 같이, 워크피스(12)로서 리드 프레임을 사용할 수 있다.
특히, 주면들 중 한쪽의 주면이 수지로 밀봉되어 있고, 주면들 중의 다른쪽의 주면이 수지로부터 노출되어 있는 리드 프레임을 워크피스(12)로서 사용할 수 있다. 리드 프레임으로서, QFN(Quad Flat Non-leaded package) 타입 리드 프레임을 사용할 수 있다.
도 2는 QFN 타입 리드 프레임(110)의 일 예를 나타낸다. QFN 타입 리드 프레임(110)은 리드(111)와 다이 패드(112)를 포함한다. 다이 패드(112) 상에는 칩(113)이 탑재되어 있으며, 리드 프레임(110)의 칩 탑재면측이 수지(114)에 의해 밀봉된다. 이 때, 도 2에 나타난 바와 같이, 리드 프레임(110)의 측면 부분(101)도 수지(114)에 의해 밀봉될 수 있다.
전술한 바와 같이, 칩 탑재면인, QFN 타입 리드 프레임(110)의 주면들 중의 한쪽 주면이 수지(114)에 의해 밀봉되고, 외측면(outside surface)으로 지칭되는 QFN 타입 리드 프레임(110)의 주면들 중의 다른쪽 주면이 수지(114)로부터 노출되어 있다. 따라서, 리드 프레임(110)의 칩 탑재면에 있어서는 수지(114)와의 밀착성이 필요하고, 리드 프레임(110)의 외측면에 있어서는 땜납과의 밀착성이 필요하다. 본 실시형태에 따르면, 리드 프레임(110)의 칩 탑재면에 조화면을 형성하는 도금을 수행함으로써 수지(114)와의 밀착성을 향상시킨다. 한편, 외측면에는 평활면을 형성하는 도금을 수행함으로써 땜납과의 밀착성을 확보한다. 또한, 리드 프레임(110)의 측면 부분(101)도 조화면을 형성하는 도금을 수행함으로써, 수지(114)와의 밀착성을 더욱 향상시킬 수 있다.
리드 프레임(110)의 재료에 있어서는, 일반적으로, 구리 합금 등이 사용된다. 제품에 수지(114)로부터 노출된 부분이 있을 경우, 제조 공정에서 제품이 가열되거나 했을 때에 그 부분에는 산화막이 형성될 수 있다. 그리고, 산화막은 제거될 수 있다. 제조 중에 산화막이 제거되는 경우, 생산 라인을 오염시킬 수 있는 문제가 있다.
그러나, 본 실시형태의 도금막 제조 방법에 따르면, 워크피스(12)의 주면들 중의 한쪽 주면에 평활 도금막이 형성된다. 이에 따라, 구리 합금 리드 프레임에 형성되는 평활 도금막이 산화막과 구리 합금 리드 프레임 사이의 밀착성을 향상시킴으로써, 산화막의 제거를 방지하는 기능을 할 수 있다.
예를 들어, 미리 구리 합금 리드 프레임 상에 땜납 접합층으로서 기능할 수 있는 Ni/Pd/Au 층들을 형성함으로써, 구리 합금 리드 프레임과 땜납 사이의 밀착성을 향상시킬 수 있다. 이 경우, Ni 층은 평활면을 가질 수 있다. 그 후에, Ni 층은 리드 프레임의 산화를 방지할 수 있으며, 리드 프레임은 땜납과 양호하게 접합될 수 있다.
본 실시형태에 따르면, 수지와의 양호한 밀착성을 가진 조화(rough) Ni 층과 평활 Ni 층이 동시에 형성될 수 있다.
극성 반전 전원(15)에 대하여 설명한다. 도 3은 극성 반전 전원(15)에 의해 제공되는 전류의 전류 프로파일의 일 예를 나타낸 도면이다.
극성 반전 전원(15)은 전류 방향이 소정 타이밍에서 역방향으로 주기적으로 변화하는 전류를 제공한다. 즉, 극성 반전 전원(15)은 극성이 주기적으로 변화하는 전류를 제공한다. 극성 반전 전원(15)은 도 3에 나타낸 바와 같은 펄스 전류를 제공할 수 있다. 이 때, 양(positive) 펄스 전류가 제공되는 경우에는, 워크피스(12)의 표면이 도금되고(도금액이 석출됨), 또한 음(negative) 펄스 전류가 제공되는 경우, 워크피스(12)의 표면이 도금액 내로 용출(eluted)된다.
펄스 전류의 구체적 조건들, 예를 들어 전류의 크기, 양 펄스 및 음 펄스를 제공하는 주기 등은 특별히 한정되지 않으며, 도금막이 형성될 것을 필요로 하는 형상, 도금액의 종류에 따라 임의로 선택될 수 있다.
특히, 펄스 전류의 조건들은 이하의 식 1로 표시되는 Cratio의 값이 도금액의 조성에 대응하는 값이 되도록 선택될 수 있다. 식에서, "Ip"는 양 펄스 전류값(석출측에서)을 나타내고,"TP"는 양 펄스 전해 주기(석출측에서)를 나타내며, "IR"은 음 펄스 전류값(용출측에서)을 나타내고, "TR"은 음 펄스 전해 주기(용출측에서)를 나타낸다. Cratio의 값은 도금액의 조성이나 형성할 도금막의 특성에 따라 달라진다. 따라서, 그 값은 특별히 한정되지 않는다. 그러나, 워크피스(12)의 표면들에 도금막을 형성하기 위해, 양 펄스 전류를 제공하는 프로덕트 (IP ×TP)는 음 펄스 전류를 제공하는 프로덕트 (IR ×TR) 보다 클 수 있다. 즉, Cratio 값은 1보다 클 수 있다.
Cratio=(IP×TP)/(IR×TR) (식 1)
다음으로, 직류 전원(16)에 대하여 설명한다. 직류 전원(16)은 제 2 전극(14)과 워크피스(12) 사이에 일정한 전류를 제공한다. 이 때, 직류 전원(16)이 공급하는 전류의 크기는 특별히 한정되지 않으며, 형성될 도금막에 요구되는 형상이나, 도금액의 종류 등에 따라서 임의로 선택될 수 있다. 제 2 전극(14)에 대향하는 워크피스(12)의 제 2 주면(122)에 도금막을 형성하기 위해, 직류 전원(16)은 워크피스(12)가 음극이 되도록, 제 2 전극(14)과 워크피스(12)에 접속될 수 있다.
도금액(17)의 종류는 특별히 한정되지 않으며, 형성될 도금막에 따라 각종 도금액을 사용할 수 있다. 도금막으로서 석출되는 금속으로서는, 예를 들어 Cu, Ni 등이 사용될 수 있다. 따라서, 도금액으로서는, 예를 들어 전해 구리 도금액이나 전해 니켈 도금액을 사용할 수 있다. 이러한 도금액의 조성은 특별히 한정되지 않는다. 브라이트너(brightener), 레벨러(leveler), 폴리머 등과 같은 첨가 성분들이 도금액에 첨가될 수도 있다.
본 실시형태의 도금막 제조 방법에 따라, 도 1에 나타낸 바와 같이 극성 반전 전원(15)에 의해 타이밍에서 전류 방향이 역방향으로 주기적으로 변화하는 전류를 제공하는 것에 의해 및 직류 전원(16)에 의해 직류 전류를 제공하는 것에 의해 도금을 수행하는 경우, 워크피스(12)의 제 1 주면(121) 및 제 2 주면(122)에 도금막이 형성된다. 이 때, 워크피스(12)의 주면들(제 1 주면(121) 및 제 2 주면(122)) 중의 한쪽 주면에는 조화 도금막이 형성되고, 워크피스(12)의 주면들 중의 다른쪽 주면에는 평활 도금막이 형성된다. 조화 도금막과 평활 도금막 중의 어느 것이 제 1 주면(121)과 제 2 주면(122) 중의 어느 것 상에 형성되는지는 도금액의 조성, 도금 조건 등에 따라 결정된다.
(제 2 주면(122)에 조화 도금막이 형성된 경우)
이 경우, 워크피스와 전극 사이에 직류 전류가 제공될 시에 조화 도금막을 형성하는 도금액이 사용된다.
이 때, 직류 전원(16)과 접속된 제 2 전극(14)에 대향하는 워크피스(12)의 제 2 주면(122)에는 조화면을 갖는 도금막(조화 도금막)이 형성된다. 또한, 극성 반전 전원(15)과 접속된 제 1 전극(13)에 대향하는 워크피스(12)의 제 1 주면(121)에는 평활면을 갖는 도금막(평활 도금막)이 형성된다.
전술한 바와 같이, 도금액은 직류 전류가 제공되는 경우 조화 도금막이 형성되는 특성을 갖는다. 또한, 직류 전원(16)은 워크피스(12) 및 당해 워크피스(12)의 제 2 주면(122)에 대향하는 제 2 전극(14)에 접속되어 있다. 따라서, 워크피스(12)와 제 2 전극(14) 사이에는 직류 전원(16)에 의해 직류 전류가 제공되기 때문에, 도금액의 특성에 따라 워크피스(12)의 제 2 주면(122)에는 조화면을 갖는 도금막이 석출된다.
한편, 전술한 바와 같이, 극성 반전 전원(15)은 워크피스(12) 및 당해 워크피스(12)의 제 1 주면(121)에 대향하는 제 1 전극(13)에 접속되어 있다. 따라서, 워크피스(12)와 제 1 전극(13) 사이에는 극성 반전 전원(15)에 의해 직류 전류가 제공되기 때문에, 극성 반전 전원(15)이 양 펄스 전류를 제공할 경우에는, 도금액의 특성에 따라 워크피스(12)의 제 1 주면(121)에 조화면을 갖는 도금막이 석출된다. 이어서, 극성 반전 전원(15)이 전류의 극성을 반전시켜 음 펄스 전류를 제공할 경우, 워크피스(12)의 제 1 주면(121)에 형성된 조화면을 갖는 도금막 중의, 상기 조화면을 형성하는 돌출부들이 양극 전해에 의해 우선적으로 용출된다. 이것은 돌출부에 전류가 집중되는 메커니즘에 의해 발생한다. 따라서, 워크피스(12)의 제 1 주면(121)에는 평활면을 갖는 도금막이 형성된다.
(제 1 주면(121)에 조화 도금막이 형성되는 경우)
이 경우, 워크피스와 전극 사이에 직류 전류가 제공될 시에 평활 도금막이 형성되는 도금액이 사용된다.
이 때, 직류 전원(16)과 접속된 제 2 전극(14)에 대향하는 워크피스(12)의 제 2 주면(122)에는 평활면을 갖는 도금막(조화 도금막)이 형성된다. 또한, 극성 반전 전원(15)과 접속된 제 1 전극(13)에 대향하는 워크피스(12)의 제 1 주면(121)에는 조화면을 갖는 도금막(조화 도금막)이 형성된다.
전술한 바와 같이, 도금액은 직류 전류가 제공되는 경우 평활 도금막이 형성되는 특성을 갖는다. 또한, 직류 전원(16)은 워크피스(12) 및 당해 워크피스(12)의 제 2 주면(122)에 대향하는 제 2 전극(14)에 접속되어 있다. 따라서, 워크피스(12)와 제 2 전극(14) 사이에는 직류 전원(16)에 의해 직류 전류가 제공되기 때문에, 도금액의 특성에 따라 워크피스(12)의 제 2 주면(122)에는 평활면을 갖는 도금막이 석출된다.
한편, 전술한 바와 같이, 극성 반전 전원(15)은 워크피스(12) 및 당해 워크피스(12)의 제 1 주면(121)에 대향하는 제 1 전극(13)에 접속되어 있다. 그리고, 극성 반전 전원(15)에 의해 평활 도금막을 형성할 수 있는 적정 전류값을 초과하는 양 펄스 전류를 제공함으로써, 평활면을 갖는 도금막 이외에, 워크피스(12)의 제 1 주면(121)에는 밀착성이 나쁜 도금막이 부분적으로 석출된다. 그리고, 극성 반전 전원(15)이 전류의 극성을 반전시켜 음 펄스 전류를 제공할 경우, 상기 밀착성이 나쁜 도금막은 양극 전해에 의해 선택적으로 용출된다. 이것은 밀착성이 나쁜 도금막에 양극 전해를 선택적으로 수행하는 메커니즘에 의해 발생한다. 이 단계들을 반복함으로써, 조화면이 형성된다. 이 때문에, 도금막의 표면이 거칠어져, 워크피스(12)의 제 1 주면(121)에는 조화면을 갖는 도금막이 형성된다.
또한, 본 실시형태의 도금막 제조 방법에 따르면, 워크피스(12)의 제 1 주면(121)과 제 2 주면(122)에 도금막을 형성함과 동시에 워크피스(12)의 측면 부분에 도금막을 형성할 수도 있다. 이 도금막은 워크피스(12), 제 1 전극(13) 및 제 2 전극(14)에 인가되는 전압의 영향에 의해 워크피스(12)의 주면들에 도금막들이 형성될 때에 워크피스(12)의 측면 부분에 형성된다.
워크피스(12)의 측면 부분에서 석출되는 도금막은 조화 도금막을 포함할 수 있다. 이러한 구성으로, 수지와 워크피스(12)의 밀착성을 높일 수 있다. 이 때문에, 워크피스(12)의 측면 부분에 조화 도금막이 형성되는 것이 바람직하다. 이 때, 워크피스(12)의 측면 부분에는 조화 도금막과 평활 도금막이 혼재하여 형성될 수도 있다.
전술한 바와 같이, 본 실시형태에 따르면, 단일의 도금 처리로, 워크피스의 주면들에 조화면을 갖는 도금막 및 평활면을 갖는 도금막을 각각 형성할 수 있는 도금막 제조 방법이 제공된다.
이에 따라, 워크피스(12)의 제 1 주면(121) 및 제 2 주면(122) 중의 한쪽의 주면에 형성된 조화면을 갖는 도금막은 수지와 워크피스(12)를 접합할 때에 접착 강도를 증대시킬 수 있다. 또한, 워크피스(12)의 제 1 주면(121) 및 제 2 주면(122) 중의 다른쪽의 주면에는 평활면을 갖는 도금막이 형성된다. 이에 따라, 일 표면에서 수지와 워크피스(12)를 결합할 때에 수지가 다른 표면에 부착되었을 경우에도, 용이하게 수지를 제거하게 된다.
[실시예들]
(제 1 실시예)
본 실시예에서는, 다음의 단계들에 따라 워크피스의 표면에 도금막을 형성한다.
도 1에 나타낸 바와 같이, 워크피스(12)와 제 1 전극(13) 사이에 극성 반전 전원(15)을 접속하고, 워크피스(12)와 제 2 전극(14) 사이에 직류 전원(16)을 접속하는 것에 의해 도금막들을 형성한다.
워크피스(12)로서는, 구리 합금(C194)으로 이루어지는 금속판을 사용하였다. 또한, 도금액의 조성으로서는, 황산구리를 200g/ℓ, 황산을 100g/ℓ, 염소를 50ppm, 브라이트너(롬 앤드 하스사제 상품명 : MICROFILLTM EVF BRIGHTENER)를 2㎖/ℓ, 레벨러(롬 앤드 하스사제 상품명 : MICROFILLTM EVF LEVELER)를 10㎖/ℓ, 폴리머(롬 앤드 하스사제 상품명 : MICROFILLTM EVF C2)를 20㎖/ℓ 함유하는 도금액을 사용했다.
상기 조건에 따라 도금막을 형성한 이후에, 제 1 전극(13)에 대향하는 워크피스(12)의 제 1 주면(121)에 조화면이 형성되었고, 제 2 전극(14)에 대향하는 워크피스(12)의 제 2 주면(122)에 평활면이 형성되었다는 것이 확인되었다.
형성된 도금막들의 표면들에 대하여, SEM(scanning electron microscope)(JEOL 사제, 타입 번호: JSM-5600LV)을 사용하여 관찰을 행했다. 도 4의 (A) 및 (B)는 SEM 화상들을 나타낸 도면들이다. 또한, SEM의 관찰은, 각 주면의 중앙부에서 행해졌다.
도 4의 (A)는 워크피스(12)의 제 1 주면(121)에 형성된 도금막의 SEM 화상을 나타낸다. 도 4의 (A)에서, 미세한 파티클들이 표면에 형성되어 그 표면이 조면화되어 있는 것을 확인할 수 있다. 도 4의 (B)는 워크피스(12)의 제 2 주면(122)에 형성된 도금막의 SEM 화상을 나타낸다. 도 4의 (B)에서는, 도 4의 (A)에 나타낸 도금막과는 달리, 그 표면이 평활화되어 있는 것을 알 수 있다.
형성된 도금막들의 표면들이, AFM(atomic force microscope)(세이코인스트루 가부시키가이샤제, 타입 번호 : Nano Navi Nanocute)에 의해 관찰되었다. 도 5의 (A) 및 (B)는 AFM 화상들을 나타낸 도면들이다. 표 1에는 조도(roughness) 측정 결과가 나타나 있다.
[표 1]
Figure pat00001
도 5의 (A)는 워크피스(12)의 제 1 주면(121)에 형성된 도금막의 AFM 화상을 나타낸다. 도 5의 (B)는 워크피스(12)의 제 2 주면(122)에 형성된 도금막의 AFM 화상을 나타낸다. 도 5의 (A) 및 (B)에 나타낸 화상으로부터 제 1 주면(121)에 형성된 도금막은 조화면을 갖고, 제 2 주면(122)에 형성된 도금막은 평활면을 갖는다는 것을 확인할 수 있다.
이것은, 표 1 중, 조화 도금면으로 확인된 워크피스(12)의 제 1 주면(121)에 형성된 도금막측이, 평활면을 갖는 것으로 확인된 워크피스(12)의 제 2 주면(122)에 형성된 도금막측보다도, 산술 평균 거칠기 Sa, 최대 높이 P-V, 표면적율 Sratio의 전부에 있어서 높게 되어 있는 것으로부터도 확인할 수 있다.
(제 2 실시예)
또한, 워크피스(12)가 리드 프레임으로서 사용되는 경우, 리드 프레임의 표면의 와이어 본딩을 위해 사용되는 부분에 은 도금이 수행되었다. 이 때, 은 도금막에는 산화막이 형성되어 있지 않기 때문에, 은 도금막과 수지의 밀착성이 양호하지 못한 문제가 있을 수 있다. 따라서, 수지와의 밀착성을 증대시키기 위해 은 도금막의 표면을 조면화하는 것이 더 좋을 수 있다. 그러므로, 은 도금막이 조화면을 갖는 도금막에 형성(워크피스(12)의 제 1 주면(121)에 형성)되었다. 그 후에, 조도를 측정하였다.
이때, 은 도금은 시안화은(silver cyanide)을 함유하는 도금액과 펄스 전원을 사용하여 수행되었다.
또한, 비교를 위해, 조화면 또는 평활면을 갖는 도금막 없이, 워크피스(12)의 표면 상에 직접 은 도금막을 형성하고, 조도를 측정하였다. 이 때, 은 도금은 조화면을 갖는 도금막에 형성된(워크피스(12)의 제 1 주면(121)에 형성된) 것과 동일한 방식으로 수행되었다.
조도의 측정은 레이저 현미경(올림푸스 가부시키가이샤, 타입 번호: OLS4000)을 사용하여 행했다. 조도 측정 결과가 표 2에 나타나 있다.
[표 2]
Figure pat00002
표 2에 나타낸 바와 같이, 워크피스(12)에 직접 형성된 은 도금막에 비해, 조화면을 갖는 도금막에 형성된(워크피스(12)의 제 1 주면(121)에 형성된) 은 도금막쪽이 표면이 더 거칠어져 있음을 확인하였다.
상기 결과로부터, 조화면을 갖는 도금막에 은 도금막이 형성된 경우에도, 조화면을 갖는 도금막의 영향에 의하여, 은 도금막의 표면도 조면화될 수 있다는 것이 확인되었다. 이 때문에, 본 실시형태의 방법에 의해 형성된 조화면을 갖는 도금막에 다른 도금막을 형성한 경우에도, 양호한 밀착성을 유지할 수 있다는 것이 확인되었다.
(제 3 실시예)
본 실시예에서 사용한 구리 합금 C194는 일반적으로 리드 프레임 등의 용도로 사용된다. 구리 합금 C194의 표면에 구리 산화막이 형성되고, 공기 중에서 가열될 시에, 또는 시간 경과 시에, 구리 산화막이 벗겨지는 경우가 있을 수 있다. 이러한 구리 산화막의 벗겨짐이 억제될 수 있는지를 확인하였다.
구체적으로는, 실시예 1에서 얻어진 샘플(제 1 주면(121) 및 제 2 주면(122)에 조화면 및 평활면을 갖는 도금막들이 형성된 워크피스(12))에 대하여 공기 중, 300℃에서 15분간 가열을 행하였다. 가열 후, 냉각을 거쳐, 제 1 주면(121) 및 제 2 주면(122)의 도금막 상에 각각 테이프(3M 사제, 상품명 : 스카치(등록상표) 멘딩 테이프 810)를 붙이고, 이것을 벗겨내었다. 그 후에, 제 1 주면(121) 및 제 2 주면(122)에 각각 형성된 산화막들 모두에 대하여 산화막들이 제거되었는지의 여부를 확인하였다.
또한, 비교를 위해, 조화면이나 평활면을 갖는 도금막 없이, 즉, 구리 합금판 상에 도금막들을 형성하기 이전에 워크피스(12)에 대하여 동일한 테스트를 수행하였다. 표 3에서, "도금막 없음"은 그 결과를 나타낸다.
표 3에서, 산화막이 제거된 경우, 그 결과는 "불량"으로 나타났으며, 산화막이 제거되지 않은 경우, 그 결과는 "양호"로 나타났다.
[표 3]
Figure pat00003
표 3에 나타난 바와 같이, 도금막이 없는 샘플에 있어서는, 산화막이 제거되었다. 한편, 도금막들이 형성된 워크피스(12)에 있어서는, 그 표면이 조화면이든 평활면이든 관계없이, 산화막이 제거되지 않았다.
도금막 제조 방법의 바람직한 실시형태를 구체적으로 예시하고 기술하였지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 일탈함 없이 사소한 변형들이 이루어질 수 있음이 이해될 것이다.
본 발명은 구체적으로 개시된 실시형태들에 한정되지 않으며, 본 발명의 사상 및 범위로부터 일탈하지 않는 범위 내에서 다수의 변형 및 변경이 이루어질 수 있다.
12 : 워크피스
121 : 제 1 주면
122 : 제 2 주면
13, 14 : 전극
15 : 극성 반전 전원
16 : 직류 전원

Claims (10)

  1. 워크피스의 제 1 주면(main surface)과, 상기 제 1 주면의 반대측인 제 2 주면에 각각 도금막(plating film)을 제조하는 방법으로서,
    극성 반전 전원(periodic reverse current power source)과 직류 전원을 마련하는 단계;
    도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 1 주면에 대향하는 제 1 전극 사이에 상기 극성 반전 전원에 의해 소정 타이밍에서 전류 방향을 주기적으로 역방향으로 변화하는 전류를 제공하는 단계; 및
    상기 도금액 내에서, 상기 워크피스와, 상기 워크피스의 제 2 주면에 대향하는 제 2 전극 사이에 상기 직류 전원에 의해 직류 전류를 제공하는 단계를 포함하고,
    상기 극성 반전 전원에 의해 상기 전류를 제공하는 것과, 상기 직류 전원에 의해 상기 직류 전류를 제공하는 것은 상기 제 1 주면과 상기 제 2 주면 상에서 각각 도금막이 형성되도록 동시에 수행되는, 도금막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 직류 전류는 상기 워크피스가 음극이 되도록 상기 직류 전원에 의해 제공되는, 도금막의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 워크피스의 측면 부분에도 도금막이 형성되는, 도금막의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 워크피스는 리드 프레임(lead frame)인, 도금막의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 도금액은 상기 직류 전류에 의해 조화 도금막(rough plating film)이 형성되는 특성을 갖고,
    상기 워크피스의 제 1 주면에서는 평활 도금막(smooth plating film)이 석출되고, 또한
    상기 워크피스의 제 2 주면에서는 조화 도금막이 석출되는, 도금막의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 도금액은 상기 직류 전류에 의해 평활 도금막이 형성되는 특성을 갖고,
    상기 워크피스의 제 1 주면에서는 조화 도금막이 석출되고, 또한
    상기 워크피스의 제 2 주면에서는 평활 도금막이 석출되는, 도금막의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 워크피스의 측면 부분에는 조화 도금막이 형성되는, 도금막의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 워크피스의 측면 부분에는, 조화 도금막과 평활 도금막 모두가 혼재하여(mixed manner) 형성되는, 도금막의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    조화 도금막과 평활 도금막 중의 한쪽이 상기 도금액의 특성에 따라 상기 직류 전류에 의해 상기 워크피스의 제 2 주면에 형성되고,
    상기 조화 도금막과 상기 평활 도금막 중의 다른쪽이 상기 소정 타이밍에서 전류 방향을 주기적으로 역방향으로 변화하는 전류에 의해 상기 워크피스의 제 1 주면에 형성되는, 도금막의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 소정 타이밍에서 전류 방향을 주기적으로 역방향으로 변화하는 전류를 제공할 시에, 상기 전류의 극성(polarity)이 주기적으로 변화하는, 도금막의 제조 방법.
KR1020140057115A 2013-05-14 2014-05-13 도금막의 제조 방법 Active KR102102263B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-102470 2013-05-14
JP2013102470A JP6093646B2 (ja) 2013-05-14 2013-05-14 めっき膜の製造方法

Publications (2)

Publication Number Publication Date
KR20140135108A true KR20140135108A (ko) 2014-11-25
KR102102263B1 KR102102263B1 (ko) 2020-04-20

Family

ID=51878578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140057115A Active KR102102263B1 (ko) 2013-05-14 2014-05-13 도금막의 제조 방법

Country Status (5)

Country Link
JP (1) JP6093646B2 (ko)
KR (1) KR102102263B1 (ko)
CN (1) CN104152959B (ko)
MY (1) MY194185A (ko)
TW (1) TWI627315B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6685112B2 (ja) * 2015-11-18 2020-04-22 株式会社三井ハイテック リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法
JP6905031B2 (ja) * 2016-02-17 2021-07-21 株式会社三井ハイテック リードフレーム及び半導体パッケージ
JP6621681B2 (ja) * 2016-02-17 2019-12-18 株式会社三井ハイテック リードフレーム及びその製造方法、並びに半導体パッケージ
JP6782116B2 (ja) * 2016-08-02 2020-11-11 古河電気工業株式会社 銀被覆材料
CN109468670B (zh) * 2018-11-16 2021-03-26 中山品高电子材料有限公司 引线框架电镀铜层的方法
CN112331566B (zh) * 2020-11-02 2024-09-27 昆山一鼎工业科技有限公司 引线框架表面粗糙度的制造设备及制造方法
CN120569519A (zh) * 2023-01-19 2025-08-29 奥野制药工业株式会社 铜皮膜

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000068857A (ko) * 1997-08-29 2000-11-25 크룸 마크 에이. 구리 와이어 제조방법
JP2008223063A (ja) 2007-03-09 2008-09-25 Furukawa Electric Co Ltd:The 粗化圧延銅板およびその製造方法
KR100950442B1 (ko) * 2009-05-13 2010-04-02 주식회사 모아기술 고주파펄스를 이용한 알루미늄소재의 항균성 표면처리방법
KR20100066988A (ko) * 2008-12-10 2010-06-18 삼성테크윈 주식회사 전자회로기판의 균일 도금 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3690603B2 (ja) * 2002-11-28 2005-08-31 株式会社中央製作所 連続式めっきの電流制御方法
CN2587889Y (zh) * 2002-12-11 2003-11-26 吕明 制造高孔隙率金属带材的电沉积设备
JP2005097721A (ja) * 2003-08-27 2005-04-14 Yamaha Corp 両面メッキ装置および両面メッキ方法
CN2712947Y (zh) * 2004-07-20 2005-07-27 戴其金 一种双阳极电镀槽
CN102337578B (zh) * 2010-07-19 2014-04-02 北大方正集团有限公司 一种双面电镀槽、板件及电镀方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000068857A (ko) * 1997-08-29 2000-11-25 크룸 마크 에이. 구리 와이어 제조방법
JP2008223063A (ja) 2007-03-09 2008-09-25 Furukawa Electric Co Ltd:The 粗化圧延銅板およびその製造方法
KR20100066988A (ko) * 2008-12-10 2010-06-18 삼성테크윈 주식회사 전자회로기판의 균일 도금 방법
KR100950442B1 (ko) * 2009-05-13 2010-04-02 주식회사 모아기술 고주파펄스를 이용한 알루미늄소재의 항균성 표면처리방법

Also Published As

Publication number Publication date
MY194185A (en) 2022-11-17
JP6093646B2 (ja) 2017-03-08
TWI627315B (zh) 2018-06-21
KR102102263B1 (ko) 2020-04-20
TW201500599A (zh) 2015-01-01
JP2014221941A (ja) 2014-11-27
CN104152959A (zh) 2014-11-19
CN104152959B (zh) 2018-11-13

Similar Documents

Publication Publication Date Title
KR102102263B1 (ko) 도금막의 제조 방법
TWI796386B (zh) 導線架、半導體裝置和製造導線架的方法
JP2020155748A (ja) リードフレーム
CN108026657B (zh) 引线框材料及其制造方法
CN108352376B (zh) 引线框架、引线框架封装、以及它们的制造方法
JP3916586B2 (ja) リードフレームのめっき方法
JPH09148508A (ja) 半導体装置用リードフレーム及びこれを用いた樹脂封止型半導体装置
JP5766318B2 (ja) リードフレーム
CN112912546B (zh) 导电性材料、成型品以及电子部件
JP2014123760A5 (ko)
JP2009235579A (ja) リードフレーム
KR102497060B1 (ko) 도전성 재료, 성형품 및 전자 부품
JP2019204913A (ja) リードフレーム及びその製造方法
TW506100B (en) Plating method
JPH0553879B2 (ko)
JP7796391B2 (ja) 銅皮膜
JP5508329B2 (ja) リードフレーム
JP4704313B2 (ja) リードフレームのめっき方法
JP6438643B2 (ja) 電極部材およびその製造方法
JPH0455340B2 (ko)
JPS59228315A (ja) 部分銀リ−ドフレ−ムの製造方法
JPH024984A (ja) 錫ウィスカーの発生を防止した錫又は錫合金めっき物の製法
JPH0310094A (ja) 銀めっき液及び銀めっき方法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

A201 Request for examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 7