KR20160029005A - III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들 - Google Patents

III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들 Download PDF

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Abstract

제1 결정 방향을 갖는 기판 상의 절연층 위에 걸쳐 있는 핀이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 변경된다. 디바이스 층은 제2 결정 방향을 따라 정렬되는 핀의 면 위에 피착된다.

Description

III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들{NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY}
본 명세서에서 기술되는 실시예들은 전자 디바이스 제조 분야와 관련되고, 특히 III-V족 재료 기반 디바이스들의 제조와 관련된다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터들을 가진 SoC(system-on-chip) 고 전압 및 RF(radio frequency) 디바이스들에 대해 <100> 결정 방향(crystal orientation)("Si (100)")을 따라 정렬된 실리콘("Si") 기판 상에 III-V족 재료를 집적하고자 할 때, III-V족 재료와 실리콘의 닮지 않은 격자 특성들 때문에 매우 도전적인 과제들이 발생한다. 전형적으로, III-V족 재료가 실리콘("Si") 기판 상에서 성장될 때, 결함들이 III-V족 재료와 실리콘 사이의 격자 부정합 때문에 발생한다. 이들 결함들은 III-V족 재료에서 캐리어들(예를 들어, 전자들, 정공들, 또는 둘 모두)의 이동도를 감소시킬 수 있다.
최근에, Si (100) 웨이퍼 상의 GaN(또는 임의의 다른 III-N 재료)의 집적화는 디바이스층들의 성장을 위한 충분히 낮은 결함 밀도 층을 제공하기 위해 두꺼운 완충 층(buffer layer)들(> 1.5 um)의 사용과 2-8°미스컷 각도(miscut angle)에 의한 Si (100) 웨이퍼의 미스컷의 개시를 수반한다. 전형적으로, Si (100) 웨이퍼 상의 GaN(또는 임의의 다른 III-N 재료)의 집적화는 블랭킷 에피택셜 성장 공정을 수반한다.
갈륨 질화물("GaN")과 Si (100) 사이의 큰 격자 부정합(약 42%)은 GaN이 Si (100) 기판 상에 성장될 때 디바이스 제조에 사용될 수 없는 수많은 바람직하지 않은 결함들의 생성을 야기한다. 그에 따라, III-V족 재료들과 Si 사이의 큰 격자 부정합은 디바이스 제조에 있어서 Si (100) 기판 상의 III-V족 재료의 에피택셜 성장에 대한 큰 도전 과제를 제기한다.
게다가, GaN에 대한 종래의 높은 성장 온도들과 조합된 GaN과 Si 사이의 큰 열적 불일치(약 116%)는 에피택셜 층들 상의 표면 균열들의 형성을 초래하고, 그에 의해 이들이 디바이스 제조에 대해 부적절하게 되도록 만든다.
도 1은 일 실시예에 따른 전자 디바이스 구조의 단면도를 보여준다.
도 2는 일 실시예에 따라 미리 정해진 결정 방향을 따라 정렬되는 기판 상에 핀들이 형성된 후의 도 1과 유사한 뷰이다.
도 3은 일 실시예에 따라 절연층이 핀들 사이의 기판(101) 상에 피착되고, 또한 하드 마스크가 제거된 후의 도 2와 유사한 뷰이다.
도 4는 일 실시예에 따라 도 3에 도시된 전자 디바이스 구조의 일부의 단면도이다.
도 5는 일 실시예에 따라 제2 결정 방향에 대응하는 제2 결정면을 따라 정렬되는 면을 노출시키기 위해 기판 상의 절연층 위의 핀을 변경(modifying)하는 것을 도해하는 도 4와 유사한 뷰이다.
도 6은 일 실시예에 따라 핀이 변경된 후의 도 5와 유사한 뷰이다.
도 7은 또 다른 실시예에 따라 절연층이 핀들 사이의 기판 상에 피착되고, 또한 하드 마스크가 제거된 후의 도 2에 도시된 전자 디바이스 구조의 일부의 단면도이다.
도 8은 또 다른 실시예에 따라 핀이 이방성으로 에칭된 후의 도 7과 유사한 뷰이다.
도 9는 일 실시예에 따라 절연층이 리세스된 후의 도 8과 유사한 뷰이다.
도 10은 일 실시예에 따라 도 6에 묘사된 대로의 핀을 갖는 전자 디바이스 구조의 사시도이다.
도 11은 일 실시예에 따라 도 9에 묘사된 대로의 핀을 갖는 전자 디바이스 구조의 사시도이다.
도 12는 일 실시예에 따라 도 8에 묘사된 대로의 핀을 갖는 전자 디바이스 구조의 사시도이다.
도 13은 일 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층(polarization inducing layer)이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도이다.
도 14는 일 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 9와 유사한 단면도이다.
도 15는 도 16에 묘사된 대로의 전자 디바이스 구조의 사시도이다.
도 16은 또 다른 실시예에 따라, 디바이스 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도이다.
도 17은 또 다른 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도이다.
도 18aa, 18ab 및 18ac는 본 명세서에서 기술되는 바와 같은 구조들의 실시예들의 "XSEM"(cross sectional scanning electron microscope) 사진들을 보여준다.
도 18ba, 18bb, 및 18bc는 핀들이 일 실시예에 따라 동일 시간 동안 TMAH 용액에서 에칭된 후에, 상이한 치수들을 갖는 핀들을 묘사하는 사진들을 보여준다.
도 19는 일 실시예에 따라 고온 어닐링에 의한 핀들의 새 형상을 보여주는 사진(1901)의 뷰(1900)이다.
도 20a, 20b, 21a, 및 21b는 실시예에 따라 Si (111)과 유사한 평면들 상에서의 III-N 재료 층들의 성장을 도해한다.
도 22는 일 실시예에 따른 컴퓨팅 디바이스를 도해한다.
후술하는 설명에서, 본 명세서에 기술되는 실시예들 중 하나 이상의 철저한이해를 도모하기 위해 요소들의 특정 재료, 치수 등과 같은 수많은 상세 내용들이 제시된다. 그러나, 통상의 기술자에게는 본 명세서에 기술되는 하나 이상의 실시예들이 이러한 구체적인 상세 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 사례들에서는, 반도체 제조 공정, 기술, 재료, 장비 등은 본 설명을 불필요하게 모호하게 하는 것을 회피하기 위해 아주 상세하게 설명되지는 않았다.
소정의 예시적 실시예들이 첨부 도면들에서 기술되고 도시되었지만, 그러한 실시예들이 제한이 아닌 예시일 뿐이며, 통상의 기술자들에 의한 수정이 이뤄질 수 있으므로 이 실시예들이 도시되고 기술된 특정 구성 및 배열로 국한되지 않는다는 것을 이해하여야 한다.
본 명세서 전체에 걸쳐서 "일 실시예", "또 다른 실시예", 또는 "실시예"라는 언급은 이 실시예와 관련하여 기술되는 특정의 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐서 여러 곳에서 "일 실시예" 또는 "실시예"와 같은 문구들이 등장하는 것은 반드시 모두가 동일 실시예를 가리키는 것은 아니다. 더욱이, 특정의 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
또한, 창의적 양태들이 단일 개시된 실시예의 모든 특징들보다 적은 것에 존재한다. 따라서, 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명시적으로 통합되고, 각각의 청구항은 별개의 실시예로서 그 자체로 성립한다. 예시적 실시예들이 본 명세서에서 기술되기는 하였지만, 통상의 기술자는 이들 예시적 실시예들이 본 명세서에서 기술되는 대로의 수정과 변경을 가지고 실행될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한적이라기보다는 예시적인 것으로 간주되어야 할 것이다.
전자 디바이스를 제조하기 위한 방법들과 장치들이 본 명세서에서 기술된다. 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀은 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 변경된다. 디바이스 층은 제2 결정 방향을 따라 정렬되는 핀의 면 위에 피착된다. 적어도 몇몇 실시예들에서, 기판은 실리콘을 포함하고, 디바이스 층은 III-V족 재료를 포함한다. 일반적으로, III-V족 재료는 주기율표의 III족 원소들, 예를 들어 알루미늄("Al"), 갈륨("Ga"), 인듐("In") 중 적어도 하나, 및 주기율표의 V족 원소들, 예를 들어 질소("N"), 인("P"), 비소("As"), 안티몬("Sb") 중 적어도 하나를 포함하는 화합물 반도체 재료를 지칭한다
실시예에서, Si (100) 웨이퍼 상의 <111> 결정 방향("111) 평면들")을 따라 정렬되는 노출된 면들을 가진 Si 나노핀들을 형성하는 방법이 기술된다. 노출된 (111) 평면들을 가진 Si 나노핀들(나노피처들)은 III-V(예를 들어, III-질화물("N")) 에피택셜 층들의 에피택셜 성장을 위한 우수한 템플릿들을 제공한다. 일반적으로, III-N 에피택셜 층들은 Si (100)보다 Si (111)에 대한 더 작은 격자 부정합을 갖는다. 예를 들어, Si (100) 상의 GaN은 40%인 반면, Si (111) 상의 GaN은 ~ 17%의 격자 부정합을 갖는다. Si (111) 격자 유닛 셀은 6방정계 대칭성을 가지고 있고, 그러므로 6방정계 결정 구조를 또한 갖는 III-N 재료 성장에 적합하다. 이것은 입방정계 격자 구조를 갖는 Si (100)과 대립되는 것이고, 그러므로 6방정계 GaN 결정들을 성장시키는 것은 입방정계 Si (100) 유닛 셀들 상에서 6방정계 GaN 결정들의 방향을 정해야 한다는 문제를 초래할 수 있다.
본 명세서에서 기술되는 적어도 몇몇 실시예들은 Si (100) 상에서의 (111) Si 나노피처들의 생성을 제안하고, 그에 의해 Si 나노템플릿들 상에서의 III-N 재료들의 향상된 에피택시를 가능하게 한다. 나노템플릿들은 에피택셜 성장 동안 자유 표면 완화(free surface relaxation)의 유용성들의 활용을 가능하게 하고, 핀 유사 치수는 완충 층들의 사용 및 실리콘 (100) 상의 III-V족 재료들의 결함 밀도의 축소 없이도 III-N 재료의 집적화로 인도할 수 있는 기판 순응성(substrate compliance)을 이끌어낸다. 부모 웨이퍼가 여전히 Si (100)이므로, Si (100) 상에서의 (111) Si 나노피처들의 생성은 SoC 응용들 및 기타 전자 디바이스 시스템들 모두에 대해 큰 사이즈의 Si (100) 웨이퍼들 상에서의 III-N의 집적화를 가능하게 한다.
도 1은 일 실시예에 따른 전자 디바이스 구조의 단면도(100)를 보여준다. 전자 디바이스 구조는 기판(101)을 포함한다. 실시예에서, 기판(101)은 미리 정해진 결정 방향을 따라 정렬되는 상위면(103)을 갖는 기판이다.
일반적으로, 결정학 상 방향은 결정의 노드들(예를 들어, 원자들, 이온들 또는 분자들)을 연결하는 방향을 지칭한다. 결정학 상 평면은 전형적으로 결정의 결정학 상 방향을 따라 노드들(예를 들어, 원자들, 이온들 또는 분자들)을 연결하는 평면을 지칭한다. 일반적으로, 전자 디바이스 제조의 통상의 기술자에게 공지된 것처럼, 결정학 상 방향들과 결정학 상 평면들은 밀러 지수들(예를 들어, <100>, <111>, <110>, 및 다른 밀러 지수들)에 의해 정의된다. 전형적으로, 결정의 몇몇 방향들 및 평면들은 결정의 다른 방향들 및 평면들보다 더 높은 밀도의 노드들을 갖는다.
실시예에서, 기판(101)은 반도체 재료, 예를 들어, 단결정질 실리콘("Si"), 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V족 재료 기반 재료 예로 갈륨 비소("GaAs"), 또는 미리 정해진 결정 방향을 따라 정렬되는 상위면을 갖는 이것들의 임의의 조합을 포함한다. 일 실시예에서, 기판(101)은 집적 회로들을 위한 금속화 상호접속부 층들을 포함한다. 적어도 몇몇 실시예들에서, 기판(101)은 전자 디바이스들, 예를 들어 트랜지스터들, 메모리들, 커패시터들, 저항들, 광전자 디바이스들, 스위치들, 및 전기적 절연층, 예를 들어 층간 유전체, 트렌치 절연층, 또는 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 임의의 다른 절연층에 의해 분리되는 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 몇몇 실시예들에서, 기판(101)은 상호접속부들, 예를 들어 금속화 층들을 접속시키도록 구성되는 비아들을 포함한다.
실시예에서, 기판(101)은 벌크 하위 기판, 중간 절연층, 및 미리 정해진 결정 방향, 예를 들어 <100> 결정 방향을 따라 정렬되는 상위 단결정질 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상위 단결정질 층은 앞에서 나열된 임의의 재료, 예를 들어 실리콘을 포함할 수 있다.
실시예에서, 기판(101)은 <100> 결정 방향("Si (100)")을 따라 정렬되는 실리콘 기판이다.
도 2는 일 실시예에 따라 미리 정해진 결정 방향을 따라 정렬되는 기판 상에 핀들이 형성된 후의 도 1과 유사한 뷰(200)이다. 도 2에 도시된 바와 같이, 핀(103)과 같은 핀들은 기판(101) 상에 형성된다. 도 2에 도시된 바와 같이, 패터닝된 하드 마스크(102)가 기판(101) 상에 피착된다. 하드 마스크(102)는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 패터닝 및 에칭 기술들 중 하나를 이용하여 기판(101) 상에 형성될 수 있다. 실시예에서, 하드 마스크(102)에 의해 도포되지 않은 기판(101)의 부분들은 핀(103)과 같은 핀들을 형성하도록 미리 정해진 깊이까지 에칭된다. 도 2에 도시된 바와 같이, 각각의 핀들(103)은 상위면 및 상위면에 인접한 2개의 대향 측벽을 갖는다. 하드 마스크(102)는 각각의 핀들의 상위면 상에 있다. 도 2에 도시된 바와 같이, 핀들은 소정 거리만큼 기판(101) 상의 다른 것으로부터 분리된다. 실시예에서, 기판(101) 상의 핀들(103) 사이의 거리는 적어도 100 nm이고, 더 특정적으로는 적어도 200 nm이다. 실시예에서, 기판(101) 상의 핀들(103) 사이의 거리는 대략 약 30 nm 내지 약 300 nm 범위에 있다.
도 3은 일 실시예에 따라 절연층이 핀들 사이의 기판(101) 상에 피착되고, 또한 하드 마스크가 제거된 후의 도 2와 유사한 뷰(300)이다. 절연층(104)은 도 3에 도시된 바와 같이 핀들(103) 사이에 피착된다. 절연층(104)은 인접 디바이스들을 절연시키고 누설을 방지하는 데에 적합한 임의의 재료일 수 있다. 일 실시예에서, 전기적 절연층(104)은 산화물 층, 예를 들어 실리콘 이산화물, 또는 전자 디바이스 설계에 의해 결정되는 임의의 다른 전기적 절연층이다. 일 실시예에서, 절연층(104)은 층간 유전체(ILD), 예를 들어 실리콘 이산화물을 포함한다. 일 실시예에서, 절연층(102)은 폴리이미드, 에폭시, 벤조사이클로부텐(BCB) 및 WPR계 재료들과 같은 광 정의가능 재료들(photodefinable materials), 또는 스핀 온 글라스(spin-on-glass)를 포함할 수 있다. 일 실시예에서, 절연층(104)은 저 유전율(low-k) ILD 층이다. 전형적으로, low-k는 실리콘 이산화물의 유전율보다 더 낮은 유전 상수(유전율 k)를 갖는 유전체들을 지칭한다.
일 실시예에서, 절연층(104)은 기판(101) 상에서 어느 한 핀을 다른 핀들로부터 격리하는 필드 격리 영역들(field isolation regions)을 제공하기 위한 STI(shallow trench isolation) 층이다. 일 실시예에서, 절연층(104)의 두께는 대략 500 옹스트롬(Å) 내지 10,000Å 범위에 있다. 절연층(104)은 CVD(chemical vapour deposition), 및 PVD(physical vapour deposition)과 같은 것이지만 이것들에만 한정되지는 않는, 전자 디바이스 제조 기술 분야의 통상의 기술자에게 알려진 임의의 기술을 이용하여 블랭킷 피착될 수 있고, 이후 절연층(104) 및 하드 마스크(102)를 제거하여 핀들을 노출시키기 위해 연마된다. 하드 마스크 층은 전자 디바이스 제조의 통상의 기술자에게 공지된 CMP(chemical-mechanical planarization)와 같은 연마 공정에 의해 핀(103)의 상부로부터 제거될 수 있다. 실시예에서, 핀들(103) 사이의 절연층(104)은, 전자 디바이스 제조분야의 통상의 기술자에게 공지된 에칭 기술들 중 하나를 이용하여, 예를 들어 디바이스 설계에 의해 결정된 깊이까지 아래로 리세싱된다.
도 4는 일 실시예에 따라 도 3에 도시된 전자 디바이스 구조의 일부의 단면도(400)이다. 핀(103)은 기판(101) 상의 절연층(104) 위에 형성된다. 도 4에 도시된 바와 같이, 핀(103)은 상위면(107), 측벽(106) 및 측벽(108)을 갖는다. 절연층(104)은 상위면(107)으로부터 아래로 깊이(108)까지 리세싱된다. 일 실시예에서, 절연층(104)은, 습식 에칭, 및 기판(101) 상의 핀에 대한 실질적으로 높은 선택도를 갖는 화학 반응을 가진 건식 에칭과 같은 것이지만 이것들로만 제한되지는 않는, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 선택적 에칭 기술을 이용하여 핀(103)을 원래대로 남겨두면서 리세싱된다. 이는 화학 반응이 기판(101)의 핀이 아니라 절연층(104)을 주로 에칭한다는 것을 의미한다. 일 실시예에서, 핀에 대한 절연층(104)의 에칭 속도의 비는 적어도 10:1 이다. 실시예에서, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 것처럼, 실리콘 산화물로 된 절연층(104)은 플루오르화수소산("HF") 용액을 이용하여 선택적으로 에칭된다.
도 4에 도시된 바와 같이, 절연층(104)은 절연층(104)의 상위면에 상대적인 핀(103)의 높이("Hsi")를 정의하는 깊이(120)까지 아래로 리세싱된다. 핀(103)의 높이(120)와 폭("Wsi")(121)은 전형적으로 설계에 의해 결정된다. 실시예에서, 절연층(104)의 상위면에 상대적인 핀(103)의 높이(120)는 약 10 nm 내지 약 200 nm이고, 핀(109)의 폭은 약 5 nm 내지 약 100 nm이다. 실시예에서, 절연층(104)의 상위면에 상대적인 핀(103)의 높이(120)는 약 10 nm 내지 약 80 nm이다. 실시예에서, 핀(109)의 폭은 약 10 nm 내지 약 100 nm이다. 실시예에서, 핀의 폭(121)은 핀의 높이(120)보다 작다. 핀(103)은 기판(101)의 제1 결정 방향에 대응하는 제1 결정면을 따라 정렬되는 상위면(107)을 갖는다. 제1 결정면은 임의의 결정면, 예를 들어 100, 110, 111, 또는 임의의 다른 결정면일 수 있다. 실시예에서, 핀의 측벽들(106 및 108)은 <110> 결정 방향에 대응하는 결정면(110)을 따라 정렬되고, 핀의 상위면(107)은 <100> 결정 방향에 대응하는 결정면(100)을 따라 정렬된다. 기타 실시예들에서, 측벽들(106 및 108)은 기타 결정 방향들, 예를 들어 결정면(100)에 대응하는 기타 결정면들에 따라 정렬된다. 실시예에서, 핀(103)은 (100) 결정면을 따라 방향이 정해지는 초기 핀을 나타낸다.
도 5는 일 실시예에 따라 제2 결정 방향에 대응하는 제2 결정면을 따라 정렬되는 면을 노출시키기 위해 기판 상의 절연층 위의 핀을 변경하는 것을 도해하는 도 4와 유사한 뷰(500)이다. 제2 결정면은 임의의 결정면, 예를 들어 111, 110, 100, 또는 임의의 다른 결정면일 수 있다. 제1 결정면을 따라 정렬되는 핀은 많은 방법들을 이용하여 제2 결정면과 상이한 제2 결정면을 따라 정렬되는 면을 가진 나노템플릿들을 생성하기 위해 변경될 수 있다.
현장 외 형성(ex-situ formation)
실시예에서, 핀은 기판의 방향과는 상이한 결정 방향에 대응하는 결정면을 따라 정렬되는 면을 노출시키기 위해 에칭되었다. 실시예에서, 핀(103)은 기판(101)의 결정 방향(예를 들어, (100) 결정면)과 상이한 결정 방향(예를 들어, (111) 결정면)을 따라 정렬되는 면을 노출시키기 위해 이방성으로 에칭된다(105). 도 5에 도시된 바와 같이, (100) 결정면에 대응하는 상위면(107)은 (111) 평면에 대응하는 핀의 면을 노출시키기 위해 (110) 결정면에 대응하는 측벽들(108 및 106)보다 더 빨리 에칭된다. 실시예에서, 에칭 용액(예를 들어, 수산화 테트라메틸암모늄 ("TMAH"), 수산화 칼륨("KOH"), 수산화 암모늄("NH4OH"))은 (111) 결정면에 대응하는 핀의 면을 노출시키기 위해 이방성으로 Si 핀을 에칭하는데 사용된다. 실시예에서, Si 핀은 측벽들이 (110) 평면들이 되도록 방향이 정해진다. 비등방성 에칭(예로, TMAH, KOH, NH4OH 기반 용액을 사용함) 동안, (100) 평면은 전형적으로 에칭하기에 가장 빠른 것이다. 에칭은, 고 밀도의 원자 결합들 때문에, 명목상 (111) 평면 상에서 중단된다.
현장 형성(in-situ formation)
실시예에서, 핀은 기판의 방향과 상이한 결정 방향에 대응하는 결정면을 따라 정렬되는 면을 형성하기 위해 어닐링된다. 실시예에서, Si(111) 유사 평면들이 III-N 에피택셜 성장 전에 MOCVD 챔버에서 현장에서(in-situ) 형성된다. 고온 수소 가스("H2") 어닐링은 초기 Si 핀들로부터의 Si(111) 유사 평면들의 형성을 낳는다. 실시예에서, 수소는, Si 원자들이 (111) 평면을 따라 가장 강한 결합들을 형성하기 위해 움직이도록 야기하는 어닐링에 의해 Si (100) 핀의 면에 흡수된다. 실시예에서, 핀들은 GaN 성장 공정 동안 고온들(예로, 약 800 °C보다 높고, 더 특정하게는 약 1000°C보다 높음)을 겪고, Si 핀들로부터의 Si의 표면 리플로우는 (111) 유사 평면들을 가진 더 둥근 모양의 핀 템플릿을 낳는다. 실시예에서, (111) 면을 노출시키기 위해 (100) Si 핀들을 새 형상으로 하는 데에 사용되는 현장에서의 핀 리플로우 온도는 대략 약 30초 내지 약 600초의 시간 범위 동안 약 5 slm(standard liter per minute) 내지 약 100 slm의 수소("H2")의 플로우 하에서 대략 약 850°C 내지 약 1100 °C의 범위에 있다.
도 6은 일 실시예에 따라 초기 핀(103)이 변경된 후의 도 5와 유사한 뷰(600)이다. 실시예에서, 제1 결정 방향(예를 들어, (100) 결정면)에 대응하는 제1 결정면을 따라 초기에 정렬되는 핀(103)은 제2 결정 방향(예를 들어, (111) 결정면)에 대응하는 제2 결정면을 따라 정렬되는 면(126) 및 면(128)을 형성하기 위해 (예로, 이방성 에칭, 어닐링, 또는 둘 모두에 의해) 변경된다. 실시예에서, 핀(103)은 제2 결정면에 대응하는 면들(126 및 128)을 노출시키기 위해 변경된다. 도 6에 도시된 바와 같이, 변경 후의 제1 결정면에 대응하는 상위면(107)은 절연층(104)의 상위면 레벨에서의 핀(103)의 폭(129)보다 상당히 작게 된다.
실시예에서, 절연층(104) 위의 핀(103)의 부분(131)은 실질적으로 삼각형 형상("구조 A")을 갖는다. 도 6에 도시된 바와 같이, (100) 결정면에 대응하는 상위면(107)은 실질적으로 에칭되어 깍인다. (111) 결정면에 대응하는 면들(126 및 128)은 상위면 꼭지점(107)에서 서로 인접하여 삼각형 형상을 형성한다. 일반적으로, 변경된 핀의 최종 형상은 에칭 용액의 온도, 초기 핀 높이 HSi 및 폭 WSi, 핀의 초기 방향, 어닐링 온도, 또는 이것들의 임의의 조합에 의존하고, 또한 디바이스 설계에 의해 결정된다. 예를 들어, 구조 A는 초기 HSi가 핀의 초기 폭 WSi보다 더 크다면 획득될 수 있다.
실시예에서, 약 5초 내지 약 100 초의 시간 동안 약 30°C 내지 약 100°C 의 온도에서의 TMAH 습식 에칭 용액이 구조 A를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키도록 Si 핀을 비등방성으로 에칭하는데 사용된다. 실시예에서, 약 20°C 내지 약 80°C의 온도에서 및 약 30 초 내지 약 150 초의 시간 동안 KOH 용액과 NH4OH 용액 중 적어도 하나가 구조 A를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키도록 Si 핀을 이방성으로 에칭하는데 사용된다.
도 10은 일 실시예에 따라 도 6에 묘사된 대로의 핀을 갖는 전자 디바이스 구조의 사시도(1000)이다. 전자 디바이스 구조는 기판(101) 상의 절연층(104) 위에 걸쳐 있는 핀(103)과 같은 핀들을 갖는다. 전술한 바와 같이, 기판(101)은 제1 결정 방향(예를 들어, (100) 결정면)에 대응하는 제1 결정면을 따라 정렬된다. 전술한 바와 같이, 각각의 핀들(103)은 제2 결정 방향(예를 들어, (111) 결정면)에 대응하는 제2 결정면을 따라 정렬되는 면(126) 및 면(128)을 갖는다.
도 7은 또 다른 실시예에 따라 절연층(104)이 핀들 사이의 기판(101) 상에 피착되고, 또한 하드 마스크가 제거된 후의 도 2에 도시된 전자 디바이스 구조의 일부의 단면도(700)이다. 도 7에 도시된 바와 같이, 핀(103)의 상위면(107)은 기판(101) 상의 절연층(104)의 상위면(109)과 동일한 레벨에 있다. 절연층(104)은, CVD(chemical vapour deposition), 및 PVD(physical vapour deposition)과 같은 것이지만 이것들에만 한정되지는 않는, 전자 디바이스 제조 기술 분야의 통상의 기술자에게 알려진 임의의 기술을 이용하여 블랭킷 피착될 수 있고, 이후 절연층(104) 및 하드 마스크(102)를 제거하여 핀들의 상부면(107)을 노출시키기 위해 연마된다. 하드 마스크 층은 전자 디바이스 제조의 통상의 기술자에게 공지된 CMP(chemical-mechanical planarization)와 같은 연마 공정에 의해 핀(103)의 상부로부터 제거될 수 있다.
도 8은 또 다른 실시예에 따라 핀(103)이 이방성으로 에칭된 후의 도 7과 유사한 뷰(800)이다. 도 8에 도시된 바와 같이, 제1 결정 방향(예를 들어, (100) 결정면)에 대응하는 제1 결정면을 따라 초기에 정렬되는 핀(103)은 제2 결정 방향(예를 들어, (111) 결정면)에 대응하는 제2 결정면을 따라 정렬되는 면(112) 및 면(113)을 형성하기 위해 이방성 에칭에 의해 변경된다. 핀(103)은 제2 결정면에 대응하는 면들(112 및 113)을 노출시키기 위해 에칭된다. 도 8에 도시된 바와 같이, 비등방성 에칭은 (100) 결정면에 대응하는 상위면(107)을 에칭하는데 사용된다. 비등방성 에칭은 (111) 결정면에 대응하는 면들(112 및 113) 상에서 종결된다.
도 8에 도시된 바와 같이, 핀(103)의 상위 부분(134)은 V 형상("구조 B")을 갖는다. 도 8에 도시된 바와 같이, (100) 결정면에 대응하는 상위면(107)은 상당하게 에칭되어 깍여서, (111) 결정면에 대응하는 면들(132 및 133)이 기저부(135)에서 서로 인접하도록 한다.
실시예에서, 약 30 초 내지 약 150 초 동안 약 30°C 내지 약 100°C의 온도에서의 TMAH 습식 에칭 용액이 구조 B를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키기 위해 Si 핀을 비등방성으로 에칭하는 데에 사용된다. 실시예에서, 약 30 초 내지 약 150 초 동안 약 20°C 내지 약 80°C의 온도에서의 KOH 용액과 NH40H 용액 중 적어도 하나가 구조 B를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키기 위해 이방성으로 Si 핀을 에칭하는데 사용된다.
도 12는 일 실시예에 따라 도 8에 도시된 대로의 핀을 갖는 전자 디바이스 구조의 사시도(1200)이다. 전자 디바이스 구조는 기판(101) 상의 절연층(104) 위에걸쳐 있는 핀(103)을 갖는다. 기판(101)은 전술한 바와 같이, 제1 결정 방향(예로, (100) 결정면)에 대응하는 제1 결정면을 따라 정렬된다. 핀(103)은 전술한 대로, 제2 결정 방향(예로, (111) 결정면)에 대응하는 제2 결정면을 따라 정렬되는 면(113) 및 면(115)을 갖는다.
도 9는 일 실시예에 따라 절연층(104)이 리세스된 후의 도 8과 유사한 뷰(900)이다. 절연층(104)은 상위면으로부터 깊이(123)까지 아래로 리세싱된다. 일 실시예에서, 절연층(104)은 전술한 바와 같은 선택적 에칭 기술을 이용하여 핀(103)을 원래 상태로 남겨두면서 리세싱된다. 도 9에 도시된 바와 같이, 절연층(102)은 절연층(104)의 상위면에 상대적인 핀(103)의 높이("Hsi")를 정의하는 깊이(123)까지 아래로 리세싱된다. 핀(103)의 높이 Hsi와 폭("Wsi")은 전술한 대로 전형적으로 설계에 의해 결정된다. 실시예에서, 절연층(104)의 상위면에 상대적인 높이(123)는 약 10 nm 내지 약 200 nm에, 더 특정적으로는, 약 50nm에 있다.
도 9에 도시된 바와 같이, 핀(103)의 상위 부분(136)은 M 형상("구조 C")을 갖는다. 실시예에서, 부분(136)은 제3 결정 방향(예를 들어, (110) 결정면)에 대응하는 제3 결정면을 따라 정렬되는 측벽들(114 및 115)을 갖고, 제2 결정면(예를 들어, (111) 결정면)을 따라 정렬되는 면들(112 및 113)은 기저부(135)에서 서로 인접한다.
실시예에서, 약 30초 내지 약 150초 동안 약 30°C 내지 약 100°C의 온도에서의 TMAH 습식 에칭 용액이 구조 C를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키기 위해 Si 핀을 비등방성으로 에칭하는 데에 사용된다. 약 30초 내지 약 150초 동안 약 20°C 내지 약 80°C의 온도에서의 KOH 용액과 NH4OH 용액 중 적어도 하나가 구조 C를 생성하기 위해 (111) 결정면에 대응하는 핀의 면을 노출시키기 위해 이방성으로 Si 핀을 에칭하는데 사용된다.
도 11은 일 실시예에 따라 도 9에 묘사된 대로의 핀을 갖는 전자 디바이스 구조의 사시도(1100)이다. 전자 디바이스 구조는 기판(101) 상의 절연층(104) 위에걸쳐 있는 핀(103)을 갖는다. 기판(101)은 전술한 바와 같이, 제1 결정 방향(예로, (100) 결정면)에 대응하는 제1 결정면을 따라 정렬된다. 핀(103)은 전술한 대로, 제2 결정 방향(예로, (111) 결정면)에 대응하는 제2 결정면을 따라 정렬되는 면(113)과 면(115), 및 제3 결정 방향(예로, (110) 결정면)에 대응하는 제3 결정면을 따라 정렬되는 측벽들(114 및 115)을 갖는다.
도 18aa, 18ab 및 18ac는 실시예에 따라 전술한 구조들의 단면 주사 전자 현미경("XSEM") 사진들을 보여준다.
도 18aa은 일 실시예에 따른 현장 외 에칭에 의해 변경된 Si 핀을 도해하는 사진(1801)을 보여준다. Si 기판(100) 상의 절연층(STI) 위에 걸쳐 형성된 변경된 Si 핀은 Si 면들(111)을 노출시켰다. 변경된 Si 핀은, 전술한 바와 같이, 구조 A와 유사한 삼각형 형상을 갖는다.
도 18ab는 일 실시예에 따른 현장 외 에칭에 의해 변경된 Si 핀들을 도해하는 사진(1802)을 보여준다. Si 기판(100) 상의 절연층(STI)에 의해 둘러싸인 변경된 Si 핀들은 면들 Si(111)을 노출시켰다. 각각의 변경된 Si 핀들은 전술한 바와 같이 구조 B와 유사한 V 형상을 갖는다.
도 18ac는 일 실시예에 따른 현장 외 에칭에 의해 변경된 Si 핀들을 도해하는 사진(1802)을 보여준다. Si 기판(100) 상의 변경된 Si 핀들은 면들 Si(111)을 노출시켰다. 변경된 핀들은 기판 상의 절연층(STI)에 의해 분리된다. 실시예에서, 변경된 Si 핀은 전술한 바와 같이 구조 C와 유사한 형상에 기초하여 형성된다.
도 18ba, 18bb, 및 18bc는 핀들이 일 실시예에 따라 동일 시간 동안 TMAH 용액에서 에칭된 후에, 상이한 치수들을 갖는 핀들을 묘사하는 사진들(1821, 1822 및 1823)을 보여준다. 사진들(1821, 1822 및 1823)에 도시된 바와 같이, 초기 핀 폭과 높이에 의존하여, 핀의 최종 프로필이 변한다.
도 19는 일 실시예에 따라 고온 어닐링에 의한 핀들의 새 형상을 보여주는 사진(1901)의 뷰(1900)이다.
도 13은 일 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층(polarization inducing layer)이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도(1300)이다. 선택 사항인 핵형성/시드 층(201)은 면들(126 및 128) 상에 및 절연층(104)의 부분(212) 상에 피착된다. 디바이스 층(202)은 선택 사항인 핵형성/시드 층(201) 상에 및 절연층(104)의 부분(213) 상에 피착된다. 분극 유도 층(203)은 디바이스 층(202) 상에 및 절연층(104)의 부분(214) 상에 피착된다. 실시예에서, 분극 유도 층(203)은 디바이스 층(202)에서 2차원 전자 가스("2DEG")를 유발하기 위해 피착된다.
도 13에 도시된 바와 같이, 선택 사항인 핵형성/시드 층(201), 디바이스 층(202), 및 분극 유도 층(203)은 핀(103)의 면들(126 및 128)과 직교하는 방향들로 멀어지며 연장한다. 몇몇 실시예들에서, 선택 사항인 핵형성/시드 층(201), 디바이스 층(202), 및 분극 유도 층(203)은 핀(103)의 꼭지점 부분(211) 위에서 횡 방향으로 성장될 수 있다.
실시예에서, 노출된 면들(126 및 128)의 격자 파라미터와 선택 사항인 핵형성/시드 층(201)의 격자 파라미터 사이의 부정합이 감소된다. 선택 사항인 핵형성/시드 층(201)은, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 에피택셜 기법들, 예를 들어 CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 다른 에피택셜 성장 기법 중 하나를 이용하여 핀(103)의 면들(126 및 128) 상으로 선택적으로 피착될 수 있다. 실시예에서, 알루미늄 질화물("AlN")로 된 선택 사항인 핵형성/시드 층은 약 2 nm 내지 약 25 nm의 두께로 실리콘 핀의 (111) 면들 상으로 피착된다.
기타 실시예에서, 디바이스 층(202)은 직접적으로 핀의 면들(126 및 128) 상으로 피착된다. 실시예에서, 노출된 면들(126 및 128)의 격자 파라미터와 디바이스 층(202)의 격자 파라미터 사이의 부정압은 실질적으로 감소된다.
실시예에서, 디바이스 층(202)은 III-V족 재료를 포함한다. 일 실시예에서, 디바이스 층(202)은 III-N 재료를 포함한다. 실시예에서, 디바이스 층(202)은 GaN, InGaN, 임의의 다른 III-N 재료, 임의의 다른 III-V족 재료, 또는 이것들의 임의의 조합이다. 디바이스 층(202)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 디바이스 층(202)의 두께는 약 1 nm 내지 약 100 nm에 있다. 실시예에서, 디바이스 층(202)은 2차원 전자 가스("2DEG") 부분을 포함한다.
실시예에서, 디바이스 층(202)은 선택적 지역 에피택시를 이용하여 면들(128 및 126)위에 피착된다. 도 13에 도시된 바와 같이, 디바이스 층(202)은 극지적으로 선택 사항인 핵형성/시드 층 상에 성장된다. 에피택셜 디바이스 층(202)은, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 에피택셜 기법들, 예를 들어 CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 다른 에피택셜 성장 기법 중 하나를 이용하여 선택적으로 피착될 수 있다.
실시예에서, 분극 유도 층(203)은 III-V족 재료를 포함한다. 일 실시예에서, 분극 유도 층(203)은 III-N 재료를 포함한다. 실시예에서, 분극 유도 층(203)은 AlGaN, InAIN, 임의의 다른 III-N 재료, 임의의 다른 III-V족 재료, 또는 이것들의 임의의 조합이다. 실시예에서, 분극 유도 층(203)은 AlxGa1 - xN이며, 여기서 x는 약 0.2 내지 약 0.35 이다. 실시예에서, 분극 유도 층(203)은 InxAl1 - xN이며, 여기서 x는 약 0.17 내지 약 0.22 이다.
분극 유도 층(203)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 분극 유도 층(203)의 두께는 약 3 nm 내지 약 20 nm에 있다. 실시예에서, 분극 유도 층(203)은 디바이스 층(203) 내로 2DEG를 유도하도록 피착된다.
실시예에서, 분극 유도 층(203)은 선택적 지역 에피택시를 이용하여 디바이스 층(202) 상에 피착된다. 도 13에 도시된 바와 같이, 분극 유도 층(203)은 국지적으로 선택 사항인 디바이스 층 상에 성장된다. 분극 유도 층(203)은, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 에피택셜 기법들, 예를 들어 CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 다른 에피택셜 성장 기법 중 하나를 이용하여 선택적으로 피착될 수 있다.
도 16은 또 다른 실시예에 따라, 디바이스 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도(1600)이다. 도 15는 도 16에 묘사된 대로의 전자 디바이스 구조의 사시도(1500)이다. 디바이스 층(202)은 전술한 바와 같이 면들(126 및 128) 상에 피착된다. 분극 유도 층(203)이 전술한 바와 같이 디바이스 층(202) 상에 피착된다. 도 15 및 도 16에 도시된 전자 디바이스 구조는, 디바이스 층(202)이 직접적으로 핀의 면들(126 및 128) 상으로 피착된다는 점과 디바이스 층(202)과 분극 유도 층(203) 중 어느 것도 절연층(104)에 이르기까지 연장하지 않는다는 점에서도 13에 도시된 전자 디바이스 구조와 다르다. 도 15 및 도 16에 도시된 대로, 디바이스 층(202), 및 분극 유도 층(203)은 절연층(104)과 이격된다. 도 15 및 도 16에 도시된 바와 같이, 디바이스 층(202)은 전술한 대로 분극 유도 층(203)에 의해 제공되는 2차원 전자 가스("2DEG") 부분(204)을 포함한다. 실시예에서, III-N 재료 기반 디바이스 층(202)의 두께를 따른 평면(205)은 m 평면(1-100)이다. III-N 재료들에서의 m 평면은 비극성 평면(non-polar plane)인데, 이는 평면 상에 피착되는 결정들이 그들 내에 어떠한 고유(in-built) 분극 필드들을 소유하지 않는다는 것을 의미한다. M 평면 상에 성장된 GaN/InGaN의 다중 양자 우물 구조가, 높은 조명 효율을 제공하고, 또한 c 평면(층들(203, 202)에 직교하는 면으로 표시됨) 상에 성장된 발광 디바이스들에 대해 발생하는, 분극 필드들에 기인한 발광 축소 때문에 손해를 보지 않는 발광 디바이스들을 만드는 데에 이용될 수 있다. 실시예에서, 핀(103)의 면들(126 및 128)을 따라 연장하는 III-N 재료 기반 분극 유도 층(203)의 평면은 2차원 전자 가스(204)가 그를 따라 유도되는 C 평면(0001)이다.
도 17은 또 다른 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 6과 유사한 단면도(1700)이다. 선택 사항인 핵형성/시드 층(201)이 전술한 대로 면들(126 및 128) 상에 피착된다. 디바이스 층(202)이 전술한 대로 선택 사항인 핵형성/시드 층(201) 상에 피착된다. 분극 유도 층(203)이 전술한 바와 같이 디바이스 층(202) 상에 피착된다. 도 15에 도시된 전자 디바이스 구조는, 선택 사항인 핵형성/시드 층(201), 디바이스 층(202), 및 분극 유도 층(203)이 핀(103)의 꼭지점 부분(211)을도포한다는 점에서 13에 도시된 전자 디바이스 구조와 다르다. 도 17에 도시된 바와 같이, 디바이스 층(202)은 전술한 대로 분극 유도 층(203)에 의해 제공되는 2차원 전자 가스("2DEG") 부분(204)을 포함한다.
도 14는 일 실시예에 따라, 선택 사항인 핵형성/시드 층이 제2 결정 방향을 따라 정렬되는 핀의 면 상에 피착되고, 디바이스 층이 핵형성/시드 층 상에 피착되고, 및 분극 유도 층이 디바이스 층 상에 피착된 후의 도 9와 유사한 단면도(1400)이다.
선택 사항인 핵형성/시드 층(201)은, 도 9에 묘사된 것처럼, M 형상(구조 C)을 갖는 핀(103)의 측벽들(114 및 115) 상에 및 면들(126 및 128) 상에 피착된다. 도 14에 도시된 대로, 선택 사항인 핵형성/시드 층(201), 디바이스 층(202), 및 분극 유도 층(203)은 면들(126 및 128)과 측벽들(114 및 115)을 포함하여, 핀(103)의 모든 네 개의 면을 도포한다. 실시예에서, 알루미늄 질화물("A1N")로 된 선택사항인 핵형성/시드 층은 약 2 nm 내지 약 25 nm의 두께로 실리콘 핀의 (111) 면들과 (110) 측벽들 상으로 피착된다.
실시예에서, 노출된 면들(126 및 128)의 격자 파라미터와 선택 사항인 핵형성/시드 층(201)의 격자 파라미터 사이의 부정합이 감소된다. 즉, 선택 사항인 핵형성/시드 층(201)을 면들(126, 128) 및 측벽들(114 및 115) 상에 피착하는 것은 선택 사항인 핵형성/시드 층(201)이 면(107) 상에 피착되었을 경우에 그러했을 것보다 더 작은 격자 부정합을 이끌어 낸다.
선택적 핵형성/시드 층(201)은 전술한 대로, 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 에피택셜 기법들, 예를 들어 CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 MBE(molecular beam epitaxy) 또는 전자 디바이스 제조 분야의 통상의 기술자에게 알려진 다른 에피택셜 성장 기법 중 하나를 이용하여 핀(103)의 면들(126 및 128) 및 측벽들(114 및 115) 상으로 선택적으로 피착될 수 있다.
디바이스 층(202)은 전술한 대로 선택 사항인 핵형성/시드 층(201) 상에 피착된다. 실시예에서, 디바이스 층(202)은 직접적으로 핀의 면들(126 및 128)과 (110) 측벽들(114 및 115) 상으로 피착된다. 실시예에서, 노출된 면들(126 및 128)의 격자 파라미터와 디바이스 층(202)의 격자 파라미터 사이의 부정합은 전술한 바와 같이 실질적으로 감소된다. 즉, 디바이스 층(202)을 면들(126, 128)과 측벽들(114 및 115) 상에 피착하는 것은 디바이스 층(202)이 면(107) 상에 피착되었다면 그러했을 것보다 더 낮은 격자 부정합으로 이끈다. 예를 들어, GaN과 Si (100) 사이의 격자 부정합은 약 40%이고, GaN과 Si (111) 사이는 약 17%이고, GaN과 Si (110)은 약 20이다. Si (100) 상에 GaN 디바이스 층과 GaN 핵형성/시드 층 중 적어도 하나를 피착하는 대신에, Si (111)과 Si (110)의 면들 중 적어도 하나 상에 GaN 디바이스 층과 GaN 핵형성/시드 층 중의 적어도 하나를 피착하는 것은, GaN 디바이스 층과 GaN 핵형성/시드 층 중의 적어도 하나와 Si 기판 사이의 격자 부정합을 감적어도 2팩터만큼 감소시킬 것이다. 분극 유도 층(203)이 전술한 바와 같이 디바이스 층(202) 상에 피착된다.
Si 핀의 노출된 (111) 면들의 격자 파라미터와 III-N 디바이스 층의 격자 파라미터 사이의 부정합이 실질적으로 감소되기 때문에, 본 명세서에서 기술되는 실시예들은 두꺼운 완충 층들의 사용을 요구하지 않는 장점을 제공한다. 본 명세서에서 기술되는 실시예들은 성장 시간, 비용을 줄이고, 종래의 기법과 비교하여 Si SoC 공정 흐름으로의 III-N 디바이스들의 더 쉬운 통합을 제공한다. GaN 또는 III-N 재료가 Si (100) 평면 대신에 Si (111) 평면들 상에 성장된다. Si (111) 평면들은 전술한 바와 같이 나노단위 템플릿 상에 생성되고, 디바이스 설계에 의해 정의되는 상이한 형상들 및 기하 구조를 가질 수 있다. 이것은 III-N 에피택시에 대한 양 분야에서 최고의 것을 얻어 내는 새로운 방식이다: CMOS 회로들을 그 상에 가지고 또한 III-N 트랜지스터들과 Si CMOS의 공동 통합을 이끌어 낼 수 있는 Si (100) 대면적 웨이퍼 상에서의 개시 Si (111) 템플릿을 이용하는 것. Si 템플릿들이 나노단위이기 때문에, Si 기판은 디바이스 통합에 대해 더욱 순응성을 갖는다. 나노 피처들(예를 들어, 핀들)의 3차원 성질 때문에, 많은 자유 표면적이 자유 면적 완화를 위한 에피 층(epilayer)에 이용 가능하다. 본 명세서에서 기술되는 실시예들은 실질적으로 감소된 결함 밀도를 가진 Si (100) 기판 상의 Si (111) 템플릿들 상의 III-N 막들의 피착을 허용하고, 실질적으로 무결함 III-N 재료를 낳을 수 있다.
(111) 평면들을 가진 나노템플릿들(예를 들어, 핀들, 또는 임의의 다른 나노구조들)을 제공하기 위해 Si (100) 상의 III-N 재료 성장을 위한 초기 템플릿(핀)을 변경하는 것은 개시 기판이 III-N 재료 에피택시에 대해 더욱 순응성을 갖게 하고, 그러므로 격자 부정합 변형의 일부를 흡수할 수 있게 한다. 나노템플릿의 형상은 또한 자유 표면 완화를 위해 에피 층에 이용 가능한 자유 표면적에 직접적으로 영향을 미친다. 이들 요인들은 Si 상에서의 큰 격자 부정합된 시스템들의 통합이라는 도전의 어려움을 감소시키고, Si 기판 상에서 성장되는 III-N 재료 기반 에피 층의 두께를 감소시키고, III-N 재료 기반 에피 막의 결함 밀도를 감소시킬 수 있다. Si (111)은 Si (100)과 비교하여 GaN에 대한 더 낮은 격자 부정합을 갖는다. Si (111)은 또한 6방정계 대칭인 유닛 셀을 가지고, 그러므로 그 위에 있는 6방정계 GaN 유닛 셀과의 더 좋은 결정 레지스트리(crystal registry)를 지원한다. 이는 Si (100)에 대해서는 그렇지 않을 수 있는데, 여기서 유닛 셀은 입방정계(다이아몬드 격자 구조) 대칭을 가지고, 그러므로 입방정계 재료 상에서 6방정계 결정(III-N 재료)의 방향을 정하는 것은 다중 도메인의 형성을 초래할 수 있다.
본 명세서에서 기술되는 바와 같이 Si (111) 평면들을 가진 나노템플릿들 상에서의 III-N 재료들(GaN, AlGaN, InGaN, InAIN)의 성장은 하기 장점들을 갖는다:
1. GaN 결정 구조가 6방정계 대칭을 가지고 있고, 그래서 Si (111) 유닛 셀도 그러하다. 이와 같으므로, Si (111) 상에 결정질 GaN을 에피택셜하게 핵형성하는 것이 더 쉬워진다. Si (111)은 또한 면 상에 이중 단 구조를 제공하고, 그러므로 이 면 상에서의 분극 재료들(GaN과 같은 것)의 성장은 안티페이즈 도메인(antiphase domain)들과 같은 결함들을 발생하지 않는다.
2. GaN은 종래의 방법들을 사용한 Si (100)[~40%]와는 대조적으로 Si (111)[17%]의 더 낮은 격자 부정합을 갖는다.
3. 나노템플릿, 예를 들어, 본 명세서에서 기술되는 핀 또는 나노리본 또는 나노 와이어는 격자 부정합된 에피 막들의 성장을 위한 여러 장점들을 제공한다. 기판은, 더 적은 기판 부피 덕분에 그리고 또한 에피 막이 자유 표면 완화를 겪는 데에 이용 가능한 자유 표면들을 갖는 나노템플릿의 형상 닥분에, 이제 순응성을 갖는다. 본 명세서에서 기술되는 구조들은 종래의 핀(이것은 더 큰 HSi 를 가짐)과 비교하여 더욱 더 감소된 기판 부피를 가지고, 더 감소된 기판 부피는 에피 막 성장을 위한 기판의 더 큰 순응성을 낳을 것이다.
4. 본 명세서에서 기술되는 바와 같은 나노템플릿들 상의 GaN의 성장은 보통 두꺼운 층들(예로, 1.5 미크론보다 더 큼)인 "완충" 층들의 사용을 요구하지 않는다. 블랭킷 막 피착에서의 완충 층들은 전위 결함(dislocation defect)들을 에피 층과 기판 사이의 바닥부 인터페이스에 두려고 시도한다. "무 완충"식의 본 명세서에 기술된 방법들을 사용하면, 박층들(예로, 약 1 nm 내지 약 40 nm)을 성장시킬 수 있고, 또한 기판 순응성 및 자유 표면 완화에 기인한 변형 공유 효과 덕분에 디바이스 층들에 적합한 낮은 결함 밀도를 가진 Si 상의 III-N 재료들의 박층들을 얻을 수 있다.
5. 본 명세서에서 기술되는 구조들 상에서의 GaN의 성장은 또한 동시적으로 GaN의 다중 결정면을 가진 GaN 결정들의 성장을 낳을 수 있다. 이것은 도 16을 참조하여 설명된다. 종래의 에피택시는 하나의 바라는 결정면만의 성장을 낳는다. 예를 들어, Si (111) 또는 Si (100) 블랭킷 웨이퍼들 상의 GaN의 성장은 GaN c 평면(0001)만의 성장을 이끌어 낼 수 있다. 이들 나노템플릿들의 고유 구조 덕분에, GaN의 다중 결정면(예를 들어, 도 16에 기술된 바와 같은 C 평면 (0001)과 m 평면 (1-100))이 달라지는 성장 조건들에 의해 형성될 수 있는 구조들을 형성할 수 있고, 이것들은 소정 디바이스와 LED 동작들에 유용할 수 있다. 또한, 이 격자 시스템에서의 결정면들이 대칭적이지 않고 그러므로 또한 유사하지 않은 재료 및 전기적 속성을 가짐에 따라, 이것은 GaN 유사 재료들, 섬유아연석 결정 부류에게 매우 고유한 것이다.
6. SoC 응용을 위해 GaN 트랜지스터들을 성장시키는 것에 더하여, 본 명세서에서 기술되는 실시예들은 또한 LED들과 레이저 다이오드들을 위한 GaN 기반 에피 층들의 성장에 적용될 수 있다. 다중 결정면이 공존할 수 있다는 사실은 상이한 파장 스펙트럼과 높은 효율성을 가진 LED 구조들을 낳을 수 있다.
도 20a, 20b, 21a, 및 21b는 실시예에 따라 Si (111) 유사 평면들 상의 III-N 재료층들의 성장을 도해한다. 사진(2001)은 노출된 (111) 평면들을 갖는 실리콘 핀 상의 AIN(2101)의 층 상의 층 GaN(2102)을 포함하는 에너지 분산형 x선 스펙트로스코피("EDX") 매핑을 보여준다. 사진(2001)은 GaN 층(미래의 SoC 응용을 위한 디바이스 층)에서의 어떤 관통 전위 결함들도 거의 없다는 것을 보여주는 HRTEM 화상이다. 실리콘 핀에의 실효 변형 전달의 결과일 수 있는 결함들이 실리콘 핀에 형성될 수 있고, GaN 층의 것보다 Si 핀의 더 작은 부피 때문에 Si 핀은 맞지 않는 변형(misfit strain)을 수용하기 위해 결함들을 형성하기 시작한다. 사진(2100)은 두께 ~ 2 미크론의 완충 층을 가진 최신의 GaN 디바이스를 보여준다. 사진(2100)에 도시된 바와 같이, Si (100) 상의 최신 GaN 스택은 관통 전위 결함들(2102 및 2101)을 갖는다. 사진(2103)은 본 명세서에서 기술되는 Si 나노구조화된 핀 상에 피착되는 GaN 층을 보여준다. 사진(2103)에 도시된 바와 같이, GaN에서 관찰되는 어떤 관통 전위도 없다.
도 22는 일 실시예에 따른 컴퓨팅 디바이스(2200)를 도해한다. 컴퓨팅 디바이스(2200)는 보드(2202)를 하우징한다. 보드(2202)는 프로세서(2201) 및 적어도 하나의 통신 칩(2204)을 포함하지만 이것들에만 국한되지는 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(2201)는 보드(2202)에 물리적으로 및 전기적으로 결합된다. 몇몇 실시예들에서, 적어도 하나의 통신 칩은 또한 보드(2202)에 물리적으로 및 전기적으로 결합된다. 추가 실시예들에서, 적어도 하나의 통신 칩(2204)은 프로세서(2201)의 일부이다.
그 응용들에 의존하여, 컴퓨팅 디바이스(2200)는 보드(2202)에 물리적으로 및 전기적으로 결합되거나 또는 결합되지 않을 수 있는 기타 컴포넌트들을 포함할 수 있다. 이들 기타 컴포넌트들은, 휘발성 메모리(2208)(예를 들어, DRAM), 비휘발성 메모리(2210)(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서(2212), 디지털 신호 프로세서(도시 안됨), 암호화 프로세서(도시 안됨), 칩셋(2206), 안테나(2216), 예를 들어 터치스크린 디스플레이(2217)인 디스플레이, 예를 들어 터치스크린 컨트롤러(2211)와 같은 디스플레이 컨트롤러, 배터리(2218), 오디오 코덱(도시 안됨), 비디오 코덱(도시 안됨), 예를 들어 전력 증폭기(2209)와 같은 증폭기, GPS(global positioning system) 장치(2213), 컴퍼스(2214), 가속도계(도시 안됨), 자이로스코프(도시 안됨), 스피커(2215), 카메라(2203), 및 (하드 디스크 드라이브, CD, DVD, 및 등등과 같은)(도시 안 된) 대량 저장 장치를 포함하지만, 이것들에만 국한되지는 않는다.
예로, 통신 칩(2204)과 같은 통신 칩은 컴퓨팅 디바이스(2200)로의 및 컴퓨팅 디바이스로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은 비 고체 매체를 통한 변조된 전자기 방사를 이용하여 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널, 기타 등등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치들이 어떠한 유선도 포함하지 않는 것을 함의하지는 않지만, 몇몇 실시예들에서는 그렇게 함의할 수도 있다. 통신 칩(2204)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 이를 넘어서 지정되는 임의의 기타 무선 프로토콜들을 포함하지만 이것들에만 국한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(2200)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 통신 칩(2204)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 통신 칩(2236)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것과 같은 원거리 무선 통신 전용일 수 있다.
적어도 몇몇 실시예들에서, 컴퓨팅 디바이스(2200)의 프로세서(2201)는 본 명세서에서 기술되는 다중 칩 패키지로부터의 열 전달을 최대화하는 통합된 열 발산 설계를 가지며 패키징된 직접 회로 다이를 포함한다. 프로세서의 직접 회로 다이는 본 명세서에서 기술되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스 부분을 지칭할 수 있다. 통신 칩(2205)은 또한 본 명세서에서 기술되는 실시예들에 따라 다중 칩 패키지로부터의 열 전달을 최대화하는 통합된 열 발산 설계를 가진 직접 회로 다이 패키지를 포함한다. 추가 구현에서, 컴퓨팅 디바이스(2200) 내에 하우징되는 또 다른 컴포넌트는 본 명세서에서 기술되는 실시예들에 따라, 다중 칩 패키지로부터의 열 전달을 최대화하는 통합된 열 발산 설계를 가진 집적 회로 다이 패키지를 포함할 수 있다. 일 구현에 따라, 통신 칩의 집적 회로 다이는 본 명세서에서 기술되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함한다. 다양한 구현들에서, 컴퓨팅 디바이스(2200), 랩톱, 넷북, 노트북, 울트라북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 오락 기기 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(2200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
하기 예들은 추가 실시예들과 관련된다:
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 제2 결정 방향을 따라 정렬되는 핀의 면 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 디바이스 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 핀을 변경하는 단계는 제2 결정 방향을 따라 정렬되는 면을 노출시키기 위해 핀을 에칭하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 핀을 변경하는 단계는 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 핀을 어닐링하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 기판은 실리콘을 포함하고, 디바이스 층은 III-V족 재료를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계; 및 2차원 전자 가스를 제공하기 위해 디바이스 층 상에 분극 유도 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 핀을 형성하기 위해 마스크를 통하여 기판을 에칭하는 단계; 기판 상에 절연층을 피착하는 단계; 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 제1 결정 방향은 <100> 결정 방향이고, 제2 결정 방향은 <111> 결정 방향이다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 디바이스 층의 두께는 1 나노미터 내지 40 나노미터이다.
전자 디바이스를 제조하기 위한 방법이 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경하는 단계; 및 제2 결정 방향을 따라 정렬되는 핀의 면 위에 디바이스 층을 피착하는 단계를 포함하고, 여기서 제1 핀의 폭이 제1 핀의 높이보다 작다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함한다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-, 제2 결정 방향을 따라 정렬되는 핀의 제1 면 상의 핵형성 층, 및 핵형성 층 상의 디바이스층을 포함한다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-, 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층, 및 2차원 전자 가스를 제공하기 위한 디바이스 층 상의 분극 유도 층을 포함한다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 핀은 제1 면에 인접하여 제2 결정 방향을 따라 정렬되는 제2 면을 갖는다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 핀은 삼각형 형상을 갖는다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 핀은 V 형상을 갖는다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 핀은 M 형상을 갖는다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 기판은 실리콘을 포함하고, 디바이스 층은 III-V족 재료를 포함한다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 제1 결정 방향은 <100> 결정 방향이고, 제2 결정 방향은 <111> 결정 방향이다.
전자 디바이스가 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위에 걸쳐 있는 핀 - 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및 제2 결정 방향을 따라 정렬되는 핀의 제1 면 위에 피착되는 디바이스 층을 포함하고, 여기서 디바이스 층의 두께는 1 나노미터 내지 40 나노미터이다.

Claims (20)

  1. 전자 디바이스를 제조하기 위한 방법으로서:
    제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀을 변경(modifying)하는 단계; 및
    상기 제2 결정 방향을 따라 정렬되는 상기 핀의 면 위에 디바이스 층을 피착하는 단계
    를 포함하는 전자 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 핀과 상기 디바이스 층 사이에 핵형성 층을 피착하는 단계
    를 더 포함하는 전자 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 핀을 변경하는 단계는 상기 제2 결정 방향을 따라 정렬되는 면을 노출시키기 위해 상기 핀을 에칭하는 단계를 포함하는
    전자 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 핀을 변경하는 단계는 상기 제2 결정 방향을 따라 정렬되는 면을 형성하기 위해 상기 핀을 어닐링하는 단계를 포함하는
    전자 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 디바이스 층은 III-V족 재료를 포함하는 전자 디바이스 제조 방법.
  6. 제1항에 있어서,
    2차원 전자 가스를 제공하도록 상기 디바이스 층 상에 분극 유도 층(polarization inducing layer)을 피착하는 단계
    를 더 포함하는 전자 디바이스 제조 방법.
  7. 제1항에 있어서,
    상기 핀을 형성하기 위해 마스크를 통하여 상기 기판을 에칭하는 단계; 및
    상기 기판 상에 상기 절연층을 피착하는 단계
    를 더 포함하는 전자 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 제1 결정 방향은 <100> 결정 방향이고, 상기 제2 결정 방향은 <111> 결정 방향인 전자 디바이스 제조 방법.
  9. 제1항에 있어서, 상기 디바이스 층의 두께는 1 나노미터 내지 40 나노미터인 전자 디바이스 제조 방법.
  10. 제1항에 있어서, 상기 제1 핀의 폭은 상기 제1 핀의 높이보다 작은 전자 디바이스 제조 방법.
  11. 전자 디바이스로서:
    제1 결정 방향을 따라 정렬되는 기판 상의 절연층 위의 핀 - 상기 핀은 제2 결정 방향을 따라 정렬되는 제1 면을 가짐-; 및
    상기 제2 결정 방향을 따라 정렬되는 상기 핀의 제1 면 위에 피착되는 디바이스 층
    을 포함하는 전자 디바이스.
  12. 제11항에 있어서,
    상기 핀과 상기 디바이스 층 사이의 핵형성 층
    을 더 포함하는 전자 디바이스.
  13. 제11항에 있어서,
    2차원 전자 가스를 제공하기 위해 상기 디바이스 층 상에 분극 유도 층
    을 더 포함하는 전자 디바이스.
  14. 제11항에 있어서, 상기 핀은 상기 제1 면에 인접하여 상기 제2 결정 방향을 따라 정렬되는 제2 면을 갖는 전자 디바이스.
  15. 제11항에 있어서, 상기 핀은 삼각형 형상을 갖는 전자 디바이스.
  16. 제11항에 있어서, 상기 핀은 V 형상을 갖는 전자 디바이스.
  17. 제11항에 있어서, 상기 핀은 M 형상을 갖는 전자 디바이스.
  18. 제11항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 디바이스 층은 III-V족 재료를 포함하는 전자 디바이스.
  19. 제11항에 있어서, 상기 제1 결정 방향은 <100> 결정 방향이고, 상기 제2 결정 방향은 <111> 결정 방향인 전자 디바이스.
  20. 제11항에 있어서, 상기 디바이스 층의 두께는 1 나노미터 내지 40 나노미터인 전자 디바이스.
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