KR20170091760A - 반도체 장치 - Google Patents

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KR20170091760A
KR20170091760A KR1020177021208A KR20177021208A KR20170091760A KR 20170091760 A KR20170091760 A KR 20170091760A KR 1020177021208 A KR1020177021208 A KR 1020177021208A KR 20177021208 A KR20177021208 A KR 20177021208A KR 20170091760 A KR20170091760 A KR 20170091760A
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oxide
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？뻬이 야마자끼
šœ뻬이 야마자끼
히로미찌 고도
다이스께 가와에
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

탈수화 또는 탈수소화의 단계 및 산소 첨가 단계를 거치어 캐리어 농도가 1×1012/cm3 미만이 된 진성 또는 실질적으로 진성인 반도체는 채널 형성 영역이 형성되는, 절연 게이트 트랜지스터의 산화물 반도체층용으로 이용된다. 산화물 반도체층 내에 형성된 채널의 길이는 0.2㎛ 내지 3.0㎛로 설정되고 산화물 반도체층 및 게이트 절연층의 두께는 각각 15nm 내지 30nm 및 20nm 내지 50nm, 또는 각각 15nm 내지 100nm 및 10nm 내지 20nm로 설정된다. 결과적으로, 쇼트-채널 효과가 억제될 수 있고, 임계 전압의 변화량이 상기 채널 길이의 범위에서 0.5V 미만일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 절연 게이트 트랜지스터에 관한 것이다.
최근, 절연면을 갖는 기판 위에 형성된 (두께가 약 수 나노미터 내지 수백 나노미터인) 반도체 박막을 이용하여 절연 게이트 트랜지스터를 형성하는 기술이 주의를 끌고 있다. 절연 게이트 트랜지스터는 IC 및 전기 광학 장치 등의 전자 장치에 폭넓게 응용되고 화상 표시 장치를 위한 스위칭 소자로서 빠르게 개발될 것으로 예상되고 있다. 다양한 금속 산화물이 존재하고 다양한 응용에 이용된다. 인듐 산화물은, 공지된 재료이고 액정 표시 등에 필요한 투명 전극 재료로서 사용된다.
일부 금속 산화물은 반도체 특성을 갖는다. 반도체 특성을 갖는 이러한 금속 산화물의 예는 산화 텅스텐, 산화 주석, 산화 인듐, 및 산화 아연을 포함한다. 반도체 특성을 갖는 이러한 금속 산화물의 각각이 채널 형성 영역에 사용되는 절연 게이트 트랜지스터는 이미 공지되어 있다(특허 문헌 1 및 2).
[특허 문헌 1] 일본 특개 2007-123861 공보 [특허 문헌 2] 일본 특개 2007-096055 공보
산화물 반도체를 포함하는 소자는 비교적 높은 전계 효과 이동도를 가지므로 표시 장치의 화소의 스위칭 소자뿐만 아니라 구동 회로에 적용될 수 있다. 또한, 산화물 반도체를 포함하는 소자는 또한 메모리 소자 또는 촬상 장치 등의 벌크 트랜지스터를 통상적으로 포함하는 장치에 적용될 수 있다.
임의의 사용을 위해, 소자는 고 정밀 또는 고 집적의 면에서 크기가 감소되는 것이 바람직하고, 크기 감소의 제한은 재료의 특성 및 물리적 가공 기술뿐만 아니라, 쇼트-채널 효과와 같은, 구조와 조합된 요인에 의해 야기되는 문제를 고려하여 결정될 필요가 있다.
본 발명의 실시 형태의 목적은 쇼트-채널 효과가 최대한 억제될 수 있는, 양호한 전기 특성을 갖는 절연 게이트 트랜지스터를 제공하는 것이다.
본 발명의 실시 형태에 따르면, 탈수화 또는 탈수소화 단계 및 산소 첨가 단계를 거친 고순도화된 산화물 반도체가, 채널 영역이 형성되는, 절연 게이트 트랜지스터의 산화물 반도체에 사용된다.
본 발명의 실시 형태에 따른 산화물 반도체는 전자 도너(도너)로 되는 불순물을 최소로 감소시킴으로써 진성 또는 실질적으로 진성으로 되는 반도체이고, 실리콘 반도체보다 큰 에너지 갭을 갖는다. 구체적으로, 산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다.
즉, 본 발명의 실시 형태는 채널 형성 영역이 산화물 반도체를 이용하여 형성된 절연 게이트 트랜지스터이다. 산화물 반도체에서, 산화물 반도체 내에 포함된 수소 또는 OH기는 산화물 반도체 내의 수소의 농도가 2차 이온 질량 분석법(SIMS)에 의해 측정된 최소로서, 5×1019/cm3 이하, 바람직하게는, 5×1018/cm3 이하, 더 바람직하게는, 5×1017/cm3 이하, 더 바람직하게는, 1×1016/cm3 이하이고, 캐리어 농도는 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더 바람직하게는, 실리콘의 진성 캐리어 농도인 1.45×1010/cm3 이하이도록 제거된다. 일반적으로 이용되는 실리콘 또는 갈륨 비소에서, 이러한 극도로 낮은 캐리어 농도는 도너 또는 억셉터의 농도가 충분히 감소되어도 달성될 수 없다. 왜냐하면, 실리콘 및 갈륨 비소의 에너지 갭이 각각 1eV보다 약간 크고, 이러한 에너지 갭의 레벨로, 캐리어가 실온 부근에서의 열 여기로 인해 발생되기 때문이다. 또한, 탄화 실리콘 및 질화 갈륨 등의 넓은 밴드 갭의 반도체에서, 열 여기로 인해 발생되는 캐리어 수는 상당히 적지만, 결정 결함, 화학양론의 국소적 차이 등이 캐리어의 발생을 야기한다. 그러므로, 이러한 반도체 재료에서, 극도로 낮은 캐리어 농도는 반도체 재료가 매우 적은 결함을 갖는 이상적인 결정을 가지지 않는다면 달성될 수 없다. 즉, 본 발명의 실시 형태에서 이용된 산화물 반도체는, 2eV 이상의 에너지 갭, 바람직하게는 2.5eV 이상, 더 바람직하게는, 3eV 이상의 에너지 갭을 갖는 특성, 및 결정 결함 등으로 인해 캐리어를 갖지 않는다는, 산화물 반도체에 고유한 특성을 가짐으로써만, 그러한 캐리어 농도를 가질 수 있다. 본 발명자들의 발견에 의하면, 많은 산화물 반도체에서, 특히 아연을 포함하는 산화물 반도체에서, 수소, 산소, 및 질소 등의 몇몇 예외를 제외하고, 불순물은 도너 또는 억셉터로 되지 않고, 또한 수소의 이온화율이 상당히 낮다. 이들 산화물 반도체에서 산소 결함(oxygen vacancy; 산소 결핍)에 의해 캐리어가 발생되고, 산소 결함은 적절한 열 처리에 의해 제거될 수 있다는 것이 공지되어 있다. 즉, 본 발명의 실시 형태에 따르면, 상술한 이러한 극도로 낮은 캐리어 농도를 갖는 진성 또는 실질적으로 진성인 반도체는, 산화물 반도체 내의 수소의 농도를 상술한 레벨로 설정한 다음 산소 분위기에서 열 처리를 통하여 산소 결함(산소 결핍)을 채움으로써 얻어질 수 있다.
상기 언급된 방식으로 고순도화된 산화물 반도체는 절연 게이트 트랜지스터의 채널 형성 영역에 사용되어, 절연 게이트 트랜지스터는 노멀리 오프의 전기적 특성을 가지므로; 드레인 전압이 1V 내지 10V의 범위 내의 소정의 전압일 때, 오프 전류(게이트와 소스 간의 전압이 0V 이하일 때 소스와 드레인 간에 흐르는 전류)는 1×10-13A 이하일 수 있고, 또는 오프 전류 밀도(오프 전류를 절연 게이트 트랜지스터의 채널 폭으로 나누어 얻어진 수치 값)는 100 aA/㎛(aA: 아토암페어, 아토는 10-18배를 의미함) 이하, 바람직하게는 10aA/㎛ 이하, 또는 더 바람직하게는 1aA/㎛ 이하일 수 있다.
상당히 낮은 오프 특성이 상술한 바와 같이 얻어질 수 있지만, 공핍층이 확장하기 쉬우므로 채널 형성 영역이 극도로 낮은 캐리어 농도를 갖는 이러한 진성 또는 실질적으로 진성인 반도체를 이용하여 형성되기 때문에 쇼트-채널 효과가 쉽게 발생한다. 특히, 본 발명의 실시 형태에서 다루어지는 산화물 반도체는 위에 지적된 바와 같이 상당히 낮은 캐리어 농도를 가지므로, 일반적인 지식으로부터 쇼트-채널 효과를 발생하는 것으로 고려되지 않았던 충분히 긴 채널 길이를 갖는 절연 게이트 트랜지스터에서도, 쇼트-채널 효과가 발생한다. 그러나, 이러한 사실은 잘 연구되지 않았다. 본 발명자들은 이 사실에 비추어서 조사의 결과로서, 이러한 쇼트-채널 효과의 억제를 위해 산화물 반도체층 및 게이트 절연층의 두께를 최적화하는 것이 효과적이라는 것을 발견하였다. 본 발명의 실시 형태에 따르면, 0.2㎛ 내지 3.0㎛의 채널 길이를 갖는 절연 게이트 트랜지스터에서 쇼트-채널 효과로 인한 임계 전압의 변화량(△Vth)의 최대는 0.5V 미만으로, 바람직하게는 0.25V 이하, 더 바람직하게는 0.1V 이하로 억제될 수 있다.
본 명세서에 개시된 발명의 실시 형태는 게이트 전극층; 게이트 전극층과 겹치는 게이트 절연층; 게이트 절연층을 사이에 두고 게이트 전극층과 겹치는 산화물 반도체층; 산화물 반도체층의 일부와 겹치는 소스 및 드레인 전극층; 및 산화물 반도체층과 접하는 산화물 절연층을 포함하는 절연 게이트 트랜지스터이다. 산화물 반도체층의 캐리어 농도는 1×1012/cm3 미만이다. 산화물 반도체층 내에 형성된 채널의 길이는 0.2㎛ 내지 3.0㎛이다. 산화물 반도체층의 두께는 15nm 내지 30nm이다. 게이트 절연층의 두께는 20nm 내지 50nm이다.
본 명세서에 개시된 발명의 다른 실시 형태는 게이트 전극층; 게이트 전극층과 겹치는 게이트 절연층; 게이트 절연층을 사이에 두고 게이트 전극층과 겹치는 산화물 반도체층; 산화물 반도체층의 일부와 겹치는 소스 및 드레인 전극층; 및 산화물 반도체층과 접하는 산화물 절연층을 포함하는 절연 게이트 트랜지스터이다. 산화물 반도체층의 캐리어 농도는 1×1012/cm3 미만이다. 산화물 반도체층 내에 형성된 채널의 길이는 0.2㎛ 내지 3.0㎛이다. 산화물 반도체층의 두께는 15nm 내지 100nm이다. 게이트 절연층의 두께는 10nm 내지 20nm이다.
본 발명의 실시 형태의 목적은 상기 구성으로 다음을 달성하는 것이다. 임계 전압의 변화량(△Vth)의 최대는 0.5V 미만, 바람직하게는 0.25V 이하, 더 바람직하게는 0.1V 이하이다. △Vth를 0.25V 이하로 억제하기 위해서는, 게이트 절연층 및 산화물 반도체층의 두께를 각각 10nm 내지 20nm 및 15nm 내지 50nm, 또는 각각 20nm 내지 50nm 및 15nm 이하로 설정하는 것이 바람직하다. △Vth를 0.1V 이하로 억제하기 위해서는, 게이트 절연층 및 산화물 반도체층의 두께를 각각 10nm 내지 20nm 및 15nm 이하로 설정하는 것이 바람직하다.
상기 구성에서, 절연 게이트 트랜지스터의 게이트 전극층은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 금속 원소를 그 주성분으로 포함하는 막; 합금막; 또는 이들의 2 이상의 적층막을 이용하여 형성될 수 있다.
소스 전극층 및 드레인 전극층은 게이트 전극층용으로 이용될 수 있는 금속 원소 중 임의의 것을 이용하여 형성될 수 있거나, 또는 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속층이 알루미늄, 구리 등의 금속층 위 및/또는 아래에 형성되는 구조를 갖도록 형성될 수 있다. 알루미늄을 이용하는 경우에, 알루미늄막 내의 힐록 및 위스커의 발생을 방지하는 원소, 즉 실리콘, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 이트륨이 첨가된 알루미늄 재료가 순수 알루미늄 대신에 이용될 수 있다.
게이트 절연층으로서, 산화 실리콘, 산화 질화 실리콘(silicon oxynitride), 질화 산화 실리콘(silicon nitride oxide), 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄달 등의 단층막 또는 라미네이트막이 이용될 수 있다.
상기 구성에서, 절연 게이트 트랜지스터는 산화물 반도체층 위의 산화물 절연층을 포함하고, 산화물 절연층은 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막으로 대표되는 무기 절연막을 이용하여 형성될 수 있다.
산화물 반도체막으로서, InMO3(ZnO)m(m>0)으로 표현되는 박막이 이용될 수 있다는 점에 유의한다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
상기 구성을 갖는 절연 게이트 트랜지스터를 형성함으로써, 진성 또는 실질적으로 진성인 반도체가 채널 형성 영역용으로 이용되어도, 쇼트-채널 효과가 최대한 억제될 수 있고, 채널 길이의 상기 범위에서, 임계 전압의 변화량의 최대가 0.5V 미만으로 억제될 수 있다.
본 명세서에서, 반도체 장치는 반도체 특성을 이용하여 기능할 수 있는 일반적인 장치를 의미하고, 전기 광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치라는 점에 유의한다.
본 발명의 실시 형태에 따르면, 채널 길이가 짧은 구조를 갖는, 진성 또는 실질적으로 진성인 고순도화된 산화물 반도체층을 포함하는 절연 게이트 트랜지스터에서도, 산화물 반도체층 및 게이트 절연층의 두께를 적절히 설정함으로써 쇼트-채널 효과가 억제될 수 있다.
도 1은 본 발명의 실시 형태에 따른 트랜지스터를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시 형태에 따른 트랜지스터의 제조 공정을 도시한 단면도.
도 3은 산화물 반도체를 포함하는 절연 게이트 트랜지스터의 VG-ID 특성을 도시한 도면.
도 4a 및 도 4b는 산화물 반도체를 포함하는 절연 게이트 트랜지스터의 사진.
도 5a 및 도 5b는 산화물 반도체를 포함하는 절연 게이트 트랜지스터의 VG-ID 특성(온도 특성)을 도시한 도면.
도 6은 산화물 반도체를 포함하는 역 스태거형의 절연 게이트 트랜지스터의 종단면도.
도 7a 및 도 7b는 도 6의 선 A-A'를 따라 절취한 단면에 대응하는 에너지 밴드도(모식도).
도 8a 및 도 8b는 도 6의 선 B-B'를 따라 절취한 단면에 대응하는 에너지 밴드도(모식도)로서, 도 8a는 양의 전위(VG>0)가 게이트(G1)에 공급된 상태를 도시하고 도 8b는 음의 전위(VG<0)가 게이트(G1)에 공급된 상태를 도시한다.
도 9는 진공 레벨, 금속의 일 함수(φM), 및 산화물 반도체의 전자 친화력(χ) 간의 관계를 도시한 도면.
도 10은 과학적 계산에 이용된 절연 게이트 트랜지스터의 구성 모델.
도 11a 내지 도 11d는 과학적 계산에 의해 임계 전압을 계산하여 얻어진 결과를 도시한 도면.
도 12a 및 도 12b는 전자 장치를 도시한 도면.
도 13a 및 도 13b는 전자 장치를 도시한 도면.
도 14a 및 도 14b는 전자 장치를 도시한 도면.
도 15는 본 발명의 실시 형태에 따른 트랜지스터를 도시한 단면도.
도 16은 본 발명의 실시 형태에 따른 트랜지스터의 VG-ID 특성을 도시한 도면.
도 17은 본 발명의 실시 형태에 따른 트랜지스터의 임계 전압 및 과학적 계산 결과가 비교되는 그래프.
실시 형태들 및 예가 도면을 참조하여 설명될 것이다. 본 발명은 다음의 설명으로 한정되지 않고, 당업자라면 본 발명의 모드 및 상세는 본 발명의 취지 및 범위를 벗어나지 않고서 변형될 수 있다는 것을 쉽게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 실시 형태들 및 예의 다음의 설명으로 제한되는 것으로 해석되지 않아야 한다. 이후에 설명되는 본 발명의 구성에서, 동일한 부분 또는 유사한 기능을 갖는 부분은 다른 도면에서 동일한 참조 번호로 표시되고, 그 설명은 생략한다는 점에 유의한다.
(실시 형태 1)
본 실시 형태에서, 본 발명의 실시 형태에 따른 절연 게이트 트랜지스터의 구성 및 절연 게이트 트랜지스터의 제조 방법이 설명될 것이다.
본 실시 형태에서, 역 스태거형의 절연 게이트 트랜지스터가 예로서 취해지고 도 1은 그 구성을 도시한다. 구조는 역 스태거형의 구조로 한정되지 않고, 임의의 다른 보텀 컨택트형 구조, 톱 게이트형 구조 등이 채택될 수 있다는 점에 유의한다.
도 1에 도시된 절연 게이트 트랜지스터는 기판(400) 위에, 게이트 전극층(421), 게이트 절연층(402), 산화물 반도체층(404), 소스 전극층(445a), 드레인 전극층(445b), 산화물 절연층(427), 및 보호막으로 되는 절연층(428)을 포함한다.
또한, 도 1에서 "L"은 산화물 반도체층(404) 내에 형성된 채널 영역의 채널 길이를 표시하고 소스 전극층(445a)과 드레인 전극층(445b) 간의 거리에 의해 정해진다. 일반적으로, 이 거리가 짧을 때, 채널 영역으로 확장하는 소스 영역 및 드레인 영역의 공핍층의 비율이 증가하기 쉬우므로, 게이트 전압으로 전류를 제어하는 것은 어렵다. 즉, 소위 쇼트-채널 효과가 발생하기 쉽다. 특히, 본 발명의 실시 형태인 절연 게이트 트랜지스터에서, 상당히 낮은 캐리어 농도를 갖는 진성 또는 실질적으로 진성인 반도체인 산화물 반도체가 채널 형성 영역에 사용되기 때문에, 공핍층은 확장하기 쉬우므로 쇼트-채널 효과가 발생되기 쉽다.
쇼트-채널 효과가 발생할 때, 예를 들어, 임계 전압이 변화하고 나아가, 부임계 스윙 및 오프 전류가 증가하고 소스와 드레인 간의 내압이 감소하므로, 트랜지스터의 성능이 상당히 나빠진다. 쇼트-채널 효과를 억제하기 위해서는, 드레인 전계로 인한 공핍층의 확장이 억제될 수 있도록 채널 형성 층인 산화물 반도체층의 두께를 감소시키고 게이트 전계를 증가시켜 드레인 전계의 영향이 상대적으로 감소되도록 게이트 절연층의 두께를 감소시키는 것이 효과적이다.
그러므로, 상당히 낮은 캐리어 농도를 갖는 진성 또는 실질적으로 진성인, 본 발명의 실시 형태에 따른 산화물 반도체층이 채널 형성 영역에 사용되는 경우에, 산화물 반도체층 및 게이트 절연층은 쇼트-채널 효과를 억제할 수 있는, 소정 범위 내에 채널 길이에 대한 양호한 범위의 두께를 갖는다. 0.2㎛ 내지 3.0㎛의 채널 길이를 갖는 절연 게이트 트랜지스터가 다음의 두께를 갖는 산화물 반도체층 및 게이트 절연층을 포함할 때, 임계 전압의 변화량의 최대는 0.5V 미만으로 억제될 수 있다.
게이트 전극층(421)은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐 등의 금속 재료; 이들 금속 재료를 그 주성분으로 포함하는 합금; 또는 이들 금속 재료를 포함하는 질화물을 이용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 게이트 전극층은 효과적인 알루미늄 또는 구리 등의 저 저항 금속 재료를 이용하여 형성되는 것이 바람직하지만, 저 저항 금속 재료는 바람직하게는 고융점 금속 재료와 조합하여 이용되는데, 왜냐하면, 낮은 내열성과 부식될 우려 등의 단점이 있기 때문이다. 고융점 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등이 이용될 수 있다.
소스 전극층(445a) 및 드레인 전극층(445b)(소스 전극층(445a) 및 드레인 전극층(445b)과 동일한 층 내에 형성된 배선층을 포함)은 게이트 전극층에 사용될 수 있는 금속 원소 중 임의의 하나를 이용하여 형성될 수 있거나, 또는 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속층이 알루미늄, 구리 등의 금속층 위 및/또는 아래에 형성된 구성을 가지도록 형성될 수 있다. 또 다르게는, 알루미늄막 내의 힐록 및 위스커의 발생을 방지하는 원소, 즉 실리콘, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 이트륨이 첨가된 알루미늄 재료가 이용될 때, 내열성이 증가될 수 있다.
다르게는, 소스 전극층(445a) 및 드레인 전극층(445b)(소스 전극층(445a) 및 드레인 전극층(445b)과 동일한 층 내에 형성된 배선층을 포함)은 도전성 금속 산화물을 이용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO로 축약), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함하는 금속 산화물 재료가 이용될 수 있다.
게이트 절연층(402)으로서, CVD 방법, 스퍼터링 방법에 의해 형성된 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등 의 단층막 또는 라미네이트막이 이용될 수 있다. 게이트 절연층(402)의 두께는 10nm 내지 20nm 또는 20nm 내지 50nm이고, 이후에 설명되는, 산화물 반도체층의 두께의 예와 선택적으로 조합된다.
산화물 반도체층(404)용으로 이용되는 재료로서, In-Sn-Ga-Zn-O계 재료 등의 4성분 금속 산화물 재료; In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, 또는 Sn-Al-Zn-O계 재료 등의 3성분 금속 산화물 재료; 또는 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, 또는 In-Ga-O계 재료 등의 2성분 금속 산화물 재료; In-O계 재료, Sn-O계 재료, 또는 Zn-O계 재료가 이용될 수 있다. 또한, 상기 재료는 SiO2를 포함할 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계 재료는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물을 의미하고, 조성비에 특정한 제한이 없다. 또한, In-Ga-Zn-O계 재료는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.
산화물 반도체층(404)은 스퍼터링 방법에 의해 형성된다. 게이트 절연층(402)의 두께가 10nm 내지 20nm일 때, 산화물 반도체층(404)의 두께는 바람직하게는 15nm 내지 100nm이고, 게이트 절연층(402)의 두께가 20nm 내지 50nm일 때, 산화물 반도체층(404)의 두께는 바람직하게는 15nm 내지 30nm이다. 이러한 조합으로, 쇼트-채널 효과가 최대한 억제될 수 있다.
형성된 후에, 산화물 반도체층(404)은 전기로, RTA(급속 어닐링 장치) 등으로 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화 처리는 400℃ 내지 750℃에서 불활성 가스 분위기에서 수행된다. 글래스 등이 기판으로서 이용되는 경우, 탈수화 또는 탈수소화 처리는 기판의 왜곡점 이하의 온도에서 수행할 필요가 있다는 점에 유의한다. 예를 들어, 1시간 동안 450℃에서 전기로를 이용하여 가열이 수행될 수 있다. RTA 장치로, 탈수화 또는 탈수소화가 단시간에 수행될 수 있으므로, 글래스 기판의 왜곡점보다 높은 온도에서도 처리가 수행될 수 있다.
채널 보호층으로서 기능하는 산화물 절연층(427)은 산화물 반도체층(404), 소스 전극층(445a), 및 드레인 전극층(445b) 위에 제공된다. 산화물 절연층(427)은 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막으로 대표되는 무기 절연막을 이용하여 형성된다.
또한, 절연층(428)은 바람직하게는 보호층으로서 제공된다. 절연층(428)으로서, 질화 실리콘막, 질화 산화 실리콘막, 또는 질화 알루미늄막이 바람직하게 이용된다.
도시되지 않았지만, 도전막은 채널 형성 영역과 겹치도록 산화물 절연층(427) 또는 절연층(428) 위에 제공될 수 있어, 백 게이트 전극층이 형성된다. 백 게이트 전극층의 전위를 임계 전압의 변화 억제의 면에서 특정 전위(예를 들어, 접지 전위)로 설정하는 것이 효과적이다.
다음에, 도 1의 산화물 반도체층을 포함하는 절연 게이트 트랜지스터를 제조하는 방법이 도 2a 내지 도 2e를 참조하여 설명될 것이다.
먼저, 도전막이 절연면을 갖는 기판(400) 위에 제공된다. 다음에, 레지스트 마스크가 제1 포토리소그래피 공정에 의해 형성되고 도전막이 선택적으로 에칭되어, 게이트 전극층(421)이 형성된다.
레지스트 마스크는 잉크제트 방법에 의해 형성될 수 있다는 점에 유의한다. 잉크제트 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
게이트 전극층(421)을 형성하는 도전막은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 상기 원소들을 그 주성분으로 포함하는 금속 재료; 이들 원소의 조합 또는 상기 금속 재료를 포함하는 합금막; 이들 원소, 상기 금속 재료, 상기 합금막들의 적층막 등을 이용하여 형성된다.
나중에 수행되는 열 처리의 온도가 높을 때, 바람직하게는, 730℃ 이상의 왜곡점을 갖는 글래스 기판이 기판(400)으로서 이용된다. 글래스 기판의 재료로서, 예를 들어, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 또는 바륨 보로실리케이트 글래스 등의 글래스 재료가 이용될 수 있다.
상술한 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체를 이용하여 형성된 기판이 기판(400)으로서 이용될 수 있다는 점에 유의한다. 다르게는, 결정화된 글래스 기판 등이 이용될 수 있다.
도시되지 않았지만, 하지막으로 되는 절연층은 기판(400)과 게이트 전극층(421) 사이에 제공될 수 있다. 하지막은 기판(400)으로부터 불순물 원소가 확산하는 것을 방지하는 기능을 갖고 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 이용하는 단층 구조 또는 적층 구조로 형성될 수 있다.
절연층을 형성하는 방법의 예로서, 스퍼터링 방법에 의해 산화 실리콘층을 형성하는 예가 설명될 것이다. 예를 들어, 산화 실리콘막은 다음의 조건 하에서 RF 스퍼터링 방법으로 형성된다: 석영(바람직하게는, 합성 석영)이 타겟으로서 이용되고; 기판 온도는 108℃; 기판과 타겟 사이의 거리(T-S 거리)는 60mm; 압력은 0.4Pa; 고주파 전력은 1.5kW; 및 분위기는 산소와 아르곤(산소 대 아르곤의 유량비는 1:1(각 유량은 25sccm))을 포함하는 분위기이다. 산화 실리콘막의 두께는 100nm이다. 실시자들은 이들 조건을 적절히 변화시킬 수 있다. 석영(바람직하게는, 합성 석영) 대신에, 산화 실리콘막이 형성될 때 이용된 타겟으로서 실리콘 타겟이 이용될 수 있다. 스퍼터링 가스로서, 산소 또는 산소와 아르곤의 혼합 가스가 이용되고, RF 스퍼터링 방법이 이용된다.
그 경우에, 절연층은 바람직하게는 처리실에 남아 있는 수분을 제거하면서 형성된다. 이것은 수소, 수산기, 및 수분이 절연층에 포함되는 것을 방지하기 위함이다.
처리실 내에 남아 있는 수분을 제거하기 위해서, 흡착형의 진공 펌프가 바람직하게 이용된다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 바람직하게 이용된다. 또한, 배기 장치는 콜드 트랩을 구비한 터보 분자 펌프일 수 있다. 크라이오펌프로 배기된 성막실에서, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물 등이 제거되어, 성막실 내에 형성된 절연층 내의 불순물(특히 수소)의 농도가 감소될 수 있다.
절연층을 형성할 때 이용되는 스퍼터링 가스로서, 바람직하게는, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 약 수 ppm 또는 수 ppb로 감소된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링 방법의 예는, 스퍼터링 전원에 고주파 전원을 적용하는 상술한 RF 스퍼터링 방법, DC 스퍼터링 방법, 및 펄스 바이어스를 가하는 펄스식 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 절연막을 형성하는 경우에 주로 이용되고, DC 스퍼터링 방법은 금속 도전막을 형성하는 경우에 주로 이용된다.
또한, 다른 재료의 복수의 타겟이 설치될 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치로는, 다른 재료의 막이 동일한 챔버 내에 적층되도록 형성될 수 있거나, 또는 복수 종의 재료가 동일한 챔버 내에서 동시에 성막을 위해 스퍼터링될 수 있다.
또한, 챔버 내에 자석 기구를 구비하고 마그네트론 스퍼터링 방법에 이용되는 스퍼터링 장치, 및 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생된 플라즈마를 이용하는 ECR 스퍼터링 방법에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링 방법을 이용하는 성막 방법으로서, 타겟 물질과 스퍼터링 가스 성분을 성막 중에 서로 화학 반응시켜서 그것들의 화합물의 박막을 형성하는 반응성 스퍼터링 방법, 및 성막 중에 기판 측에도 전압을 가하는 바이어스 스퍼터링 방법이 있다. 실시자는 스퍼터링 방법을 적절하게 선택할 수 있다.
또한, 절연층은 예를 들어, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연층 및 상기 산화물 절연층이 기판측으로부터 이 순서로 적층된 적층 구조를 가질 수 있다.
예를 들어, 수소 및 수분이 제거되고 고순도 질소를 포함하는 스퍼터링 가스가 도입되고 실리콘 타겟이 이용되어, 질화 실리콘층이 산화 실리콘층과 기판 사이에 형성된다. 이 경우에, 질화 실리콘층은 바람직하게는 산화 실리콘층과 마찬가지로, 처리실 내에 남아 있는 수분을 제거하면서 형성된다.
질화 실리콘층을 형성하는 경우에, 기판은 성막 시에 가열될 수 있다.
질화 실리콘층 및 산화 실리콘층의 적층이 이로써 절연층으로서 제공되는 경우에, 질화 실리콘층 및 산화 실리콘층이 동일한 처리실에서 공통 실리콘 타겟을 이용하여 형성될 수 있다. 질소를 포함하는 스퍼터링 가스가 먼저 도입된 후에, 질화 실리콘층이 처리실 내에 장착된 실리콘 타겟을 이용하여 형성되고, 그 다음, 스퍼터링 가스가 산소를 포함하는 스퍼터링 가스로 바뀌고 동일한 실리콘 타겟이 산화 실리콘층을 형성하는 데 이용된다. 결과적으로, 질화 실리콘층 및 산화 실리콘층은 공기에 노출되지 않고 연속으로 형성될 수 있으므로, 수소 및 수분 등의 불순물이 질화 실리콘층의 표면 위에 흡수되는 것이 방지될 수 있다.
다음에, 게이트 절연층(402)이 게이트 전극층(421) 위에 형성된다.
여기서, 나중에 형성될 산화물 반도체층은 불순물의 제거에 의해 진성 또는 실질적으로 진성(고순도화된 산화물 반도체)으로 되는 산화물 반도체이고 계면 레벨 및 계면 전하에 꽤 민감하므로, 게이트 절연층과의 계면은 중요하다. 그 이유로, 고순도화된 산화물 절연층과 접하도록 되어 있는 게이트 절연층은 고품질을 가져야 한다.
예를 들어, 마이크로파(2.45GHz)를 이용하는 고밀도 플라즈마 CVD 방법이 바람직하게 이용되는데 치밀하고 높은 내압과 고품질을 갖는 절연막이 형성될 수 있기 때문이다. 고순도화된 산화물 반도체 및 고품질 게이트 절연층이 서로 밀접할 때, 계면 레벨이 감소될 수 있고 계면 특성이 양호할 수 있다. 고품질 절연층이 게이트 절연층으로서 형성될 수 있는 한, 물론 스퍼터링 방법 또는 플라즈마 CVD 방법 등의 다른 성막 방법이 이용될 수 있다. 또한, 산화물 반도체와의 계면의 품질 및 특성이 절연층의 형성 후에 수행되는 열 처리를 통해 향상되는 절연층을 형성하는 것이 가능하다. 어느 경우에나, 게이트 절연층으로서 양호한 품질을 갖고 있고, 양호한 계면을 형성하기 위해 산화물 반도체와의 계면 상태 밀도를 감소시킬 수 있는 절연층이 형성된다.
예를 들어, 2×106 V/cm로 12시간 동안 85℃에서의 게이트 바이어스-온도 스트레스 시험(BT 시험)에서, 불순물이 산화물 반도체에 첨가되면, 불순물과 산화물 반도체의 주성분 사이의 결합은 강한 전계(B: 바이어스) 및 고온(T: 온도)에 의해 절단되고, 발생된 댕글링 결합이 임계 전압(Vth)의 시프트를 유도한다. 반대로, 본 발명의 실시 형태에 따르면, 산화물 반도체 내의 불순물, 특히 수소, 물 등이 최소로 감소되고 산화물 반도체와 게이트 절연층 사이의 계면이 상술한 바와 같이 양호하게 되어, BT 시험에 안정할 수 있는 절연 게이트 트랜지스터가 얻어질 수 있다.
본 실시 형태에서, 게이트 절연층(402)은 마이크로파(2.45GHz)가 이용되는 고밀도 플라즈마 CVD 장치를 이용하여 형성된다. 여기서, 고밀도 플라즈마 CVD 장치는 1×1011/cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 말한다. 예를 들어, 플라즈마는 3kW 내지 6kW의 마이크로파 전력을 가함으로써 발생된다.
모노실란 가스(SiH4), 아산화 질소(N2O), 및 희가스가 10Pa 내지 30Pa의 압력하에서 고밀도 플라즈마를 발생하도록 원료 가스로서 챔버 내로 도입되고, 절연층이 기판 위에 형성된다. 후속하여, 플라즈마 처리는 모노실란 가스의 공급이 중지된 후 공기에 노출됨이 없이 아산화 질소(N2O) 및 희가스를 도입함으로써 절연층의 표면에 대해 수행될 수 있다. 절연층의 형성 후에 적어도, 플라즈마 처리는 아산화 질소(N2O) 및 희가스를 도입함으로써 절연층의 표면에 대해 수행된다. 상기 공정 절차를 통하여 형성된 절연층은, 예를 들어, 100nm 미만의 적은 두께를 갖는 경우에도 신뢰성이 보장될 수 있는 절연층이다.
게이트 절연층(402)의 형성시에, 챔버 내로 도입된 모노실란 가스(SiH4) 대 아산화 질소(N2O)의 유량 비는 1:10 내지 1:200의 범위이다. 또한, 챔버 내로 도입된 희가스로서, 헬륨, 아르곤, 크립톤, 제논 등이 이용될 수 있다. 특히, 저렴한 아르곤이 바람직하게 이용된다.
또한, 고밀도 플라즈마 CVD 장치를 이용하여 형성된 절연층은 우수한 단차 피복성 및 우수한 두께 제어 가능성을 갖는다.
고밀도 플라즈마 CVD 장치를 이용하여 형성된 절연층의 품질은 종래의 평행 평판형 플라즈마 CVD 장치를 이용하여 얻어진 절연층의 것과 상당히 다르다. 예를 들어, 고밀도 플라즈마 CVD 장치를 이용하여 형성된 절연층의 에칭 속도는, 평행 평판형 플라즈마 CVD 장치를 이용하여 형성된 절연층의 에칭 속도보다, 동일한 에칭액을 이용하여 서로 비교되는 경우 10% 이상 또는 20% 이상만큼 낮다. 즉, 고밀도 플라즈마 CVD 장치를 이용하여 형성된 절연층은 치밀하다고 할 수 있다.
본 실시 형태에서, 고밀도 플라즈마 CVD 장치를 이용하여 형성된 10nm 내지 50nm의 두께인 산화 질화 실리콘막(SiOxNy, 여기서 x>y>0)은 게이트 절연층(402)으로서 이용된다.
다르게는, 게이트 절연층(402)은 플라즈마 CVD 방법, 스퍼터링 방법에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 산화 하프늄층, 및 산화 탄탈층 중 임의의 것을 이용하는 단층 또는 층이 진 구조를 갖도록 형성될 수 있다. 게이트 절연층(402)은 가능한 한 수소를 적게 포함하도록 바람직하게는 스퍼터링 방법에 의해 형성된다는 점에 유의한다. 스퍼터링 방법에 의해, 산화 실리콘막을 형성하는 경우에, 실리콘 타겟 또는 석영 타겟이 타겟으로서 이용되고 산소 또는 산소와 아르곤의 혼합 가스가 스퍼터링 가스로서 이용된다. 또한, 게이트 절연층(402)은 바람직하게는 절연층(하지막)을 형성하는 상기 언급된 방법과 유사한 방법에 의해 처리실 내에 남아 있는 수분을 제거하면서 형성된다.
또 다르게는, 게이트 절연층(402)은 산화 실리콘층과 질화 실리콘층이 적층된 구조를 가질 수 있다. 예를 들어, 10nm 내지 50nm의 총 두께를 갖는 게이트 절연층이 제1 게이트 절연층으로서 산화 실리콘층(SiOx(x>0)) 그 다음에 질화 실리콘층(SiNy(y>0))이 제1 게이트 절연층 위에 제2 게이트 절연층으로서 적층되는 방식으로 형성될 수 있다.
다음에, 게이트 절연층(402) 위에, 산화물 반도체막이 10nm 내지 100nm의 두께로 형성된다(도 2a 참조).
여기서, 상술한 바와 같이, 게이트 절연층 및 산화물 반도체층의 두께의 조합은 채널 길이 L이 0.2㎛ 내지 3.0㎛의 범위 내에 있을 때 임계 전압의 변화량의 최대가 0.5V 미만으로 억제될 수 있도록 설정된다.
산화물 반도체막으로서, InMO3(ZnO)m(m>0)으로 표현되는 박막이 이용될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
본 실시 형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하는 스퍼터링 방법에 의해 형성된다. 스퍼터링 가스로서, 희가스(전형적으로, 아르곤), 산소, 또는 희가스(전형적으로, 아르곤)와 산소의 혼합 가스가 이용될 수 있다.
스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 약 수 ppm 또는 수 ppb로 감소된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링 방법에 이용되는 성막 타겟으로서, 다음의 조성비를 갖는 금속 산화물이 이용된다: In2O3:Ga2O3:ZnO는 1:1:1[몰 비]의 조성비. 다르게는, 다음의 조성비를 갖는 금속 산화물이 이용될 수 있다: In2O3:Ga2O3:ZnO는 1:1:2[몰 비]의 조성비.
성막 타겟의 충전율은 90% 내지 100%, 바람직하게는, 95% 내지 100%이다. 높은 충전율을 갖는 성막 타겟을 이용하여, 치밀한 산화물 반도체막이 형성될 수 있다.
기판은 감압하에서 처리실 내에 유지되고, 수소 및 수분이 제거된 스퍼터링 가스가 잔류 수분이 제거된 처리실 내로 도입되고, 산화물 반도체막이 타겟으로서 금속 산화물을 이용하여 절연층 위에 형성된다. 처리실 내의 잔류 수분을 제거하기 위해서, 양호하게는 흡착형의 진공 펌프가 이용된다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 양호하게 이용된다. 배기 장치는 콜드 트랩을 구비한 터보 분자 펌프일 수 있다. 크라이오펌프를 이용하여 배기된 성막실에서, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(양호하게는, 또한 탄소 원자를 포함하는 화합물) 등이 제거되어, 처리실 내에 형성된 산화물 반도체막 내의 불순물 농도가 감소될 수 있다. 기판은 산화물 반도체막이 형성될 때 가열될 수 있다.
성막 조건의 예는 다음과 같다: 기판 온도는 실온, 기판과 타겟 사이의 거리는 110mm, 압력은 0.4Pa, DC 전력은 0.5kW, 및 분위기는 산소와 아르곤을 포함하는 분위기(산소 유량은 15sccm: 아르곤 유량은 30sccm)이다. 성막시에 발생된 입자(분말 물질 또는 먼지라고도 함)이 감소될 수 있고 막 두께가 균일할 수 있기 때문에 펄스식 DC 전원을 이용하는 것이 바람직하다.
산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 산화물 반도체막이 형성될 표면에 부착된 먼지는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다는 점에 유의한다. 여기서, 역 스퍼터링은 이온이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 대조적으로, 이온이 피처리 표면에 충돌하여 표면이 개질되는 방법이다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 아르곤 분위기 대신에 이용될 수 있다는 점에 유의한다.
산화물 반도체막의 형성 전에, 열 처리(400℃ 이상 기판의 왜곡점 미만)는 불활성 가스 분위기(예를 들어, 질소, 헬륨, 네온, 또는 아르곤)에서 수행되어 게이트 절연층 내에 포함된 수소 및 물 등의 불순물이 제거된다.
다음에, 산화물 반도체막이 제2 포토리소그래피 공정을 통해 섬 형상의 산화물 반도체층으로 가공된다. 즉, 레지스트가 산화물 반도체막 위에 도포되고 레지스트 마스크를 형성하기 위해 공지된 포토리소그래피 방법에 의해 가공된다. 레지스트 마스크는 잉크제트 방법에 의해 형성될 수 있다. 레지스트 마스크는 잉크제트 방법에 의해 형성될 때, 제조 코스트가 감소될 수 있다(도 2b 참조).
다음에, 산화물 반도체층(404)은 제1 열 처리된다. 제1 열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상이고 기판의 왜곡점 미만이다. 여기서, 기판은 열 처리 장치의 하나인 전기로 내로 도입되고, 열 처리가 산화물 반도체층에 대해 1시간 동안 450℃에서 질소 분위기에서 수행된다. 제1 열 처리를 통해, 산화물 반도체층(404)의 탈수화 또는 탈수소화가 행해질 수 있다. 분위기는 온도가 열 처리 온도로부터 낮아질 때 산소 분위기로 바뀐다. 온도가 낮아질 때 분위기를 산소로 바꿈으로써, 산소가 산화물 반도체 내의 산소 결함 부분에 공급된다. 캐리어를 발생시키는 산소 결함이 제거될 때, 캐리어는 상당히 감소되므로, 본 발명의 특징인 매우 낮은 캐리어 농도를 갖는 산화물 반도체가 얻어질 수 있다.
본 명세서에서는, 질소 등의 불활성 가스 또는 희가스의 분위기 하에서의 열 처리를 탈수화 또는 탈수소화를 위한 열 처리라고 한다. 본 명세서에서, "탈수소화"는 열 처리에 의한 H2만의 제거를 나타내지 않는다. 편의상, H, OH 등의 제거를 또한 "탈수화 또는 탈수소화"라고 한다.
열 처리 장치는 전기로로 한정되지 않고, 피처리물을 저항 발열 소자 등의 발열 소자로부터의 열 전도 또는 열 복사를 이용하여 가열하는 장치를 구비한 것일 수 있다. 예를 들어, 가스 급속 열 어닐링(GRTA) 장치 또는 램프 급속 열 어닐링(LRTA) 장치 등의 급속 열 어닐링(RTA) 장치가 이용될 수 있다. LRTA 장치는 피처리물을 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 방출된 광(전자기파)의 복사에 의해 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열 처리하기 위한 장치이다. 가스로서, 질소 등의, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 또는 아르곤 등의 희가스가 이용된다.
예를 들어, 제1 열 처리로서, GRTA는 다음과 같이 수행될 수 있다. 기판은 이동하여 650℃ 내지 700℃의 고온으로 가열된 불활성 가스에 넣어져, 수분 동안 가열된 후, 이동하여 고온으로 가열된 불활성 가스로부터 추출된다. GRTA는 단시간 동안의 고온 열 처리를 가능하게 한다.
제1 열 처리에서, 물, 수소 등이 처리 분위기, 예를 들어, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스에 포함되지 않는 것이 바람직하다. 그러므로, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하로 설정된다). 산소를 이용할 때, 바람직하게는 산소의 순도가 유사한 레벨에 있다.
제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층(404)은 미결정막 또는 다결정막으로 결정화될 수 있다. 예를 들어, 산화물 반도체층은 90% 이상, 또는 80% 이상의 결정화율을 갖는 미결정 반도체층으로 되도록 결정화할 수 있다. 또한, 제1 열 처리의 조건 및 반도체층의 재료에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층으로 될 수 있다. 산화물 반도체층은 미결정 부분(1nm 이상 20nm 이하의 입경, 전형적으로 2nm 이상 4nm 이하의 입경)이 비정질 산화물 반도체층으로 혼입되는 산화물 반도체층으로 될 수 있다.
다르게는, 산화물 반도체층의 제1 열 처리는 섬 형상의 산화물 반도체층으로 아직 가공되지 않은 산화물 반도체막에 대해 수행될 수 있다. 그 경우에, 제1 열 처리 후에, 기판이 가열 장치로부터 추출되고 포토리소그래피 공정이 수행된다. 나중 단계에서 산화물 반도체층에 물이 부착되지 않는 것이 바람직하다는 점에 유의한다.
산화물 반도체층의 탈수화 또는 탈수소화를 위한 열 처리는 다음 타이밍 중 어느 하나에서 수행될 수 있다: 산화물 반도체층이 형성된 후; 소스 및 드레인 전극층이 산화물 반도체층 위에 형성된 후; 및 산화물 절연층이 소스 전극층 및 드레인 전극층 위에 형성된 후.
상기 조건 하에서 충분히 탈수화 또는 탈수소화된 산화물 반도체층에서, 탈수화 또는 탈수소화된 산화물 반도체층의 온도가 450℃까지 증가될 때에도 수분의 방출을 나타내는 스펙트럼 내의 2개의 피크 중 적어도 250℃ 내지 300℃ 부근에서 의 피크가 승온 탈착 가스 분석법(thermal desorption spectroscopy)(TDS)에 의해 검출되지 않는다.
반도체층(404)이 섬 형상을 갖도록 형성된 후에, 도전막이 게이트 절연층(402) 및 산화물 반도체층(404) 위에 형성된다.
도전막은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 상기 원소들을 그 주성분으로 포함하는 합금; 상기 원소들의 조합을 포함하는 합금 등을 이용하여 형성된다. 도전막은 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속층이 알루미늄, 구리 등의 금속층 위 및/또는 아래에 형성되는 구성을 가질 수 있다. 알루미늄을 이용하는 경우에, 알루미늄막 내의 힐록 및 위스커의 발생을 방지하는 원소, 즉 실리콘, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 이트륨이 첨가된 알루미늄 재료가 순수 알루미늄 대신에 이용되어, 내열성이 증가될 수 있다.
다르게는, 도전막은 도전성 금속 산화물을 이용하여 형성될 수 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO로 축약), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함하는 금속 산화물 재료 중 임의의 것이 이용될 수 있다.
다음에, 제3 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고 도전막이 선택적으로 에칭되어, 소스 전극층(445a) 및 드레인 전극층(445b)이 형성된다. 그 후, 레지스트 마스크가 제거된다(도 2c 참조).
소스 전극층(445a) 및 드레인 전극층(445b)을 형성하기 위해 이용되는 레지스트 마스크가 잉크제트 방법에 의해 형성될 수 있다. 레지스트 마스크가 잉크제트 방법으로 형성될 때, 포토마스크는 이용되지 않으므로, 제조 코스트가 감소될 수 있다.
다음에, 산화물 절연층(427)이 산화물 반도체층(404), 소스 전극층(445a), 및 드레인 전극층(445b) 위에 형성된다(도 2d 참조). 산화물 절연층(427)은 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 이용하여 형성된다. 본 실시 형태에서, 산화물 절연층(427)은 스퍼터링 방법에 의해 산화 실리콘막으로 형성된다.
두께가 1nm 이상인 산화물 절연층(427)은 물 및 수소 등의 불순물이 산화물 절연층(427) 내로 혼입되지 않는 방법을 이용하여 적절히 형성될 수 있다. 본 실시 형태에서, 산화 실리콘막은 스퍼터링 방법으로 산화물 절연층(427)용으로 형성된다. 성막 시의 기판 온도는 실온 내지 300℃이고, 본 실시 형태에서는 100℃이다. 성막 시에 물 또는 수소 등의 불순물이 들어오는 것을 방지하기 위해, 2분 내지 10분 동안 150℃ 내지 350℃의 온도에서 감압하에서 프리베이킹을 수행하여 표면에 부착된 수분 등이 성막 전에 휘발되어, 공기에 노출하지 않고 산화물 절연층(427)을 형성하는 것이 바람직하다. 희가스(전형적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(전형적으로 아르곤)와 산소를 포함하는 혼합 분위기에서 스퍼터링 방법으로 산화 실리콘막이 형성될 수 있다. 또한, 산화 실리콘 타겟 또는 실리콘 타겟이 타겟으로서 이용될 수 있다. 예를 들어, 실리콘 타겟을 이용하여, 산소 및 희가스의 분위기에서 스퍼터링 방법으로 산화 실리콘막이 형성될 수 있다. 산화물 반도체층과 접하여 형성되는 산화물 절연층은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고 외부로부터 이러한 불순물의 진입을 저지하는 무기 절연막을 이용하여 형성된다.
다음에, 제2 열 처리가 질소 분위기(바람직하게는 200℃ 내지 400℃, 예를 들어 250℃ 내지 350℃) 등의 불활성 가스 분위기에서 수행된다. 예를 들어, 제2 열 처리는 1시간 동안 250℃에서 질소 분위기에서 수행된다. 다르게는, RTA 처리가 단기간 동안 고온에서 수행될 수 있다. 제2 열 처리는 산화물 절연층(427)이 산화물 반도체층(404)의 일부와 접하는 상태에서 수행된다. 제2 열 처리를 통해, 제1 열 처리(탈수화 또는 탈수소화)를 통해 더 낮은 저항으로 된 산화물 반도체층(404)은 산소 과잉 상태에 있다. 따라서, 산화물 반도체층(404)은 보다 높은 저항(i형)을 가질 수 있다.
본 실시 형태에서, 제2 열 처리는 산화 실리콘막의 형성 후에 수행되지만, 열 처리의 타이밍은, 산화 실리콘막의 형성 후인 한 산화 실리콘막의 형성 직후로 한정되지 않는다. 열 처리의 타이밍은 상기한 타이밍으로 한정되지 않고, 예를 들어, 포토리소그래피 공정 또는 성막 단계의 전과 후에 복수 회 수행될 수 있다는 점에 유의한다.
또한, 열 처리는 공기 중에서 1시간 내지 30시간 동안 100℃ 내지 200℃에서 수행될 수 있다. 이 열 처리는 고정된 가열 온도에서 수행될 수 있다. 다르게는, 가열 온도의 다음의 변화가 복수 회 반복적으로 행해질 수 있다: 가열 온도는 실온에서 100℃ 내지 200℃까지 승온된 후 실온으로 떨어진다. 또한, 이 열 처리는 산화물 절연층의 형성 전에 감압 하에서 수행될 수 있다. 감압 하에서, 가열 시간이 단축될 수 있다.
다음에, 보호 절연층인 절연층(428)은 산화물 절연층(427) 위에 형성된다(도 2e 참조). 절연층(428)으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 등이 이용된다. 본 실시 형태에서, 절연층(428)은 스퍼터링 방법에 의해 질화 실리콘막으로 형성된다.
산화물 반도체막이 형성될 때, 분위기 내의 잔류 수분이 제거되고 막 내의 수분이 상술한 방식으로 열 처리에 의해 제거되므로, 산화물 반도체막 내의 수소 및 수소화물의 농도가 감소될 수 있다. 또한, 산소를 포함하는 분위기에서의 어닐링 처리 또는 산화물 반도체막이 산화물 절연층과 접하는 동안의 어닐링 처리가 수행되어, 산소가 산소 결함에 공급될 수 있다. 따라서, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 실리콘의 진성 캐리어 농도인 1.45×1010/cm3 이하인 진성 또는 실질적으로 진성인 산화물 반도체를 포함하는 절연 게이트 트랜지스터가 제공될 수 있다.
또한, 절연 게이트 트랜지스터의 채널 길이, 및 산화물 반도체층 및 게이트 절연층의 두께를 바람직하게 제어함으로써, 쇼트-채널 효과가 그러한 진성 또는 실질적으로 진성인 산화물 반도체에서 최대한 억제될 수 있다.
본 실시 형태에서 설명된 구성은 다른 실시 형태들 및 예에서 설명된 구성들 중 임의의 것과 적절히 조합될 수 있다는 점에 유의한다.
(실시 형태 2)
본 발명의 실시 형태에 따르면, 산화물 반도체 내의 캐리어의 도너(또는 억셉터)가 될 불순물이 상당히 낮은 레벨로 감소되어, 반도체는 진성 또는 실질적으로 진성으로 되고, 산화물 반도체는 절연 게이트 트랜지스터용으로 이용된다. 본 실시 형태에서, 절연 게이트 트랜지스터가 진성 또는 실질적으로 진성인 반도체를 포함한다는 사실이 평가용 소자(TEG라고 함)로 얻어진 오프 전류의 측정값과 밴드도를 이용하여 설명된다.
도 3은 3㎛의 채널 길이 L 및 50㎛의 채널 폭 W을 각각 갖는 200개의 절연 게이트 트랜지스터가 병렬로 접속된 3㎛의 채널 길이 L 및 10000㎛의 채널 폭 W을 갖는 절연 게이트 트랜지스터의 초기 특성을 도시한다. 또한, 도 4a는 상면도이고 도 4b는 그 부분 확대도이다. 도 4b의 점선으로 둘러싸인 영역은 3㎛의 채널 길이 L, 50㎛의 채널 폭 W, 및 1.5㎛의 Lov 길이를 갖는 일단의 절연 게이트 트랜지스터이다. 절연 게이트 트랜지스터의 초기 특성을 측정하기 위해, 소스-드레인 전류(이후, 드레인 전류 또는 ID라고 함)의 변화 특성, 즉, VG-ID 특성이, 기판 온도가 실온이고, 소스와 드레인 간의 전압(이후 드레인 전압 또는 VD라고 함)이 10V이고, 소스와 게이트 간의 전압(이후 게이트 전압 또는 VG라고 함)이 -20V와 +20V 사이에서 변화하는 조건하에서 측정되었다. 도 3은 -20V 내지 +5V 범위에서의 VG를 도시한다는 점에 유의한다.
도 3에 도시한 바와 같이, 10000㎛의 채널 폭 W을 갖는 절연 게이트 트랜지스터는 전압 VD가 1V 및 10V일 때, 측정 장치(반도체 파라미터 분석기, 에질런트 테크놀로지사(Agilent Technologies Inc.)에 의해 제조된 Agilent 4156C)의 분해능(100fA) 이하인, 1×10-13A 이하의 오프 전류를 가진다.
즉, 노멀리 오프의 전기적 특성을 갖는 절연 게이트 트랜지스터가 절연 게이트 트랜지스터의 단위 채널 폭당 드레인 전류(즉, 드레인 전류를 채널 폭(단위:㎛)으로 나눈 값)가 드레인 전압이 1V 내지 10V의 범위 내의 소정의 전압일 때 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더 바람직하게는 1aA/㎛ 이하일 수 있다.
측정에 이용된 절연 게이트 트랜지스터를 제조하는 방법이 설명될 것이다.
먼저, 질화 실리콘막이 CVD 방법에 의해 글래스 기판 위에 형성되었고, 산화 질화 실리콘층이 질화 실리콘층 위에 형성되었다. 산화 질화 실리콘층 위에는, 텅스텐층이 스퍼터링 방법에 의해 게이트 전극층으로서 형성되었다. 여기서, 텅스텐층은 게이트 전극층을 형성하도록 선택적으로 에칭되었다.
다음에, 100nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 게이트 전극층 위에 게이트 절연층으로서 형성되었다.
다음에, 50nm의 두께를 갖는 산화물 반도체막이 In-Ga-Zn-O계 금속 산화물 반도체 타겟(몰 비로, In2O3:Ga2O3;ZnO=1:1:2)을 이용하는 스퍼터링 방법에 의해 게이트 절연층 위에 형성되었다. 여기서, 산화물 반도체막은 섬 형상의 산화물 반도체층을 형성하도록 선택적으로 에칭되었다.
그 다음에, 제1 열 처리가 1시간 동안 450℃에서 클린 오븐에서 질소 분위기에서 산화물 반도체층에 대해 수행되었다.
다음에, (150nm의 두께를 갖는) 티타늄층이 스퍼터링 방법에 의해 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 형성되었다. 여기서, 티타늄층을 선택적으로 에칭함으로써, 소스 전극층 및 드레인 전극층이 각각의 절연 게이트 트랜지스터가 3㎛의 채널 길이 L 및 50㎛의 채널 폭을 갖도록 형성되었다. 3㎛의 채널 길이 L 및 50㎛의 채널 폭 W을 각각 갖는 200개의 절연 게이트 트랜지스터를 병렬로 접속함으로써, 3㎛의 채널 길이 L 및 10000㎛의 채널 폭 W을 갖는 절연 게이트 트랜지스터가 얻어졌다.
다음에, 산화 실리콘층이 반응성 스퍼터링 방법에 의해 산화물 반도체층과 접하여 300nm의 두께로 보호 절연층으로서 형성되었다. 여기서, 보호 절연층인 산화 실리콘층은 개구 부분들이 게이트 전극층, 소스 전극층, 및 드레인 전극층 위에 형성되도록 선택적으로 에칭되었다. 그 후, 제2 열 처리가 질소 분위기에서 1시간 동안 250℃에서 수행되었다.
다음에, 열 처리가 VG-ID 특성의 측정 전에 10시간 동안 150℃에서 수행되었다.
상기 공정을 통해, 보텀 게이트형의 절연 게이트 트랜지스터가 제조되었다.
절연 게이트 트랜지스터의 오프 전류가 도 3에 도시한 바와 같이 약 1×10-13A인 이유는 산화물 반도체층 내의 수소의 농도 및 산화물 반도체층 내의 산소 결함이 상기 제조 공정에서 충분히 감소될 수 있었기 때문이다. 산화물 반도체층 내의 수소 농도는 5×1019원자/cm3 이하, 바람직하게는, 5×1018원자/cm3 이하, 더 바람직하게는, 5×1017원자/cm3 이하, 더 바람직하게는, 1×1016원자/cm3 이하이다. 산화물 반도체층 내의 수소의 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정되었다는 점에 유의한다.
In-Ga-Zn-O계 산화물 반도체를 이용하는 예가 상술되었지만, 본 발명의 실시 형태는 이로 특정하게 한정되지 않는다. In-Sn-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체 등의 다른 산화물 반도체 재료가 이용될 수 있다. 다른 산화물 반도체 재료로서, 2.5 중량% 내지 10 중량%의 Al과 혼합된 In-Al-Zn-O계 산화물 반도체 또는 2.5 중량% 내지 10 중량%의 Si과 혼합된 In-Zn-O계 산화물 반도체가 이용될 수 있다.
C-V 측정에서 측정된 산화물 반도체층의 캐리어 농도는 실리콘의 것과 등가이거나 실리콘의 것 이하이다.
절연 게이트 트랜지스터는 10nm 내지 1000nm의 채널 길이 L을 가질 수 있다. 그 경우에, 회로 동작 속도가 증가될 수 있고, 오프 전류가 극도로 작기 때문에 전력 소비가 더 감소될 수 있다.
또한, 회로 설계에 있어서, 산화물 반도체층은 절연 게이트 트랜지스터가 오프일 때 절연체로서 간주될 수 있다.
그 후, 본 실시 형태에서 제조된 절연 게이트 트랜지스터의 오프 전류의 온도 특성이 평가되었다. 온도 특성은 절연 게이트 트랜지스터가 이용되는 최종 제품의 내환경성, 성능의 유지 등을 고려하여 중요하다. 물론 보다 작은 양의 변화가 바람직하고 이는 제품의 설계 자유도를 증가시킨다.
온도 특성에 대해, 절연 게이트 트랜지스터를 구비한 기판이 -30℃, 0℃, 25℃, 40℃, 60℃, 80℃, 100℃, 및 120℃의 각각의 일정한 온도로 유지되고, 드레인 전압은 6V이고, 게이트 전압은 -20V와 +20V 사이에서 변화하는 조건하에서 항온조를 이용하여 VG-ID 특성이 얻어졌다.
도 5a는 상기 온도들에서 측정되고 서로 중첩된 VG-ID 특성을 도시하고, 도 5b는 도 5a의 점선으로 둘러싸인 오프 전류의 범위의 확대도를 도시한다. 도면에서 화살표로 표시된 최우측 곡선은 -30℃에서 얻어진 곡선이고, 최좌측 곡선은 120 ℃에서 얻어진 곡선이고, 다른 온도들에서 얻어진 곡선들은 최우측 곡선과 최좌측 사이에 위치한다. 온 전류의 온도 의존성은 거의 관찰되지 않았다. 한편, 도 5b의 확대도에서 또한 분명히 보이는 바와 같이, 오프 전류는 -20V의 게이트 전압의 근방을 제외한 모든 온도에서, 측정 장치의 분해능에 근접한 1×10-12A 이하이고, 오프 전류의 온도 의존성은 관찰되지 않는다. 즉, 120℃의 고온에서도, 오프 전류는 1×10-12A 이하로 유지되고, 채널 폭 W가 10000㎛인 경우에, 오프 전류는 상당히 작다는 것을 알 수 있다.
따라서, 고순도화에 의해 얻어진 진성 또는 실질적으로 진성인 산화물 반도체(순도화된 산화물 반도체)를 포함하는 절연 게이트 트랜지스터는 온도에 대한 오프 전류의 의존성을 거의 나타내지 않는다. 도 7a에 도시한 바와 같이, 도전형이 진성형에 극도로 가까워지고 페르미 레벨이 금지대의 중앙에 위치되기 때문에 고순도화된 산화물 반도체는 온도에 대한 의존성을 나타내지 않는다고 말할 수 있다. 이것은 또한 산화물 반도체가 3eV 이상의 에너지 갭을 갖고 있고 매우 적은 수의 열적으로 여기된 캐리어를 포함한다는 사실에 기인한다. 또한, 소스 영역 및 드레인 영역은 축퇴된 상태에 있게 되어, 이 또한 온도에 대한 의존성이 없게 되는 요인이다. 절연 게이트 트랜지스터는 축퇴된 소스 영역으로부터 산화물 반도체로 주입된 캐리어로 주로 동작되고, 상기 특성(온도로부터의 오프 전류의 독립성)은 온도로부터의 캐리어 농도의 독립성으로 설명될 수 있다. 이러한 극도로 낮은 오프 전류는 이후 에너지 밴드도를 참조하여 설명된다.
도 6은 산화물 반도체를 포함하는 역 스태거형의 절연 게이트 트랜지스터의 종단면도이다. 산화물 반도체층(OS)은 게이트 절연층(GI)을 사이에 두고 게이트 전극층(GE1) 위에 제공되고, 소스 전극층(S) 및 드레인 전극층(D)이 그 위에 제공된다.
도 7a 및 도 7b는 도 6의 선 A-A'를 따라 절취한 단면의 에너지 밴드도(모식도)이다. 도 7a는 소스에 공급된 전위가 드레인에 공급된 전위(VD=0V)와 동일한 경우를 도시하고, 도 7b는 소스에 대한 양의 전위가 드레인에 공급되는 경우(VD>0)를 도시한다.
도 8a 및 도 8b는 도 6의 선 B-B'를 따라 절취한 단면의 에너지 밴드도(모식도)이다. 도 8a는 양의 전위(VG>0)가 게이트(G1)에 공급되는, 즉, 캐리어(전자)가 소스와 드레인 사이에 흐르는 온 상태인 경우를 도시한다. 도 8b는 음의 전위(VG<0)가 게이트(G1)에 공급되는, 즉, 오프 상태(소수 캐리어가 흐르지 않는 경우)인 경우를 도시한다.
도 9는 진공 레벨, 금속의 일 함수(φM), 및 산화물 반도체의 전자 친화력(χ) 간의 관계를 도시한다.
종래의 산화물 반도체는 일반적으로 n형이고, 이 경우에, 페르미 레벨(Ef)은 밴드 갭의 중앙에 있는 진성 페르미 레벨(Ei)과 떨어져 있고 전도대 가까이에 위치한다. 산화물 반도체 내의 수소는 부분적으로 도너로 되고 n형 산화물 반도체를 발생하는 요인 중의 하나라고 알려져 있다.
반대로, 본 발명의 실시 형태에 따른 산화물 반도체는 다음의 방식으로 진성(i형) 또는 실질적으로 진성으로 되는 산화물 반도체이다: n형 불순물인 수소는 고순도화를 위해 산화물 반도체로부터 제거되어, 산화물 반도체는 산화물 반도체의 주성분 이외의 불순물을 가능한 한 적게 포함하게 된다. 즉, 본 발명의 실시 형태의 특징은 산화물 반도체가 불순물의 첨가가 아니라 수소 및 물 등의 불순물이 최소로 감소하는 것에 의해 고순도화된 i형(진성) 반도체로 되거나 그에 가깝게 된다는 것이다. 따라서, 페르미 레벨(Ef)은 진성 페르미 레벨(Ei)과 비교될 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15eV인 경우, 전자 친화력(χ)은 4.3eV이다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우에, 전자에 대한 쇼트키 장벽이 금속과 산화물 반도체 사이의 계면에서 형성되지 않는다.
즉, 금속의 일 함수(φM)가 산화물 반도체의 전자 친화력(χ)과 동일한 경우에, 도 7a의 그러한 밴드도(모식도)가 금속과 산화물 반도체가 서로 접하여 있을 때 나타내어진다.
도 7b에서, 검은 도트(●)는 전자를 표시한다. 양의 전위가 드레인에 공급될 때, 전자는 산화물 반도체 내로 주입되도록 배리어(h)를 가로지르고, 드레인으로 흐른다. 그 경우에, 배리어(h)의 높이는 게이트 전압 및 드레인 전압에 의존한다. 양의 드레인 전압이 인가될 때, 배리어(h)의 높이는, 전압이 인가되지 않는, 즉 밴드갭(Eg)의 반인 경우의 도 7a에서의 배리어의 높이보다 낮다.
그때, 도 8a에 도시한 바와 같이, 산화물 반도체 내로 주입된 전자는 산화물 반도체를 통해 흐른다. 또한, 도 8b에서, 음의 전위가 게이트 전극(G1)에 공급될 때, 소수 캐리어인 정공은 실질적으로 존재하지 않는다. 따라서, 전류값은 가능한 한 0에 가깝다.
예를 들어, 1×104㎛의 채널 폭 W 및 3㎛의 채널 길이를 갖는 절연 게이트 트랜지스터에서도, 오프 전류는 실온에서 10-13A 이하일 수 있고 부임계(subthreshold) 스윙(S 값)은 0.1V/dec일 수 있다(게이트 절연층의 두께: 100nm).
실리콘 반도체의 진성 캐리어 농도는 1.45×1010/cm3(300K)이고 캐리어는 실온에서도 존재한다는 점에 유의한다. 이것은 열적으로 여기된 캐리어가 실온에서도 존재한다는 것을 의미한다. 또한, 실리콘 반도체의 밴드 갭이 1.12eV이기 때문에, 실리콘 반도체를 이용하는 트랜지스터의 오프 전류는 온도에 따라 크게 변동한다.
그러므로, 트랜지스터용으로 넓은 밴드 갭을 갖는 산화물 반도체를 간단히 사용하지 않고 주성분 이외의 불순물이 가능한 한 그 안에 포함되는 것을 방지하도록 산화물 반도체를 고순도화함으로써, 즉, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 실리콘의 진성 캐리어 농도인 1.45×1010/cm3 이하가 되도록 하여, 실제 동작 온도에서 열적으로 여기될 캐리어가 대부분 제거될 수 있고, 트랜지스터는 소스측으로부터 주입된 전자만으로 동작할 수 있다. 따라서, 그 오프 전류가 1×10-13A 이하로 감소되고 온도 변화로 인해 거의 변하지 않는 트랜지스터를 얻는 것이 가능하여, 트랜지스터는 극도로 안정한 방식으로 동작할 수 있다.
본 발명의 실시 형태의 기술적인 아이디어는 불순물이 산화물 반도체에 첨가되지 않고 반대로 산화물 반도체 자체가 그 안에 바람직하지 않게 존재하는 물 또는 수소 등의 불순물을 제거함으로써 고순도화된다는 것이다. 바꾸어 말하면, 본 발명의 실시 형태의 특징은 산화물 반도체 자체가 도너 레벨을 형성하는 물 또는 수소를 제거하고 제거시에 산소-결함 상태로 된 산화물 반도체에 산소를 공급함으로써 고순도화된다는 것이다.
산화물 반도체에서, 성막 직후에도, 수소가 2차 이온 질량 분석법(SIMS)에 의해 1020/cm3 정도로 관찰되었다. 본 발명의 실시 형태의 기술적인 아이디어는 도너 레벨을 형성하는 물 또는 수소 등의 불순물을 의도적으로 제거하고 물 또는 수소를 제거하는 것과 동시에 감소한 산소를 산화물 반도체에 첨가함으로써 전기적으로 i형(진성) 반도체를 얻기 위해 산화물 반도체를 고순도화하는 것이다.
결과적으로, 산화물 반도체는 수소를 거의 포함하지 않고 캐리어를 가능한 한 적게 포함하는 것이 바람직하다. 산화물 반도체는 절연 게이트 트랜지스터에 사용될 때, 전류의 캐리어를 의도적으로 포함시키기보다는, 캐리어가 제거되고 소스로부터 공급된 캐리어(전자)의 통로로서의 의미가 부여된 고순도화된 i형(진성) 반도체이다.
결과적으로, 캐리어는 산화물 반도체로부터 완전히 제거되거나 또는 상당히 감소되어, 절연 게이트 트랜지스터의 오프 전류가 감소될 수 있는 것이 본 발명의 실시 형태의 기술적 아이디어이다. 즉, 기준으로서 수소의 농도는 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더 바람직하게는 5×1017/cm3, 더 바람직하게는 1×1016/cm3 이하이어야 한다. 케리어 농도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 실리콘의 진성 캐리어 농도인 1.45×1010/cm3 이하이어야 한다. 본 발명의 실시 형태의 기술적인 아이디어에 따르면, 이상적인 수소 농도 및 캐리어 농도는 제로 또는 제로에 가깝다.
또한, 결과적으로, 산화물 반도체는 통로로서 기능하고, 산화물 반도체 자체는 캐리어를 공급하지 않거나 극소수로 공급하도록 고순도화된 i형(진성) 반도체이고, 캐리어는 소스 또는 드레인 측 위의 전자에 의해 공급된다.
따라서, 오프 전류가 가능하면 작은 것이 바람직하고, 본 발명의 실시 형태의 특징은 1V 내지 10V의 드레인 전압이 인가되는 절연 게이트 트랜지스터의 특성에서, 채널 폭의 마이크로미터당 오프 전류는 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더 바람직하게는 1aA/㎛ 이하라는 것이다.
본 실시 형태는 다른 실시 형태들 및 예에서 설명된 구성들 중 임의의 것과 적절히 조합하여 구현될 수 있다.
(실시 형태 3)
본 발명의 실시 형태에서, 진성 또는 실질적으로 진성으로 된 산화물 반도체는 절연 게이트 트랜지스터에 적용된다. 진성 또는 실질적으로 진성인 반도체에서, 공핍층은 확장하기 쉬우므로 쇼트-채널 효과가 쉽게 일어나는 것이라고 할 수 있다. 본 실시 형태에서, 쇼트-채널 효과가 억제될 수 있는, n 채널 절연 게이트 트랜지스터의 채널 길이의 범위 및 산화물 반도체층 및 게이트 절연층의 두께의 범위에 대해 설명한다.
일반적으로, 채널 길이가 짧을 때, 공핍층은 소스 영역 및 드레인 영역으로부터 채널 영역으로 확장하기 쉬우므로, 게이트 전압과의 온 및 오프의 제어가 어렵다. 바꾸어 말하면, 소위 쇼트-채널 효과가 일어나기 쉽다. 공핍층의 두께는 채널 내의 도너의 농도에 의존한다. 도너의 농도가 감소됨에 따라, 공핍층의 폭은 증가하기 쉽다. 특히, 본 발명의 실시 형태에 따른 절연 게이트 트랜지스터에서, 상당히 낮은 캐리어 농도를 갖는 진성 또는 실질적으로 진성인 산화물 반도체층이 채널 형성 영역에 사용되기 때문에 쇼트-채널 효과는 쉽게 일어난다.
쇼트-채널 효과가 일어날 때, 예를 들어, 임계 전압은 감소하고, 부임계 스윙 및 오프 전류는 증가하고, 소스와 드레인 간의 내압은 감소하므로, 트랜지스터의 특성이 상당히 악화된다. 이전에, 대부분의 경우에, 채널 내의 도너 또는 억셉터의 농도는 쇼트-채널 효과가 억제될 수 있도록 실리콘 반도체에서 증가된다. 왜냐하면 절연 게이트 트랜지스터의 소스 또는 드레인 및 채널은 pn 접합에 의해 제어될 수 있기 때문이다. 그러나, 본 발명의 실시 형태에서 이용된 산화물 반도체에서, 일반적으로, 억셉터의 농도를 상승시켜 정공을 증가시키고 pn 접합을 형성하는 것이 어렵고, 오프 전류가 증가되기 때문에 채널 내의 도너의 농도를 상승시키는 것은 바람직하지 않다. 본 발명의 실시 형태에 따르면, 진성 또는 실질적으로 진성인 산화물 반도체가 채널 형성층에 사용된다. 따라서, 채널 내의 도너 또는 억셉터의 농도를 상승시키는 것 대신에, 드레인 전계로 인한 공핍층의 확장이 가능하면 많이 억제될 수 있도록 산화물 반도체층의 두께를 감소하고 쇼트-채널 효과를 억제하는데 있어서, 드레인 전계의 영향이 상대적으로 감소되도록 게이트 절연층의 두께를 감소하여 게이트 전계를 증가시키는 것이 효과적이다. 본 발명의 실시 형태에서, 다음의 과학적 계산에 의해 얻어진 결과가 임계 전압에 초점을 두어 설명될 것이다. 쇼트-채널 효과가 최대한 억제될 수 있는, 채널 길이의 제한된 범위에 대한 산화물 반도체층 및 게이트 절연층의 두께의 양호한 범위가 계산된다.
도 10은 과학적 계산에 이용된 절연 게이트 트랜지스터의 구성 모델을 도시한다. 절연 게이트 트랜지스터는 실시 형태 1 및 2에서 유사하게 채택된 역 스태거형이고 게이트 전극층, 게이트 절연층, 산화물 반도체층, 소스 전극층, 드레인 전극층, 소스 전극층과 접하여 형성된 산화물 절연층, 드레인 전극층, 및 산화물 반도체층을 포함한다. 보텀 컨택트형 또는 톱 게이트 형의 구성 모델이 사용될 수 있고 그 경우에 등가값이 아래에 설명되는 △Vth로서 얻어진다는 점에 유의한다.
여기서, 예를 들어, 텅스텐 또는 몰리브덴이 게이트 전극층에 이용되고, 산화 질화 실리콘막이 게이트 전극층에 이용되고, In-Ga-Zn-O막이 산화물 반도체층에 이용되고, 티타늄이 소스 전극층 및 드레인 전극층에 이용된다. 표 1은 과학적 계산에 이용된 파라미터를 표시한다. Nd, Eg, φm, 및 χ는 각각 도너의 농도, 밴드 갭, 일 함수, 및 전자 친화력을 나타낸다. 계산은 파라미터의 수치 값들을 이용하여 수행되고, 그들이 등가적 수치 값들을 가지는 한 다른 재료가 이용될 수 있다. 하이픈으로 표시된 항목은 계산에 이용되지 않은 것이다.
Figure pat00001
계산 대상인 절연 게이트 트랜지스터의 채널 길이(L)의 범위는 쇼트-채널 효과가 현저하게 나타나기 시작되는 범위 및 산화물 반도체를 포함하는 장치의 실제적 범위를 고려하여 0.2㎛ 내지 3.0㎛(0.2㎛, 0.3㎛, 0.4㎛, 0.5㎛, 0.7㎛, 1.0㎛, 2.0㎛, 및 3.0㎛)이었다. 게이트 절연층의 두께(TOX)의 범위는 10nm 내지 100nm(10nm, 20nm, 50nm, 및 100nm)이었다. 산화물 반도체층의 두께(TOS)는 15nm 내지 500nm(15nm, 30nm, 50nm, 및 100nm)이었다. 또한, 채널 내의 도너의 농도 Nd는 산화물 반도체의 진성 캐리어 농도 Ni, 즉, 1.7×10-8/cm3인 것으로 가정되었다. 다른 항목들도 표 1에 나타낸 수치 값들로 되는 것으로 가정되었고 실바코 데이터 시스템즈사(Silvaco Data Systems Inc.)에 의해 제조된 장치 시뮬레이터 "Atlas"가 계산에 이용되었다. 이동도 모델로서, "일정한 낮은 전계 이동도 모델"이 이용되었고, 진성 전자 이동도 및 진성 정공 이동도는 각각 15cm2/V·sec 및 0.1cm2/V·sec인 것으로 가정되었다. 또한, 전도대의 유효 상태 밀도(300K 시) 및 가전자대의 유효 상태 밀도(300K 시)는 각각 5×1018/cm3인 것으로 가정되었고, 드레인 전압이 1V일 때의 임계 전압은 얻어진 전류-전압 특성으로부터 계산되었다.
도 11a 내지 도 11d는 수평 축과 수직 축이 각각 채널 길이(L) 및 임계 전압(Vth)을 나타내는, 산화물 반도체층의 다른 두께(TOS)의 경우에서의 계산 결과가 그려진 그래프를 도시한다. 도 11a 내지 도 11d는 게이트 절연층의 각각의 두께(TOX)의 경우의 결과를 도시한다.
각각의 그래프는 채널 길이가 감소됨에 따라 임계 전압이 감소하는 경향을 보여 준다. 이것은 쇼트-채널 효과로 인한 임계 전압의 변화이다. 그래프로부터, 임계 전압의 변화는 산화물 반도체층 및 게이트 절연층의 두께가 감소될수록 억제된다는 것을 알 수 있다.
표 2는 임계 전압의 변화량(△Vth)의 최대는 채널 길이 L이 3.0㎛인 경우와 채널 길이 L이 0.2㎛인 경우 간의 임계 전압의 차이(△Vth=Vth(L=3.0㎛)-Vth(L=0.2㎛))인 것으로 가정되는 결과를 총체적으로 보여 준다.
Figure pat00002
여기서, △Vth는 낮을수록 좋다. 반도체 장치의 설계 자유도를 향상시키기 위해서, △Vth가 0.5V 미만, 바람직하게는, 0.25V 이하, 더 바람직하게는 0.1V 이하일 수 있도록 산화물 반도체층 및 게이트 절연층의 두께가 설정될 때 소자가 형성된다.
△Vth를 0.5V 미만으로 억제하기 위해서는, 게이트 절연층의 두께 및 산화물 절연층의 두께를 각각 10nm 내지 20nm 및 15nm 내지 100nm, 또는 각각 20nm 내지 50nm 및 15nm 내지 30nm로 설정하는 것이 바람직하다. △Vth를 0.25V 이하로 억제하기 위해서는, 게이트 절연층의 두께 및 산화물 절연층의 두께를 각각 10nm 내지 20nm 및 15nm 내지 50nm, 또는 각각 20nm 내지 50nm 및 15nm 이하로 설정하는 것이 바람직하다. △Vth를 0.1V 이하로 억제하기 위해서는, 게이트 절연층의 두께 및 산화물 절연층의 두께를 각각 10nm 내지 20nm 및 15nm 이하로 설정하는 것이 바람직하다.
따라서, 다른 채널 길이의 경우들 간의 타겟 △Vth는 과학적 계산에 의해 계산되고, △Vth가 작을 수 있도록 산화물 반도체층 및 게이트 절연층의 두께가 설정될 때 장치가 형성된다. 이에 따라, 반도체 장치의 설계 유연성을 증가시킬 수 있다.
본 실시 형태는 다른 실시 형태들 및 예에서 설명된 구성들 중 임의의 것과 적절히 조합하여 구현될 수 있다.
(실시 형태 4)
실시 형태 1 내지 3에서 설명된 절연 게이트 트랜지스터를 이용하는 반도체 장치는 다양한 전자 기기(게임기를 포함함)에 적용될 수 있다. 전자 장치의 예는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고 함), 컴퓨터, 컴퓨터 주변 장치, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 사진 액자, 이동 전화(이동 전화 핸드셋 또는 이동 전화 장치라고 함), 휴대형 게임 콘솔, 휴대형 정보 단말, 오디오 재생 장치, 빠징코 머신 등의 대형 게임 머신 등이다.
도 12a는 텔레비전 장치의 예를 도시한다. 텔레비전 장치(9600)에서, 표시부(9603)가 하우징(9601) 내에 통합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치 또는 별도의 리모트 컨트롤러(9610)로 조작될 수 있다. 채널과 볼륨이 리모트 컨트롤러(9610)의 조작 키(9609)로 스위치되고 제어되어 표시부(9603) 위에 표시된 화상이 제어될 수 있다. 또한, 리모트 컨트롤러(9610)는 리모트 컨트롤러(9610)로부터 출력된 데이터를 표시하는 표시부(9607)를 구비할 수 있다.
텔레비전 장치(9600)는 수신기, 모뎀 등을 구비할 수 있다는 점에 유의한다. 수신기를 사용하여, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 장치가 모뎀을 통해 유선 또는 무선으로 통신망과 접속될 때, 일방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 간, 또는 수신기들 간) 정보 통신이 수행될 수 있다.
도 12b는 디지털 사진 액자의 예를 도시한다. 예를 들어, 디지털 사진 액자(9700)에서, 표시부(9703)가 하우징(9701) 내에 통합된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라 등으로 찍은 화상의 데이터를 표시하고 통상적인 사진 액자로서 기능할 수 있다.
디지털 사진 액자(9700)는 조작부, 외부 접속부(USB 단자, USB 케이블 등의 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등을 구비한다는 점에 유의한다. 이들 구성 요소가 표시부가 제공되는 표면 위에 제공될 수 있지만, 이들을 디지털 사진 액자(9700)의 설계를 위해 측면 또는 배면에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 찍은 화상의 데이터를 저장하는 메모리가 디지털 사진 액자의 기록 매체 삽입부 내에 삽입되어, 화상이 전송되어 표시부(9703)에 표시될 수 있다.
디지털 사진 액자(9700)는 데이터를 무선으로 송수신할 수 있다. 원하는 화상 데이터가 무선으로 전송되어 표시될 수 있는 구성이 이용될 수 있다.
도 13a는 연결부(9893)로 접속된 하우징(9881) 및 하우징(9891)의 2개의 하우징으로 구성되어 개폐될 수 있는 휴대형 게임기이다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891) 내에 통합된다. 또한, 도 13a에 도시된 휴대형 게임기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가짐), 및 마이크로폰(9889)) 등을 구비한다. 물론 휴대형 게임기의 구성은 상기로 한정되지 않고 본 발명의 반도체 장치를 적어도 구비한 다른 구성이 이용될 수 있다. 휴대형 게임기는 적절히 다른 부속품을 포함할 수 있다. 도 13a에 도시된 휴대형 게임기는 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 그것을 표시부에 표시하는 기능, 및 무선 통신으로 다른 휴대형 게임기와 정보를 공유하는 기능을 가진다. 도 13a에 도시된 휴대형 게임기의 기능은 상기로 한정되지 않고, 휴대형 게임기는 다양한 기능을 가질 수 있다.
도 13b는 대형 게임 머신인 슬롯 머신의 예를 도시한다. 슬롯 머신(9900)에서, 표시부(9903)가 하우징(9901) 내에 통합된다. 또한, 슬롯 머신(9900)은 시작 레버 또는 중지 스위치 등의 조작 수단, 코인 슬롯, 스피커 등을 포함한다. 물론 슬롯 머신(9900)의 구성은 상기로 한정되지 않고 본 발명의 반도체 장치를 적어도 구비한 다른 구성이 이용될 수 있다. 슬롯 머신(9900)은 적절히 다른 부속품을 포함할 수 있다.
도 14a는 이동 전화의 예를 도시한다. 이동 전화(1000)는 하우징(1001) 내에 통합된 표시부(1002), 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크로폰(1006) 등을 포함한다,
도 14a에 도시된 표시부(1002)가 손가락 등으로 터치될 때, 데이터가 이동 전화(1000) 내로 입력될 수 있다. 또한, 전화를 걸고 메일을 작성하는 등의 조작이 표시부(1002)를 손가락 등으로 터치함으로써 수행될 수 있다.
표시부(1002)에는 주로 3개의 화면 모드가 있다. 제1 모드는 화상을 주로 표시하는 표시 모드이다. 제2 모드는 주로 텍스트 등의 데이터를 입력하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 조합되는 표시-및-입력 모드이다.
예를 들어, 전화를 걸고 메일을 작성하는 경우에, 텍스트를 주로 입력하는 텍스트 입력 모드가 표시부(1002)에서 선택되어 화면에 표시된 텍스트가 입력될 수 있다. 그 경우에, 표시부(1002)의 화면의 전체 영역에 실질적으로 키보드 또는 번호 버튼을 표시하는 것이 바람직하다.
자이로스코프 또는 가속도 센서 등의 경사를 검출하는 센서를 포함하는 검출 장치가 이동 전화(1000) 내에 제공될 때, 표시부(1002)의 화면 내의 표시는 (이동 전화(1000)가 풍경 모드 또는 초상화 모드용으로 수평 또는 수직으로 배치되는 지에 여부에 따라) 이동 전화(1000)의 설치 방향을 결정함으로써 자동적으로 전환된다.
화면 모드는 표시부(1002)를 터치하거나 하우징(1001)의 조작 버튼(1003)을 조작함으로써 전환된다. 다르게는, 화면 모드는 표시부(1002)에 표시된 화상의 종류에 따라 전환될 수 있다. 예를 들어, 표시부에 표시된 화상의 신호가 동화상 데이터의 신호일 때, 화면 모드가 표시 모드로 전환된다. 신호가 텍스트 데이터의 신호일 때, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에서, 표시부(1002) 내의 광 센서에 의해 감지된 신호가 감지되는 동안 소정 기간 동안 표시부(1002)를 터치하여 입력하는 것이 수행되지 않을 때, 화면 모드는 입력 모드에서 표시 모드로 전환되도록 제어될 수 있다.
표시부(1002)는 화상 센서로서 기능할 수 있다. 예를 들어, 장문, 지문 등의 화상이 표시부(1002)가 손바닥 또는 손가락으로 터치될 때 취해져, 개인 식별이 수행될 수 있다. 또한, 표시부에 근적외선 광을 방출하는 백라이트 또는 감지 광원을 제공함으로써, 손가락 정맥, 손바닥 정맥 등의 화상이 취해질 수 있다.
도 14b는 또한 이동 전화의 예를 도시한다. 도 14b의 이동 전화는 표시부(9412) 및 조작 버튼(9413)이 하우징(9411) 내에 포함되는 표시 장치(9410), 및 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 전화가 걸려 왔을 때 광을 방출하는 발광부(9406)가 하우징(9401) 내에 포함된 통신 장치(9400)를 포함한다. 표시 기능을 갖는 표시 장치(9410)는 화살표로 표시된 2개의 방향으로 전화 기능을 갖는 통신 장치(9400)에 대하여 탈착가능하다. 따라서, 표시장치(9410)의 단축은 통신 장치(9400)의 단축에 부착될 수 있고, 표시 장치(9410)의 장축은 통신 장치(9400)의 장축에 부착될 수 있다. 또한, 표시 기능만이 필요할 때, 표시 장치(9410)는 통신 장치(9400)로부터 분리되어 단독으로 사용될 수 있다. 화상 또는 입력 정보는 각각 재충전 전지를 갖는 통신 장치(9400)와 표시 장치(9410) 사이에서 무선 또는 유선 통신으로 송수신될 수 있다.
본 실시 형태에서 설명된 구성은 다른 실시 형태들에서 설명된 구성들 중 임의의 것과 적절히 조합되어 이용될 수 있다는 점에 유의한다.
(예)
본 예에서, 쇼트-채널 효과가 억제될 수 있고 실시 형태 3에서 계산된 두께를 갖는 게이트 절연층 및 산화물 반도체층을 포함하는 절연 게이트 트랜지스터를 제조함으로써 얻어진 결과에 대해 설명한다.
본 예에서, 도 15에 도시된 구성을 갖는 절연 게이트 트랜지스터의 전기적 특성을 평가함으로써 얻어진 결과가 설명된다. 도 15의 절연 게이트 트랜지스터는 톱 게이트 톱 컨택트형(소위 TGTC 형) 트랜지스터이고 기판(500) 위에, 하지막으로 되는 절연층(501)으로서 산화 실리콘막; 산화물 실리콘층(504)으로서 30nm In-Ga-Zn-O막; 소스 및 드레인 전극층(545a 및 545b)으로서 50nm 텅스텐막; 게이트 절연층(502)으로서 15nm 산화 질화 실리콘막; 게이트 전극층(521)으로서 게이트 절연층(502) 측으로부터 30nm 질화 탄탈막 및 370nm 텅스텐막이 이 순서로 적층된 막; 및 층간 절연층(527)으로서 300nm 산화 실리콘막을 포함한다.
도시되지 않았지만, 층간 절연층에 형성된 컨택트 홀을 통해 소스 전극층(545a), 드레인 전극층(545b), 및 게이트 전극층(521)에 접속된 배선층으로서, 50nm 티타늄막, 100nm 알루미늄막, 및 5nm 티타늄막이 형성되었다. 이러한 구성요소들에 의해, 절연 게이트 트랜지스터의 전기적 특성이 쉽게 달성되었다. 도면에서 L은 채널 길이를 표시한다는 점에 유의한다.
보텀 게이트형의 절연 게이트 트랜지스터를 제조하는 방법이 실시 형태 1에서 설명된다. 톱 게이트형의 절연 게이트 트랜지스터는 제조 방법의 순서를 바꿈으로써 제조될 수 있다는 점에 유의한다. 따라서, 실시 형태 1은 제조 방법의 상세를 위해 참조될 수 있다.
실시 형태 3에서 설명된 바와 같이, △Vth가 0.5V 미만일 수 있도록 쇼트-채널 효과를 억제하기 위해서, 게이트 절연층의 두께 및 산화물 절연층의 두께는, 과학적 계산에 따라, 각각 10nm 내지 20nm 및 15nm 내지 100nm, 또는 각각 20nm 내지 50nm 및 15nm 내지 30nm로 설정된다. 본 예에서 평가된 절연 게이트 트랜지스터에서, 산화물 반도체층(504) 및 게이트 절연층(502)의 두께는 각각 30nm 및 15nm로 설정되었고, 채널 길이 L 및 채널 폭 W는 상기 범위의 두께로부터의 예로서, 각각 0.8㎛ 및 10.1㎛로 설정되었다.
도 16은 게이트 전압이 -6V 내지 +6V이고 드레인 전압이 0.1V 또는 3V인 조건하에서 측정되었고 서로 중첩된 25개의 절연 게이트 트랜지스터의 VG-ID 특성을 도시한다. 그래프에서 실선은 전류를 나타내고, 점선은 전계 효과 이동도를 나타낸다. 이들 절연 게이트 트랜지스터의 임계 전압의 중앙값 및 평균값은 각각 약 0.25V 및 약 0.27V이었다. 이 결과를 도 17에 도시된 과학적 계산 결과와 비교함으로써(게이트 절연층의 두께는 10nm 또는 20nm이고 산화물 반도체층의 두께는 30nm), 이 비교 대상들이 근사한 것으로 판명되고 쇼트-채널 효과가 억제될 수 있다는 것이 확인되었다.
본 출원은 그 전체 내용이 본 명세서에 참고로 원용된, 2009년 11월 27일자 일본 특허청에 제출된 일본 특허 출원 번호 제2009-270809호에 기초한 것이다.
400: 기판, 402: 게이트 절연층, 404: 산화물 반도체층, 421: 게이트 전극층, 427: 산화물 절연층, 428: 절연층, 445a: 소스 전극층, 445b: 드레인 전극층, 500: 기판, 501: 절연층, 502: 게이트 절연층, 504: 산화물 반도체층, 521: 게이트 전극층, 527: 층간 절연층, 545a: 소스 전극층, 545b: 드레인 전극층, 1000: 이동 전화, 1001: 하우징, 1002: 표시부, 1003: 조작 버튼, 1004: 외부 접속 포트, 1005: 스피커, 1006: 마이크로폰, 9400: 통신 장치, 9401: 하우징, 9402: 조작 버튼, 9403: 외부 입력 단자, 9404: 마이크로폰, 9405: 스피커, 9406: 발광부, 9410: 표시 장치, 9411: 하우징, 9412: 표시부, 9413: 조작 버튼, 9600: 텔레비전 장치, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모트 컨트롤러, 9700: 디지털 사진 액자, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 및 9903: 표시부

Claims (14)

  1. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 두고 상기 게이트 전극층에 인접한 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 결정을 포함하고,
    상기 산화물 반도체층의 두께는 15nm 내지 30nm이고,
    1V 내지 10V의 드레인 전압이 인가될 때, 채널 폭의 마이크로미터 당 오프 전류는 100aA/㎛ 이하이고,
    상기 게이트 절연층의 두께는 20nm 내지 50nm인, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극층;
    상기 게이트 전극층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 두고 상기 게이트 전극층에 인접한 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 결정을 포함하고,
    상기 산화물 반도체층의 두께는 15nm 내지 100nm이고,
    1V 내지 10V의 드레인 전압이 인가될 때, 채널 폭의 마이크로미터 당 오프 전류는 100aA/㎛ 이하이고,
    상기 게이트 절연층의 두께는 10nm 내지 20nm인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    소스 전극층 및 드레인 전극층을 더 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층 각각은 상기 산화물 반도체층과 전기적으로 접속되는, 반도체 장치.
  4. 반도체 장치로서,
    산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 게이트 전극층은 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층과 중첩하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 산화물 반도체층은 결정을 포함하고,
    상기 산화물 반도체층의 두께는 15nm 내지 30nm이고,
    1V 내지 10V의 드레인 전압이 인가될 때, 채널 폭의 마이크로미터 당 오프 전류는 100aA/㎛ 이하이고,
    상기 게이트 절연층의 두께는 20nm 내지 50nm인, 반도체 장치.
  5. 제4항에 있어서,
    절연층을 더 포함하고,
    상기 산화물 반도체층은 상기 절연층 위에 있는, 반도체 장치.
  6. 제5항에 있어서,
    도전층을 더 포함하고,
    상기 절연층은 상기 도전층 위에 있는, 반도체 장치.
  7. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 캐리어 농도는 1×1012/cm3 미만인, 반도체 장치.
  8. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 게이트 전극층은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 금속 원소를 포함하는 막; 합금막; 또는 이들 중 임의의 것의 적층막을 포함하는, 반도체 장치.
  9. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 게이트 절연층은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 및 산화 탄탈 중 임의의 것의 단층막 또는 라미네이트막(laminate film)을 포함하는, 반도체 장치.
  10. 제4항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 각각은 테이퍼 형상을 갖는, 반도체 장치.
  11. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체층 내에 형성된 채널의 길이는 3.0㎛ 이하인, 반도체 장치.
  12. 제11항에 있어서,
    상기 산화물 반도체층 내에 형성된 채널의 길이는 0.2㎛ 이상인, 반도체 장치.
  13. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 결정의 지름은 1nm 이상이고, 20nm 이하인, 반도체 장치.
  14. 전자 장치로서,
    제1항, 제2항, 및 제4항 중 어느 한 항에 따른 반도체 장치를 포함하는, 전자 장치.
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