KR970013402A - 플래쉬 메모리장치 및 그 제조방법 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

고전압 및 저전압 트랜지스터를 공유하는 플래쉬 메모리장치 및 그 제조방법에 대해 기재되어 있다.
이는, 반도체기판 상에 제1게이트절연막을 개재하여 형성된 게이트전극, 동일한 도전형의 제1, 제3불순물을 포함하고, 제3불순물 농도가 제1불순물 농도보다 높고, 제3불순물은 제1불순물 영역안에 포함되어 있는 제1트랜지스터; 및 반도체기판 상에 제2게이트절연막을 개재하여 형성된 게이트전극, 동일한 도전형의 제2, 제3의 불순물 영역을 포함하고, 제2불순물영역의 농도가 제3불순물영역의 농도보다 낮은 제2트랜지스터를 구비하며, 각각의 불순물 농도는 제3〉제2〉제1순이며, 제1트랜지스터의 게이트와 접합의 오버랩영역은 제1불순물로, 제2트랜지스터의 게이트와 접합의 오버랩 영역은 제2불순물로 구성되는 것을 특징으로 한다. 따라서, 고전압 트랜지스터의 브레이크다운 전압을 제한하는 LDD용 N불순물의 고전압 트랜지스터의 소오스/드레인영역으로의 주입을 방지하면서, 공정을 단순화 시킬 수 있다.

Description

플래쉬 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도 내지 제4D도는 본 발명의 일 실시예에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제5도는 상기 제4도의 게이트와 소오스/드레인접합의 오버랩영역의 접합프로파일을 도핑농도로 도시한 그래프이다.
제6도는 이온주입시 불순물의 가우스(Gaussian) 분포표이다.

Claims (11)

  1. 반도체기판 상에 제1게이트절연막을 개재하여 형성된 게이트전극; 동일한 도전형의 제1, 제3불순물을 포함하고, 제3불순물 농도가 제1불순물 농도보다 높고, 제3불순물은 제1불순물 영역안에 포함되어 있는 제1트랜지스터; 및 반도체기판 상에 제2게이트절연막을 개재하여 형성된 게이트전극; 동일한 도전형의 제2, 제3의 불순물 영역을 포함하고, 상기 제2불순물영역의 농도가 제3불순물영역의 농도보다 낮은 제2트랜지스터를 구비하며, 각각의 불순물 농도는 제3〉제2〉제1순이며, 제1트랜지스터의 게이트와 접합의 오버랩영역은 제1불순물로, 제2트랜지스터의 게이트와 접합의 오버랩 영역은 제2불순물로 구성되는 것을 특징으로 하는 플래쉬 메모리장치.
  2. 제1항에 있어서, 상기 제1불순물은 인(phosphorous)이고, 제2, 제3불순물은 아세닉(As)인 것을 특징으로 하는 플래쉬 메모리장치.
  3. 제1항에 있어서, 상기 제1불순물이 보론(B)이고, 제2, 제3불순물은 이불화붕소(BF2)인 것을 특징으로 하는 플래쉬 메모리장치.
  4. 반도체기판 상에 게이트절연물질을 침적하는 제1공정; 저전압 트랜지스터가 형성될 영역의 상기 게이트절연물질을 제거하는 제2공정; 결과물 상에 절연물질을 침적하여 저전압 제이트절연막 및 상기 저전압 게이트절연막보다 두꺼운 고전압 게이트절연막을 형성하는 제3공정; 상기 게이트절연막 상에 고전압 및 저전압 트랜지스터의 게이트전극을 형성하는 제4공정; 고전압 트랜지스터 영역에 불순물이온을 주입하여 제1불순물영역을 형성하는 제5공정; 및 상기 고전압 및 저전압 트랜지스터 영역의 전면에 제2불순물을 이온주입하여, 주입 에너지가 상기 고전압 트랜지스터의 게이트절연막을 통과하지 못하거나, 상기 제1불순물농도보다 낮은 양이 주입되고, 제2트랜지스터 영역에는 제2불순물 영역이 형성되도록 하는 제6공정을 포함하는 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 제1불순물은 인(phosphorous)이고, 제2, 제3불순물은 아세닉(As)인 것을 특징으로 하는 플래쉬 메모리장치.
  6. 제4항에 있어서, 상기 제1불순물이 보론(B)이고, 제2불순물은 이불화붕소(BF2)인 것을 특징으로 하는 플래쉬 메모리장치.
  7. 반도체기판 상에 게이트절연물질을 침적하는 제1공정; 저전압 트랜지스터가 형성될 영역의 상기 게이트절연물질을 제거하는 제2공정; 결과물 상에 절연물질을 침적하여 저전압 제이트절연막 및 상기 저전압 게이트절연막보다 두꺼운 고전압 게이트절연막을 형성하는 제3공정; 상기 게이트절연막 상에 고전압 및 저전압 트랜지스터의 게이트전극을 형성하는 제4공정; 제1불순물 이온을 고전압 트랜지스터의 소오스/드레인영역에 주입하는 제5공정; 도우핑된 상기 고전압 트랜지스터의 소오스/드레인영역 상에, 도우핑되지 않은 저전압 트랜지스터의 접합 형성 영역 상부보다 두꺼운 산화막을 형성하는 제6공정; 제2불순물을 고전압 및 저전압 트랜지스터의 영역의 전면에 이온주입하여, 주입 에너지가 고전압 트랜지스터의 산화막과 제1절연막을 통과하지 못하거나, 상기 제1불순물농도보다 낮은 양이 주입되고 저전압 트랜지스터 소오스/드레인영역에는 제2불순물 영역을 형성하는 제7공정을 포함하는 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
  8. 제7항에 있어서, 상기 제1불순물은 인(phosphorous)이고, 상기 제2 불순물은 아세닉(arseni)인 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
  9. 제7항에 있어서, 상기 제1 및 제2불순물은 인(P)인 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
  10. 제7항에 있어서, 상기 제1불순물이 보론(B)이고, 상기 제2불순물은 이불화붕소(BF2)인 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
  11. 제7항에 있어서, 상기 제2불순물을 고전압 및 저전압 트랜지스터 영역 전면에 이온주입하는 공정 전에, 에치백을 통해 상기 산화막을 일부제거하는 공정을 추가하는 것을 특징으로 하는 플래쉬 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950828

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid