KR970077192A - 반도체장치의 비트라인 형성방법 - Google Patents

반도체장치의 비트라인 형성방법 Download PDF

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이강현
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김광호
삼성전자 주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

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Abstract

본 발명은 반도체장치의 비트라인 형성방법에 관해 개시한다. 본 발명에 의한 비트라인 형성방법은 도전층과 그 아래의 절연막에 대해서 식각선택비가 1 : 1인 에천터를 사용한다. 따라서 도전층과 절연막이 동일한 비율로 식각되므로 단차가 없는 평탄한 면을 얻을 수 있고 이 면상에 비트라인을 형성한다. 따라서 종래 기술에서처럼 과도식각에 따른 비트라인이 마진불량을 제거할 수 있고 전체적으로 디바이스의 수직두께를 얇게 형성할 수 있으므로 디바이스를 고집적화 할 수 있다.

Description

반도체장치의 비트라인 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면이다.

Claims (2)

  1. 반도체기판상의 일부 계면을 노출시키는 콘택홀을 포함하는 절연막을 형성하는 단계; 상기 절연막 전면에 상기 콘택홀을 채우는 도전층을 형성하는 단계; 상기 도전층과 절연막과의 식각선택비를 1 : 1로 하여 상기 도전층을 상기 절연막의 계면이 완전히 노출될 때까지 식각하는 단계; 상기 결과물 전면에 실리사이드층을 형성하는 단계; 및 상기 실리사이드층을 상기 콘택홀을 포함하는 일정한 패턴으로 식각하는 단계를 포함하는 것을 특징으로 반도체장치의 비트라인 형성방법.
  2. 제1항에 있어서, 상기 도전층과 절연막의 식각선택비를 1 : 1로 하는 에천터로는 산소를 포함하는 CF4플라즈마를 사용하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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