KR970077448A - 반도체장치의 비어(via) 홀 형성방법 - Google Patents

반도체장치의 비어(via) 홀 형성방법 Download PDF

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KR970077448A KR1019960015544A KR19960015544A KR970077448A KR 970077448 A KR970077448 A KR 970077448A KR 1019960015544 A KR1019960015544 A KR 1019960015544A KR 19960015544 A KR19960015544 A KR 19960015544A KR 970077448 A KR970077448 A KR 970077448A
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최성길
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김광호
삼성전자 주식회사
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    • H10W20/081Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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Abstract

본 발명은 반도체장치의 비어 홀 형성방법에 관해 개시한다. 본 발명에 의한 비어 홀 형성방법은 비어 홀을 형성할 때의 오니도를 일정온도로 유지하고 에천터로는 CH4와 CHF3를 일정비율(동등비율 포함)로 혼합한 가스를 사용하여 형성한다.
따라서 본 발명에 의해 형성되는 비어 홀을 내벽경사가 종래보다 작아져서 비어 홀의 선폭의 벗어남이 개선되어 금속층과의 겹치는 영역이 넓어진다. 이와 같이 본 발명은 비어 홀 형성시 충분한 정렬마진을 확보할 수 있으므로 안정적인 공정진행이 가능하고 또한 포토레지스트의 소모를 방지하여 금속층간의 숏발생 가능성을 배제할 수 있다. 따라서 이후의 공정을 종래보다 훨씬 쉽게 진행할 수 있다.

Description

반도체장치의 비어(via) 홀 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제5도는 종래 및 본 발명에 의한 반도체장치의 비어 홀 형성방법을 단계별로 설명하기 위한 도면들이다.

Claims (4)

  1. 금속층 상에 절연막을 형성하는 단계; 상기 절연막 전면에 상기 절연막의 일부영역을 한정하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴에 의해 한정된 영역의 상기 절연막을 상기 금속층의 계면이 노출될 때까지 식각하는 단계를 포함하는 반도체장치의 비어 홀 형성방법에 있어서, 상기 절연막을 식각할 때 온도를 일정온도를 유지하고 에천터로는 CH4와 CHF3를 일정비율(동등비율 포함)로 혼합한 가스를 사용하는 것을 특징으로 하는 반도체장치의 비어 홀 형성방법.
  2. 제1항에 있어서, 상기 온도는 5℃ ∼-15℃ 사이로 하는 것을 특징으로 하는 반도체장치의 비어 홀 형성방법.
  3. 제1항에 있어서, 상기 혼잡가스의 혼합 비율은 1:1에서 1:10 사이 또는 5:1에서 1:2사이로 하되 바람직하게는 1:1로 하는 것을 특징으로 하는 반도체장치의 비어 홀 형성방법.
  4. 제1항에 있어서, 상기 CH4와 CHF3의 사용량은 각각10∼50SCCM과 10∼100SCCM정도를 사용하는 것을 특징으로 하는 반도체장치의 비어 홀 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043225A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 질화막 식각방법

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