KR970077674A - 반도체 집적회로장치의 제조방법 - Google Patents

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가즈히코 가지가야
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가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
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Abstract

MISFET를 갖는 반도체 집적회로장치의 제조기술에 관한 것으로서, 금속막을 포함한 게이트전극의 상부에 에칭스토퍼용의 절연막을 퇴적시킬 때 금속막의 표면에 산화되는 불합리를 방지할 수 있는 기술을 제공하기 위해서, 반도체기판상에 고융점 금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, 포토레지스트를 마스크로 해서 제1절연막과 게이트전극재료를 에칭하는 것에 의해 게이트전극을 형성하는 공정, 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, 게이트전극의 상부에 에칭율이 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 제2절연막을 에칭하는 것에 의해 게이트전극과 제1절연막의 측벽에 사이드윌 스페이서를 형성하는 공정 및 게이트전극의 상부에 에칭율이 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 제3절연막을 에칭하는 것에 의해 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 구성으로 하였다.
이러한 구성에 의해, 게이트전극을 저저항화해서 MISFET의 동작속도를 향상시킬 수 있고, 반도체 집적회로 장치의 제조공정의 열부하를 저감할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제2도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제3도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도,
제4도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제5도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제6도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제7도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제8도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제9도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제10도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제11도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제14도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도.

Claims (26)

  1. MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점 금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 포토레지스트를 마스크로 해서 상기 제1절연막과 상기 게이트전극재료를 에칭하는 것에 의해게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제2절연막을 에칭하는것에 의해, 상기 게이트전극과 상기 제1절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (e)상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제3절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2절연막은 질화실리콘막이고, 상기 제3절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제2항에 있어서, 상기 질화실리콘막을 플라즈마CVD법에 의해 퇴적시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제1항에 있어서, 상기 제1 및 제2절연막은 산화실리콘막이고, 상기 제3절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제4항에 있어서, 상기 산화실리콘막을 플라즈마CVD법에 의해 퇴적시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 상기 제1절연막의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이상의 온도에서 퇴적시킨 후 포토레지스트를 마스크로해서 상기 제2절연막, 상기 제1절연막 및 상기 게이트전극재료를 에칭하는 것에 의해 게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 대략 동일한 제3절연막을 500℃ 이하의 온도에서 퇴적시키고, 다음에 상기 제3절연막의 상부에 에칭율이 상기 제3절연막과 대략 동일한 제4절연막을 500℃ 이상의 온도에서 퇴적시킨 후 상기 제4 및 제3절연막을 에칭하는 것에 의해, 상기 게이트전극과 상기 제1 및 제2절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (e) 상기 게이트전극의 상부에 에칭율이 상기 제1∼제4절연막과 다른 제5절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제5절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제6항에 있어서, 상기 제1∼제4절연막을 질화실리콘막이고, 상기 제5절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제6항에 있어서, 상기 제1∼제4절연막을 산화실리콘막이고, 상기 제5절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 메모리셀 선택용 MISFET의 상부에 비트선을 배치하고, 상기 비트선의 상부에 정보축적용 용량소자를 배치하는 스택트 캐패시터구조의 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점금속으로 이루어지는 금속막을 포함하는 게이트 전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 포토레지스트를 마스크로해서 상기 제1절연막과 상기 게이트전극재료를 에칭하는 것에 의해 메모리셀 선택용 MISFET의 게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해, 메모리셀 선택용 MISFET의 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제2절연막을 에칭하는 것에 의해, 상기 게이트전극과 상기 제1절연막의 측벽에 사이드월 스페이서를 형성하는 공정, (e) 상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제3절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 비트선을 접속하기위한 제1접속구멍과 상기 소오스영역, 드레인영역의 다른쪽에 정보축적용 용량소자의 하부전극을 접속하기 위한 제2접속구멍을 형성하는 공정, (f) 상기 제1 및 제2접속구멍의 내부에 플러그를 매립한 후 상기 제3절연막의 상부에 적어도 1층의 금속막을 포함하는 비트선 재료를 퇴적시키고, 다음에 상기 비트선재료의 상부에 제4절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (g) 포토레지스트를 마스크로 해서 상기 제4절연막과 상기 비트선재료를 에칭하는 것에 의해 비트선을 형성하는 공정. (h) 상기 비트선의 상부에 에칭율이 상기 제4절연막과 대략 동일한 제5절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제5절연막을 에칭하는 것에 의해, 상기 비트선과 상기 제4절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (i) 상기 비트선의 상부에 에칭율이 제4 및 제5절연막과 다른 제6절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제6절연막을 에칭하는 것에 의해, 상기 제2접속구멍의 상부에 상기 정보축적용 용량소자의 하부전극과 상기 제2접속구멍을 접속하기 위한 제3접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제9항에 있어서, 상기 제1, 제2, 제4 및 제5절연막은 질화실리콘막이고, 상기 제3 및 제6절연막은 산화실리콘막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  11. 제9항에 있어서, 상기 제1, 제2, 제4 및 제5절연막은 산화실리콘막이고, 상기 제3 및 제6절연막은 질화실리콘막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  12. 제1∼제11항 중 어느 한 항에 있어서, 상기 금속막이 텅스텐막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  13. 소오스, 드레인 및 게이트 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 플라즈마 CVD법에 의해 제1질화실리콘막을 퇴적시키는 공정, (b) 상기 제1도전막과 질화실리콘막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체 영역을 형성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제2질화실리콘막을 플라즈마 CVD법에 의해 퇴적시키는 공정, (e) 상기 제2질화실리콘막에 이방성에칭을 실시하는 것에 의해 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 산화막을 퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 산화막에 형성하기 위해 상기 산화막에 에칭을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  14. 제13항에 있어서, 상기 제1도전막은 고융점금속을 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  15. 제14항에 있어서, 상기 제1도전막형성 전에 반도체기판상에 폴리실리콘막 및 상기 폴리실리콘막과 상기 도체막의 반응방지막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  16. 제15항에 있어서, 상기 반응방지막으로서 질화티탄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  17. 제13항에 있어서, 상기 산화막에 퇴적후에 상기 산화막의 표면에 화학적이고 또한 기계적인 연마를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  18. 제17항에 있어서, 상기 열린구멍내에 제2도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  19. 소오스, 드레인 및 게이트를 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 플라즈마 CVD법에 의해 제1절연막을 퇴적시키는 공정, (b) 상기 제1도전막과 제1절연막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체영역을 활성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제2절연막을 플라즈마 CVD법에 의해 퇴적시키는 공정, (e) 상기 제2절연막에 이방성에칭을 실시하는 것에 의해 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 제3절연막을퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 제3절연막에 형성하기위해서 상기 제3절연막에 에칭을 실시하는 공정을 포함하고, 상기 열린 구멍을 형성하기 위한 에칭공정에 있어상기 제1 및 제2절연막의 에칭율은 상기 제3절연막의 에칭율보다 작은 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  20. 소오스, 드레인 및 게이트를 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 제1질화실리콘막, 상기 제1질화실리콘막상에 제2질화실리콘막을 퇴적시키는 공정, (b) 상기 제1도전막과 제1 및 제2질화실리콘막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체영역을 형성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제3질화실리콘막, 상기 제3질화실리콘막상에 제4질화실리콘막을 퇴적시키는 공정, (e) 상기 제3, 제4질화실리콘막에 이방성에칭을 실시하는 것에 의해, 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 산화막을 퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 산화막에 형성하기 위해 상기 산화막에 에칭을 실시하는 공정을 포함하고, 상기 제1질화실리콘막은 상기 제2질화실리콘막보다 저온에서 형성하고, 상기 제3질화실리콘막은 상기 제4질화실리콘막보다 저온에서 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  21. 제20항에 있어서, 상기 제1, 제3질화실리콘막은 플라즈마 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  22. 제20항에 있어서, 상기 열린구멍내에 제2도체막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  23. 제20항에 있어서, 상기 제1도전막은 고융점금속을 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  24. 제23항에 있어서, 상기 제1도전막형성전에 반도체기판상에 폴리실리콘막 및 상기 폴리실리콘막과 상기 도체막의 반응방지막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제24항에 있어서, 상기 반응방지막으로서 질화티탄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  26. 제20항에 있어서, 상기 산화막을 퇴적시킨 후에 상기 산화막의 표면에 화학적이고 또한 기계적인 연마를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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