JPH08191104A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH08191104A
JPH08191104A JP7002551A JP255195A JPH08191104A JP H08191104 A JPH08191104 A JP H08191104A JP 7002551 A JP7002551 A JP 7002551A JP 255195 A JP255195 A JP 255195A JP H08191104 A JPH08191104 A JP H08191104A
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Japan
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film
barrier metal
depositing
integrated circuit
circuit device
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JP7002551A
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English (en)
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Masayasu Suzuki
正恭 鈴樹
Shinji Nishihara
晋治 西原
Masashi Sawara
政司 佐原
Shinichi Ishida
進一 石田
Hiromi Abe
宏美 阿部
Sonoko Toda
園子 遠田
Hiroyuki Uchiyama
博之 内山
Hideaki Tsugane
秀明 津金
Aimei Yoshiura
愛明 吉浦
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Microcomputer System Ltd
Hitachi Ltd
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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 ボンディングパッドとワイヤの接着力を向上
させる。 【構成】 Ｔｉ膜３０とＴｉＮ膜３２との積層膜で構成
される第１のバリアメタルと、このバリアメタル上に堆
積したＡｌ膜３３と、Ａｌ膜３３上に堆積したＴｉＮ膜
３４で構成される第２のバリアメタルとの複合膜で最上
層のＡｌ配線３５を構成することにより、ボンディング
パッドの表面にＡｌとＴｉの反応物が析出するのを防止
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、多層配線を有するＬＳ
Ｉの配線構造ならびに配線加工プロセスに適用して有効
な技術に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの集積化が進み、上層のＡ
ｌ配線と下層のＡｌ配線とを接続する接続孔のアスペク
ト比（接続孔の深さ／径）が増大していることから、接
続孔の内部でのＡｌ配線の導通を確保するために、接続
孔にＷ（タングステン）膜を埋め込む、いわゆるタング
ステンプラグ技術が利用されている。
【０００３】接続孔にＷ膜を埋め込むには、接続孔を形
成した絶縁膜上の全面にＣＶＤ法でＷ膜を堆積し、次い
で、絶縁膜上のＷ膜をエッチバックで除去して接続孔の
内部のみにＷ膜を残す。このとき、Ｗ膜のエッチバック
にはＦ（フッ素）プラズマを用いるので、下地の絶縁膜
（酸化シリコン膜）がＦプラズマによって削られるのを
防止するために、あらかじめＷ膜の下にＴｉ膜とＴｉＮ
膜との積層膜で構成されたバリアメタルを敷いておく。
【０００４】また、上記Ｔｉ／ＴｉＮ積層膜で構成され
たバリアメタルは、エレクトロマイグレーションやスト
レスマイグレーションに対する耐性が大きく、かつ露光
光によるフォトレジストのハレーション防止効果も高い
ことから、サブミクロン・オーダーのデザインルールで
製造されるＬＳＩの配線には、Ａｌ膜の上下にこのバリ
アメタルを積層したＡｌ複合膜（ＴｉＮ／Ｔｉ／Ａｌ−
Ｓｉ−Ｃｕ／Ｔｉ／ＴｉＮ）が用いられている。なお、
Ｔｉ／ＴｉＮ積層膜で構成されたバリアメタルについて
は、例えば株式会社プレスジャーナル、1992年11月20日
発行の「セミコンダクターワールド」p196〜p205などに
記載がある。
【０００５】
【発明が解決しようとする課題】本発明者が検討したと
ころによると、前記従来の技術には次のような問題点が
ある。
【０００６】（１）接続孔にＷ膜を埋め込むプロセスで
は、前述したようにＦ（フッ素）プラズマを用いたエッ
チバックで絶縁膜上のＷ膜を除去するため、このエッチ
バックによって露出した絶縁膜上のバリアメタル（Ｔｉ
／ＴｉＮ積層膜）の表面にプラズマ中のＦの一部が残留
する。そのため、エッチバックに引き続いてこのバリア
メタル上に上層配線のバリアメタル（Ｔｉ膜）あるいは
Ａｌ膜を堆積すると、この２層の膜の界面の接着力がＦ
残渣の影響で低下する。
【０００７】特に、このような現象が最上層配線のバリ
アメタルとその下層のバリアメタルとの界面で起こる
と、最上層配線の一部によって構成されるボンディング
パッドにワイヤをボンディングした際の衝撃でボンディ
ングパッドが剥離することがある。
【０００８】（２）また、接続孔にＷ膜を埋め込むプロ
セスでは、接続孔の内部のみにＷ膜を残すために、絶縁
膜上のＷ膜をオーバーエッチングで完全に除去しなけれ
ばならない。このとき、接続孔内のＷ膜の表面もこのオ
ーバーエッチングで削られるため、絶縁膜の表面と接続
孔内のＷ膜の表面との間に段差が発生する。
【０００９】そのため、この絶縁膜上にＡｌ配線を形成
すると、上記段差に起因して接続孔の真上のＡｌ配線の
表面にも段差ができる。その結果、接続孔の真上の層間
絶縁膜に上記Ａｌ配線とさらに上層のＡｌ配線とを接続
する第２の接続孔を形成しようとすると、第２の接続孔
の加工精度が低下するため、接続孔の真上に上層の接続
孔を配置する、いわゆるスタックオンプラグ(Stack On
Plug) 構造を実現することができない。
【００１０】（３）前述したように、Ａｌ配線は、Ａｌ
膜の上下にバリアメタルを積層したＡｌ複合膜（ＴｉＮ
／Ｔｉ／Ａｌ−Ｓｉ−Ｃｕ／Ｔｉ／ＴｉＮ）で構成され
る。ところが、最上層配線をこのＡｌ複合膜で構成する
と、最上層配線を覆うパッシベーション膜の一部をエッ
チングで除去してボンディングパッドを形成する際、Ａ
ｌ膜とその表面のバリアメタル（Ｔｉ／ＴｉＮ積層膜）
との界面にＡｌとＴｉとが反応してできた化合物が析出
し、その影響でボンディングパッドとワイヤの接着力が
低下する。
【００１１】（４）Ａｌ配線は、スパッタ法で堆積した
Ａｌ複合膜をドライエッチングで加工して形成する。し
かし、Ａｌ複合膜を堆積する際に下地段差の影響でＡｌ
膜のカバレージが低下すると、ドライエッチングによる
配線の加工精度が低下する。そこで、その対策として、
半導体基板を高温に保ち、Ａｌ膜をその熱でリフローさ
せながら堆積することによりカバレージを確保する、い
わゆる高温Ａｌスパッタ技術が提案されている。
【００１２】ところが、Ａｌ膜、特にＣｕを添加したＡ
ｌ−Ｓｉ−Ｃｕ膜やＡｌ−Ｃｕ膜を高温スパッタで堆積
すると、膜中に反応析出物が生じ、これがドライエッチ
ングによるＡｌ配線の加工精度を低下させる新たな原因
となる。
【００１３】本発明の目的は、Ａｌ複合膜によって構成
されたボンディングパッドの剥離を防止することのでき
る技術を提供することにある。
【００１４】本発明の他の目的は、Ａｌ複合膜によって
構成されたボンディングパッドとワイヤの接着力を向上
させることのできる技術を提供することにある。
【００１５】本発明の他の目的は、接続孔の真上の層間
絶縁膜に上層の接続孔を配置するスタックオンプラグ構
造を実現することのできる技術を提供することにある。
【００１６】本発明の他の目的は、高温Ａｌスパッタ法
でＡｌ膜を堆積する際に、Ａｌ膜中に反応析出物が生じ
るのを防止することのできる技術を提供することにあ
る。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置は、半
導体基板上の複数層のＡｌ配線のうち、最上層配線が、
Ｔｉ膜とＴｉＮ膜との積層膜で構成される第１のバリア
メタルと、前記第１のバリアメタル上に堆積したＡｌ膜
と、前記Ａｌ膜上に堆積したＴｉＮ膜で構成される第２
のバリアメタルとの複合膜で構成され、他の配線層のＡ
ｌ配線が、Ａｌ膜の上下にＴｉ膜とＴｉＮ膜との積層膜
で構成されるバリアメタルを積層した複合膜で構成され
ているものである。
【００２０】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）接続孔を形成した絶縁膜上にＴｉ膜とＴ
ｉＮ膜との積層膜で構成される第１のバリアメタルを堆
積する工程、（ｂ）前記第１のバリアメタル上にＷ膜を
堆積した後、フッ素を含んだプラズマで前記Ｗ膜をエッ
チバックすることにより、前記接続孔の内部のみに前記
Ｗ膜を残す工程、（ｃ）前記第１のバリアメタルの表面
をスパッタエッチングすることにより、前記第１のバリ
アメタルの表面に残ったフッ素を除去する工程、（ｄ）
前記第１のバリアメタル上に、Ｔｉ膜で構成される第３
のバリアメタルと、Ａｌ膜と、Ｔｉ膜とＴｉＮ膜との積
層膜で構成される第４のバリアメタルとを順次堆積した
後、前記第４のバリアメタル、前記Ａｌ膜、前記第３の
バリアメタルおよび前記第１のバリアメタルをパターニ
ングして配線を形成する工程、を備えている。
【００２１】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板上にスパッタ法でＡｌ膜を堆積する
際、低温、高スパッタレートでＡｌ膜を堆積する第１の
工程と、高温、低スパッタレートでさらにＡｌ膜を堆積
する第２の工程とを備えている。
【００２２】（４）本発明の半導体集積回路装置の製造
方法は、（ａ）接続孔を形成した絶縁膜上にＷ膜を堆積
した後、前記Ｗ膜をエッチバックすることにより、前記
接続孔の内部のみに前記Ｗ膜を残す工程、（ｂ）前記絶
縁膜上にスパッタ法でＡｌ膜を堆積する工程、（ｃ）前
記Ａｌ膜を高温でリフローする工程、（ｄ）前記Ａｌ膜
をパターニングしてＡｌ配線を形成する工程、を備えて
いる。
【００２３】
【作用】上記した手段（１）によれば、最上層配線の表
面のバリアメタルをＴｉＮ膜で構成することにより、最
上層配線を覆うパッシベーション膜の一部をエッチング
で除去してボンディングパッドを形成する際、Ａｌ膜と
その表面のバリアメタルとの界面に反応物が析出するの
を防止することができる。
【００２４】上記した手段（２）によれば、第１のバリ
アメタルの表面をスパッタエッチングしてその表面に残
ったフッ素を除去することにより、このバリアメタルと
その上に堆積する上層配線のバリアメタルの界面の接着
力が向上する。
【００２５】上記した手段（３）によれば、低温、高ス
パッタレートでＡｌ膜を堆積する第１の工程と、高温、
低スパッタレートでさらにＡｌ膜を堆積する第２の工程
の２段階でＡｌ膜を堆積することにより、Ａｌ膜中に反
応物が析出するのを防止することができるので、カバレ
ージが良好で、かつ表面凹凸の少ないＡｌ膜が得られ
る。
【００２６】上記した手段（４）によれば、スパッタ法
でＡｌ膜を堆積した後、このＡｌ膜を高温でリフローす
ることにより、Ｗ膜を埋め込んだ接続孔の真上のＡｌ配
線の表面を平坦化することができる。
【００２７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２８】本実施例は、３層配線を備えたＭＯＳ・Ｌ
ＳＩに適用したものであり、その製造方法を図１〜図１
７を用いて工程順に説明する。
【００２９】まず、図１に示すように、ｐ- 型の単結晶
シリコンからなる半導体基板１の主面にｐ型不純物（ホ
ウ素）をイオン注入してｐ型ウエル２を形成した後、ｐ
型ウエル２の主面に選択酸化（ＬＯＣＯＳ）法でフィー
ルド酸化膜３を形成する。続いて、フィールド酸化膜３
で囲まれたｐ型ウエル２の主面に熱酸化法でゲート酸化
膜５を形成した後、ｐ型ウエル２にｐ型不純物（ホウ
素）をイオン注入し、フィールド酸化膜３の下部を含む
ｐ型ウエル２にｐ型のチャネルストッパ層４を形成す
る。
【００３０】次に、半導体基板１上にＣＶＤ法で多結晶
シリコン膜および酸化シリコン膜９を順次堆積した後、
フォトレジストをマスクにしたドライエッチングで上記
２層の膜をパターニングすることにより、多結晶シリコ
ン膜でＭＩＳＦＥＴのゲート電極６を形成する。ゲート
電極６を構成する多結晶シリコン膜には、その抵抗値を
低減するためにｎ型の不純物（例えばＰ）を導入する。
なお、ゲート電極６は、多結晶シリコン膜の上部にＷＳ
ｉx 、ＭｏＳｉx 、ＴｉＳｉx 、ＴａＳｉx などの高融
点金属シリサイド膜を積層したポリサイド膜で構成して
もよい。
【００３１】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積した後、反応性イオンエッチング（ＲＩ
Ｅ）法でこの酸化シリコン膜を異方性エッチングするこ
とにより、ゲート電極６の側壁にサイドウォールスペー
サ９を形成する。
【００３２】次に、ｐ型ウエル２にｎ型不純物（リン）
をイオン注入してゲート電極６の両側のｐ型ウエル２に
ＭＩＳＦＥＴのソース、ドレイン領域を構成するｎ型半
導体領域７，７を形成する。
【００３３】次に、図２に示すように、半導体基板１上
にＣＶＤ法で酸化シリコン膜１０およびＢＰＳＧ膜１１
を順次堆積した後、フォトレジストをマスクにしたドラ
イエッチングで上記ＢＰＳＧ膜１１、酸化シリコン膜１
０およびゲート酸化膜５をエッチングすることにより、
ＭＩＳＦＥＴの一方の半導体領域７に達する接続孔１２
を形成する。
【００３４】次に、図３に示すように、接続孔１２の内
部を含むＢＰＳＧ膜１１上にスパッタ法でＴｉ膜１３
（膜厚３０nm）およびＴｉＮ膜１４（膜厚７０nm）から
なるバリアメタルを堆積した後、ＴｉＮ膜１４上にＣＶ
Ｄ法でＷ膜１５（膜厚２５０nm）を堆積し、続いて図４
に示すように、フォトレジストをマスクにしたドライエ
ッチングで上記Ｗ膜１５、バリアメタル（ＴｉＮ膜１
４、Ｔｉ膜１３）をパターニングすることにより、第１
層目の配線であるＷ配線１６を形成する。
【００３５】次に、図５に示すように、Ｗ配線１６の上
層に第１の層間絶縁膜１７を堆積する。層間絶縁膜１７
は、例えばＣＶＤ法で堆積した酸化シリコン膜、スピン
塗布法で堆積したスピンオングラス膜およびＣＶＤ法で
堆積した酸化シリコン膜の３層膜で構成する。
【００３６】次に、フォトレジストをマスクにしたドラ
イエッチングでＷ配線１６上の層間絶縁膜１７に接続孔
１８を形成した後、接続孔１８の内部を含む層間絶縁膜
１７上にスパッタ法でＴｉ膜１９（膜厚３０nm）および
ＴｉＮ膜２０（膜厚１００nm）からなるバリアメタルを
堆積し、続いてＴｉＮ膜２０上にＣＶＤ法でＷ膜２１
（膜厚５００nm）を堆積する。
【００３７】次に、図６に示すように、Ｆ（フッ素）プ
ラズマを用いたエッチバックで層間絶縁膜１７上のＷ膜
２１を除去し、接続孔１８の内部にのみＷ膜２１を残
す。このとき、層間絶縁膜１７上のＷ膜２１を完全に除
去するためにＷ膜２１をオーバーエッチングするので、
接続孔１８の内部のＷ膜２１の表面もある程度削られ、
層間絶縁膜１７の表面との間に段差が発生する。
【００３８】次に、図７に示すように、ＴｉＮ膜２０上
にスパッタ法でＴｉ膜２２（膜厚１０nm）およびＡｌ−
Ｓｉ−Ｃｕ膜２３（膜厚４００nm）を順次堆積する。こ
のとき、層間絶縁膜１７に形成された接続孔１８の真上
に位置するＡｌ−Ｓｉ−Ｃｕ膜２３の表面には、前述し
た層間絶縁膜１７の表面と接続孔１８内のＷ膜２１の表
面との段差に起因して段差が生じる。
【００３９】そこで、本実施例では上記Ａｌ−Ｓｉ−Ｃ
ｕ膜２３を堆積した後、図８に示すように、半導体基板
１を加熱してＡｌ−Ｓｉ−Ｃｕ膜２３をリフローさせ、
その表面を平坦化する。このときのリフロー条件は、基
板温度４５０℃、圧力１mTorr 、加熱時間１８０秒であ
り、リフロー後のＡｌ−Ｓｉ−Ｃｕ膜２３の表面の反射
率は９１％（波長３６５nm）であった。
【００４０】次に、図９に示すように、Ａｌ−Ｓｉ−Ｃ
ｕ膜２３上にスパッタ法でＴｉ膜２４（膜厚１０nm）お
よびＴｉＮ膜２５（膜厚６０nm）からなるバリアメタル
を堆積した後、フォトレジストをマスクにしたドライエ
ッチングで上記ＴｉＮ膜２５、Ｔｉ膜２４、Ａｌ−Ｓｉ
−Ｃｕ膜２３、ＴｉＮ膜２０およびＴｉ膜１９をパター
ニングすることにより、第２層目の配線であるＡｌ配線
２６を形成する。
【００４１】次に、図１０に示すように、Ａｌ配線２６
の上層に第２の層間絶縁膜２７を堆積する。層間絶縁膜
２７は、例えばＣＶＤ法で堆積した酸化シリコン膜、ス
ピン塗布法で堆積したスピンオングラス膜、ＣＶＤ法で
堆積した酸化シリコン膜の３層膜で構成する。
【００４２】次に、フォトレジストをマスクにしたドラ
イエッチングで前記第１の層間絶縁膜１７に形成した接
続孔１８の真上に位置する層間絶縁膜２７に接続孔２８
を形成する。このとき、Ａｌ配線２６の表面（接続孔２
８の底部）は前記リフローによって平坦化されているの
で、接続孔１８の真上に接続孔２８を配置しても接続孔
２８の加工性が低下することはない。
【００４３】次に、図１１に示すように、接続孔２８の
内部を含む層間絶縁膜２７上にスパッタ法でＴｉ膜２９
（膜厚３０nm）およびＴｉＮ膜３０（膜厚１００nm）か
らなるバリアメタルを堆積した後、ＴｉＮ膜３０上にＣ
ＶＤ法でＷ膜３１（膜厚５００nm）を堆積する。続い
て、Ｆプラズマを用いたエッチバックで層間絶縁膜２７
上のＷ膜３１を除去し、接続孔２８の内部にのみＷ膜３
１を残す。このとき、エッチバックによって露出した層
間絶縁膜２７上のＴｉＮ膜３０の表面にプラズマ中のＦ
の一部が残留するので、ＴｉＮ膜３０の表面を熱酸化膜
（酸化シリコン膜）換算で１５nm程度スパッタエッチン
グしてＦを除去する。
【００４４】ここでＴｉＮ膜３０の表面をスパッタエッ
チングするのは、ＴｉＮ膜３０の表面がＦによって汚染
されると、その上に堆積する膜との界面の接着性が低下
し、後の工程でボンディングパッドにワイヤをボンディ
ングした際、ボンディングパッド直下の上記界面に剥離
が生じることを本発明者は見出したからである。
【００４５】図１２は、スパッタエッチング前のＴｉＮ
膜３０の表面のＡＥＳ（オージェ電子分光）スペクトル
を示すグラフ図である。このスペクトル分析から、Ｔｉ
Ｎ膜３０の表面のＦ量は、１２atm ％と算出される。
【００４６】図１３は、後述するように、ＴｉＮ膜３０
の上にスパッタ法でＴｉ膜３２、Ａｌ−Ｓｉ−Ｃｕ膜３
３を順次堆積した後にＳＩＭＳ分析で測定したＴｉＮ膜
３０とＴｉ膜３２の界面のＦイオン強度と上記スパッタ
エッチング量との関係を示すグラフ図である。ここでは
便宜上、ＴｉＮ膜３０のスパッタエッチング量を熱酸化
で形成した酸化シリコン膜のスパッタエッチング量に換
算して示す（ＴｉＮ膜のスパッタエッチング速度は、酸
化シリコン膜のスパッタエッチング速度の４０％）。こ
れにより、スパッタエッチングを行わなかったとき（図
中のＡ点）のＦ量は１２atm ％、スパッタエッチング量
が５nmのとき（図中のＢ点）のＦ量は６atm ％と算出さ
れる。
【００４７】図１４は、上記図１２のＡＥＳスペクトル
と図１３のＳＩＭＳ分析の結果から求めたＴｉＮ膜３０
／Ｔｉ膜３２界面のＦ量とスパッタエッチング量（酸化
シリコン膜換算）との関係を示すグラフ図である。ま
た、このスパッタエッチング量とボンディング不良との
関係を表１に示す。
【００４８】
【表１】
【００４９】表１から明らかなように、ＴｉＮ膜３０の
表面をスパッタエッチングしなかったときはボンディン
グパッドの剥がれが発生したが、スパッタエッチング量
が５、１０、２０、３０、５０nmのときはいずれもボン
ディングパッドの剥がれが発生しなかった。以上のこと
から、ＴｉＮ膜３０／Ｔｉ膜３２界面のＦ量が６atm％
以下（スパッタエッチング量が５nm以上）になるまでス
パッタエッチングを行うことにより、ボンディングパッ
ドの剥離を防止できることが判明した。
【００５０】なお、前記第２層目の配線（Ａｌ配線２
６）にはボンディングパッドを形成しないので上記のよ
うな問題は生じないが、Ｔｉ膜１９の表面がＦで汚染さ
れると、その上に堆積するＴｉＮ膜２０との界面の接着
力が低下する。従って、ＴｉＮ膜２０を堆積する前にＴ
ｉ膜１９の表面をスパッタエッチングすることが望まし
い。また、Ｆによる接着力の低下は、Ｔｉ膜の上にＴｉ
Ｎ膜を堆積する場合にのみ生じるとは限らず、例えばＴ
ｉ膜の上に直接Ａｌ−Ｓｉ−Ｃｕ膜を堆積するような場
合にも生じる可能性が高い。従って、この場合も、Ａｌ
−Ｓｉ−Ｃｕ膜を堆積する前にＴｉ膜の表面をスパッタ
エッチングすることが望ましい。
【００５１】次に、図１５に示すように、ＴｉＮ膜３０
上にスパッタ法でＴｉ膜３２（膜厚２０nm）およびＡｌ
−Ｓｉ−Ｃｕ膜３３（膜厚６００nm）を順次堆積する。
このとき、本実施例ではＡｌ−Ｓｉ−Ｃｕ膜３３の堆積
を２段階に分けて行う。具体的には、まず半導体基板１
の温度を１５０℃以下に保ち、スパッタレート１３００
〜１７００nm/min程度で１段階目の堆積を行う（膜厚３
００nm）。続いて半導体基板１の温度を２５０〜３５０
℃に保ち、スパッタレート４００〜８００nm/min程度で
２段階目の堆積を行う（膜厚３００nm）。
【００５２】上記の条件で堆積したＡｌ−Ｓｉ−Ｃｕ膜
３３のシート抵抗と反射率とを表２に示す。表２のＡは
基板温度を１６５℃に保ち、１段階でＡｌ−Ｓｉ−Ｃｕ
膜３３を堆積した場合である。また、Ｂ，Ｃ，Ｄは基板
温度をそれぞれ２５０℃、３００℃、３５０℃に保ち、
２段階でＡｌ−Ｓｉ−Ｃｕ膜３３を堆積した場合であ
る。
【００５３】
【表２】
【００５４】この結果、低温（１６５℃）、高スパッタ
レート（１５００nm/min）および高温（２５０〜３５０
℃）、低スパッタレート（６００nm/min）の２段階スパ
ッタでＡｌ−Ｓｉ−Ｃｕ膜３３を堆積した場合（Ｂ，
Ｃ，Ｄ）は、いずれもシート抵抗および反射率が１段階
スパッタの場合（Ａ）と同程度で、しかも表面凹凸や膜
中の反応析出物が少なく、カバレージの良好なＡｌ−Ｓ
ｉ−Ｃｕ膜３３が得られた。
【００５５】次に、図１６に示すように、Ａｌ−Ｓｉ−
Ｃｕ膜３３上にバリアメタルを堆積する。このバリアメ
タルは、スパッタ法で堆積したＴｉＮ膜３４（膜厚６０
nm）の単層で構成する。なお、Ａｌ−Ｓｉ−Ｃｕ膜３３
を堆積した後、前述したリフローを行ってその表面をさ
らに平坦化してもよい。また、Ａｌ−Ｓｉ−Ｃｕ膜３３
を堆積した後、半導体基板１を一旦スパッタ装置の外に
取り出し、Ａｌ−Ｓｉ−Ｃｕ膜３３を大気に曝してその
表面に酸化膜を形成してからバリアメタル（ＴｉＮ膜３
４）を堆積してもよい。
【００５６】次に、フォトレジストをマスクにしたドラ
イエッチングで上記ＴｉＮ膜３４、Ａｌ−Ｓｉ−Ｃｕ膜
３３、Ｔｉ膜３２、ＴｉＮ膜３０およびＴｉ膜２９をパ
ターニングすることにより、最上層の配線であるＡｌ配
線３５を形成した後、Ａｌ配線３５の上層にパッシベー
ション膜３６を堆積する。パッシベーション膜３６は、
例えばＣＶＤ法で堆積した酸化シリコン膜とＣＶＤ法で
堆積した窒化シリコン膜の２層膜で構成する。
【００５７】次に、図１７に示すように、フォトレジス
トをマスクにしたドライエッチングでパッシベーション
膜３６の一部を開孔し、Ａｌ配線３５の一部を露出させ
ることにより、ボンディングパッド３７を形成する。こ
のとき、ボンディングパッド３７（Ａｌ配線３５）の表
面のバリアメタルがＴｉＮ膜（３４）の単層（Ａｌ−Ｓ
ｉ−Ｃｕ膜３３の表面を酸化した場合は、ＴｉＮ膜と酸
化膜）で構成されているので、このバリアメタルをＴｉ
Ｎ膜とＴｉ膜の積層膜で構成した場合と異なり、ボンデ
ィングパッド３７の表面にＡｌとＴｉの化合物が析出す
るようなことはない。
【００５８】従って、本実施例によれば、ボンディング
パッド３７の表面にＡｕのワイヤ３８をボンディングし
たときに、ボンディングパッド３７とワイヤ３８の接着
力を十分に確保することができる。
【００５９】また、本実施例によれば、最上層のＡｌ配
線３５の一部を構成するＴｉＮ膜３０の表面のＦをスパ
ッタエッチングで除去したことにより、ＴｉＮ膜３０と
その上に堆積したＴｉ膜３２の界面の接着力を十分に確
保することができるので、ボンディングパッド３７の表
面にワイヤ３８をボンディングしたときの衝撃などによ
ってボンディングパッド３７が剥離することもない。
【００６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６１】前記実施例では、３層配線を備えたＭＯＳ
・ＬＳＩに適用した場合について説明したが、４層また
はそれ以上の多層配線を備えたＬＳＩにも広く適用する
ことができる。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６３】（１）本発明によれば、ボンディングパッ
ドとワイヤの接着力が増加するため、ボンディングパッ
ドとワイヤの接続信頼性が向上する。
【００６４】（２）本発明によれば、最上層配線のバリ
アメタルの界面の接着力が増加するため、ボンディング
パッドの剥離を防止することができる。
【００６５】（３）本発明によれば、カバレージが良好
で、かつ表面凹凸の少ないＡｌ膜が得られるので、Ａｌ
配線の加工性が向上する。
【００６６】（４）本発明によれば、接続孔の真上の層
間絶縁膜に上層の接続孔を配置するスタックオンプラグ
構造を実現することができるので、チップ面積を縮小す
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１２】スパッタエッチングを行う前のＴｉＮ膜の表
面のＡＥＳスペクトルを示すグラフ図である。
【図１３】スパッタエッチング量とＴｉ／ＴｉＮ膜界面
のＦ量との関係を示すグラフ図である。
【図１４】スパッタエッチング量とＴｉ／ＴｉＮ膜界面
のＦイオン強度との関係を示すグラフ図である。
【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ チャネルストッパ領域 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ型半導体領域（ソース、ドレイン領域） ８ サイドウォールスペーサ ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１ ＢＰＳＧ膜 １２ 接続孔 １３ Ｔｉ膜 １４ ＴｉＮ膜 １５ Ｗ膜 １６ Ｗ配線 １７ 層間絶縁膜 １８ 接続孔 １９ Ｔｉ膜 ２０ ＴｉＮ膜 ２１ Ｗ膜 ２２ Ｔｉ膜 ２３ Ａｌ−Ｓｉ−Ｃｕ膜 ２４ Ｔｉ膜 ２５ ＴｉＮ膜 ２６ Ａｌ配線 ２７ 層間絶縁膜 ２８ 接続孔 ２９ Ｔｉ膜 ３０ ＴｉＮ膜 ３１ Ｗ膜 ３２ Ｔｉ膜 ３３ Ａｌ−Ｓｉ−Ｃｕ膜 ３４ ＴｉＮ膜 ３５ Ａｌ配線 ３６ パッシベーション膜 ３７ ボンディングパッド ３８ ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴樹 正恭 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 西原 晋治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐原 政司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石田 進一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 阿部 宏美 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 遠田 園子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 内山 博之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 津金 秀明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 吉浦 愛明 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に複数層のＡｌ配線を有す
    る半導体集積回路装置であって、前記半導体基板の最上
    層配線は、Ｔｉ膜とＴｉＮ膜との積層膜で構成される第
    １のバリアメタルと、前記第１のバリアメタル上に堆積
    したＡｌ膜と、前記Ａｌ膜上に堆積したＴｉＮ膜で構成
    される第２のバリアメタルとの複合膜で構成され、他の
    配線層のＡｌ配線は、Ａｌ膜の上下に前記Ｔｉ膜とＴｉ
    Ｎ膜との積層膜で構成される第１のバリアメタルを積層
    した複合膜で構成されていることを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記第１のバリアメタルの表面のフッ素量が6.０
    atm ％以下であることを特徴とする半導体集積回路装
    置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記最上層配線は、前記第１のバリア
    メタル上に前記Ａｌ膜を堆積した後、前記Ａｌ膜上に前
    記ＴｉＮ膜を直接堆積することにより形成し、前記他の
    配線層のＡｌ配線は、前記第１のバリアメタル上に前記
    Ａｌ膜を堆積した後、前記Ａｌ膜上に前記Ｔｉ膜とＴｉ
    Ｎ膜とを連続して堆積することにより形成することを特
    徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記最上層配線は、前記第１のバリア
    メタル上に前記Ａｌ膜を堆積した後、前記Ａｌ膜の表面
    を酸化し、次いで前記Ａｌ膜上に前記第２のバリアメタ
    ルを堆積することにより形成することを特徴とする半導
    体集積回路装置の製造方法。
  5. 【請求項５】 次の工程（ａ）〜（ｄ）を含むことを特
    徴とする半導体集積回路装置の製造方法。 （ａ）接続孔を形成した絶縁膜上にＴｉ膜とＴｉＮ膜と
    の積層膜で構成される第１のバリアメタルを堆積する工
    程、（ｂ）前記第１のバリアメタル上にＷ膜を堆積した
    後、フッ素を含んだプラズマで前記Ｗ膜をエッチバック
    することにより、前記接続孔の内部のみに前記Ｗ膜を残
    す工程、（ｃ）前記第１のバリアメタルの表面をスパッ
    タエッチングすることにより、前記第１のバリアメタル
    の表面に残ったフッ素を除去する工程、（ｄ）前記第１
    のバリアメタル上に、Ｔｉ膜で構成される第３のバリア
    メタルと、Ａｌ膜と、Ｔｉ膜とＴｉＮ膜との積層膜で構
    成される第４のバリアメタルとを順次堆積した後、前記
    第４のバリアメタル、前記Ａｌ膜、前記第３のバリアメ
    タルおよび前記第１のバリアメタルをパターニングして
    配線を形成する工程。
  6. 【請求項６】 次の工程（ａ）〜（ｄ）を含むことを特
    徴とする半導体集積回路装置の製造方法。 （ａ）接続孔を形成した絶縁膜上にＴｉ膜とＴｉＮ膜と
    の積層膜で構成される第１のバリアメタルを堆積する工
    程、（ｂ）前記第１のバリアメタル上にＷ膜を堆積した
    後、フッ素を含んだプラズマで前記Ｗ膜をエッチバック
    することにより、前記接続孔の内部のみに前記Ｗ膜を残
    す工程、（ｃ）前記第１のバリアメタルの表面をスパッ
    タエッチングすることにより、前記第１のバリアメタル
    の表面に残ったフッ素を除去する工程、（ｄ）前記第１
    のバリアメタル上に、Ａｌ膜と、Ｔｉ膜とＴｉＮ膜との
    積層膜で構成される第４のバリアメタルとを順次堆積し
    た後、前記第４のバリアメタル、前記Ａｌ膜および前記
    第１のバリアメタルをパターニングして配線を形成する
    工程。
  7. 【請求項７】 半導体基板上にスパッタ法でＡｌ膜を堆
    積する際、低温、高スパッタレートでＡｌ膜を堆積する
    第１の工程と、高温、低スパッタレートでさらにＡｌ膜
    を堆積する第２の工程とを備えたことを特徴とする半導
    体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記第１の工程は、半導体基板を１５
    ０℃以下に保って前記Ａｌ膜を堆積し、前記第２の工程
    は、半導体基板を２５０〜３５０℃に保って前記Ａｌ膜
    を堆積することを特徴とする半導体集積回路装置の製造
    方法。
  9. 【請求項９】 次の工程（ａ）〜（ｄ）を含むことを特
    徴とする半導体集積回路装置の製造方法。 （ａ）接続孔を形成した絶縁膜上にＷ膜を堆積した後、
    前記Ｗ膜をエッチバックすることにより、前記接続孔の
    内部のみに前記Ｗ膜を残す工程、（ｂ）前記絶縁膜上に
    スパッタ法でＡｌ膜を堆積する工程、（ｃ）前記Ａｌ膜
    を高温でリフローする工程、（ｄ）前記Ａｌ膜をパター
    ニングしてＡｌ配線を形成する工程。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、半導体基板を４５０℃程度に保って
    前記Ａｌ膜をリフローすることを特徴とする半導体集積
    回路装置の製造方法。
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