NO833046L - Tilpasningsledd for digital dataoverfoering - Google Patents

Description

Foreliggende oppfinnelse angår digitale dataoverføringssystemer

i sin alminnerlighet og gjelder særlig et tilpasningsledd innrettet for tidsfølgekobling og anvendelse i et digitalt data-overføringssystem.

Det har vært foreslått å drive digitale koblingssystemer, f.eks. digitale telefonsystemer, på en måte som er kjent som mesokronisk drift. De koblingsprganer som utgjør et sådant system utleder sin egen tidsfølgereferanse og kommuniserer med andre koblingsorganer innenfor systemet på mesokronisk måte. Dette står i motsetning til tradisjonelle digitale koblingssystemer i telefonteknikken, som tidligere har utledet sin tidsfølge-informasjon fra signaler som frembringes i et synkronisert nettverk og har frembragt en sikker klokkereferanse og ramme som alle innkommende data tilpasses til før kobling eller veksling.

I et mesosynkront system er det nødvendig å anordne en eller annet form for tilpasningsutstyr i hvert vekslingstrinn for å tilpasse innkommende signaler til den lokale klokke. Anvendelse av et sådant tilpasningsledd fører inn ytterligere forsinkelse i hvert vekslingstrinn. For å angripe dette problem er det utviklet et tilpasningsledd som også er innrettet for tidsfølge-veksling.

Oppfinnelsen gjelder således et til<p>asningsledd innrettet for tidsfølgeveksling og anvendelse i et digitalt dataoverførings-system, idet tilpasningsleddets særtrekk i henhold til oppfinnelsen består i at det omfatter lagerutstyr for lagring av n databitgrupper i rammer som hver omfatter m bitgrupper, hvor n > m, idet lagerutstyret er anordnet slik at data skrives inn i rekke-følge under styring fra tidssignaler tilordnet innkommende data, samt utstyr for regulering av datautlesningen fra nevnte lagerutstyr og med logiske organer som frembringer leseadresser for de datagrupper som skal utleses, idet nevnte logiske organer er innrettet for å bevirke utlesning fra vedkommende adresse i den forutgående eller påfølgende ramme, når en frembragt leseadresse står i et forut bestemt forhold til den foreliggende skriveadresse.

Dette arrangement tillater tilpasningsleddet også å arbeide som en tidsveksler og kollisjon mellom utlesning og innskrivning unngås ved å tillate en etterslepning tilsvarende en ramme.

Når m er 32 datagrupper er en foretrukket verdi for n 43. De logiske organer kan omfatte en aritmetisk logikkenhet som mottar skriveadressen for hver datagruppe som er innskrevet i lagerutstyret, idet logikkenheten arbeider under styring fra en prosessor og lokal klokke for å frembringe nevnte leseadresser.

Tilpasningsleddet kan omfatte en frasorteringskrets for fra-sortering av klokkesignaler fra innkommende datasignaler, idet nevnte krets er innrettet for å dirigere datasignaler til datainngangen for nevnte lagerutstyr samt å frembringe tidssignaler for styring av innskrivningen av data i lagerutstyret.

Lagerutstyret kan omfatte en rekke av skiftregistere med serie-innskrivning og parallellutlesning og som hver er innrettet for å lagre en datagruppe. Separate dekodere kan være tilordnet hver sådan rekke samt innrettet for å frembringe lese- og skriveadresser for nevnte registere.

Oppfinnelsen vil nå blir nærmere beskrevet ved hjelp av et ut-førelseseksempel og under særlig henvisning til de vedføyde teg-ninger, hvorpå: Fig. 1 er et blokkskjema;. av et enkeltkanal-tilpasningsledd innrettet for tidsfølgeveksling. Fig. 2 er et blokkskjema av et 8 x 8 tilpasningsledd med tidsfølge-og mellomromsveksling mellom alle kanaler. Fig. 3 er et blokkskjema som viser et bufferlager anvendt i det tilpasningsledd som er vist i figurene 1 og 2. Fig. 4 er et skjematisk diagram som anskueliggjør arbeidsfunksjonen for det bufferlager som er vist i fig. 3. Fig. 5 er et flytskjema som viser arbeidsfunksjonen for den aritmetiske logikkenhet.

Tilpasningsleddet vil nå bli beskrevet i sammenheng med en digi-tal telefonsentral hvor tilpasningsledd vanligvis anvendes i overgangen mellom det innkommende dataoverføringssystem og sentralen. Den utførelse som skal beskrives angår en anordning som utfører den kombinerte arbeidsfunksjon for et tilpasningsledd og en tidsfølgeveksler.

En enkeltkanalversjon som utgjør en kombinasjon av tilpasningsledd og tidsveksler er vist i fig. 1 på tegningene. Denne anordning omfatter en krets 10 som mottar pulskodemodulerte (PCM) taleavsnitt fra en linje 11. Kretsen 10 har en første utgang forbundet med et bufferlager 14 samt en annen utgang som omfatter en hovedvei 15 som også er koblet til bufferlageret 14. En ytterligere hovedvei 16 forbinder kretsen 10 med en aritmetisk logikkenhet 18. Den aritmetiske logikkenhet 18 mottar lokale klokkesignaler over en linje 20 samt en lokal rammevektor over en linje 21. En forbindelseregulerende enhet 24 som over en hovedvei 25 er tilkoblet en styreenhet 30 i form av en mikro-prosessor i sentralen kan frembringe tidsluke-adressesignaler til inngangssiden av den aritmetiske logikkenhet over hovedveien 26.

Kretsen 10 frasorterer fjernklokke- og rammevektorsignalene

fra de innkommende PCM-taleavsnitt fra linjen 11 og frembringer passende skrive-reguleringssignaler som tilføres bufferlageret 14 over hovedveien 15. Disse signaler anvendes for syklisk innskrivning i bufferlageret 14 av alle 32 tidsluker som tilføres lageret 14 over linjen 12. Skriveadressen for hver tidsluke overføres til den aritmetiske logikkenhet 18 over hovedveien 16.

Utlesningen av informasjon fra lageret 14 styres fra den aritmetiske logikkenhet 18 som avgir leseadresser over en hovedvei 27. Den aritmetiske logikkenhet arbeider under styring fra den lokale klokke og den lokale rammevektor og utleder den adresse i bufferlageret 14 for kanalen som skal utleses på grunnlag av data som er mottatt fra den forbindelseregulerende enhet 34 og skriveadressen på hovedveien 16,og derpå slipper frem denne kanal til utgangshovedveien 28. Den aritmetiske logikkenhet må sikre at forsøk på samtidig utlesning og innskrivning av samme lagrings-element i bufferlageret 14 unngås. Dette oppnås i det foreliggende arrangement ved å utføre bufferlageret 14 slik at det er større enn en informasjonsramme, således at hvis en kollisjon er uunngåelig, kan den ønskede bitgruppe utledes fra et alterna-tivt lagersted i lagerutstyret. Dette betyr at en forskyvning vil ha funnet sted med enten utelatelse av en bitgruppe eller gjentagelse av den forutgående bitgruppe. Denne bitgruppe vil bli utlest fra samme relative lagersted i påfølgende informa-sjonsrammer, således at forskyvning ikke opptrer på nytt samtidig som normal synkronisering opprettholdes.

Det vil således innses at innkommende tidsluker leses inn i bufferlageret 14 under styring fra den fjerntliggende klokke og leses fra lageret under styring fra den lokale klokke. Dette arrangement sørges således for tilpasning av de innkommende data til den lokale klokke og utfører også en tidsfølgeveksling, idet en bestemt bitgruppe kan leses ut til en valgt utgangssignal under styring fra den aritmetiske logikkenhet 18.

Det arrangement som er vist i fig. 1 er et enkeltkanal-tilpas.^ ningsledd samt også en tidsfølgeveksler. Lignende enheter kan kombineres til å danne en 8 x 8 ikke blokkerende veksler ved anvendelse av en felles, 8 bit bred parallell hovedvei som inneholder 256 tidsluker og arbeider i<entakt på 2Mbit/sekund. Et sådant arrangement er vist i fig. 2 på tegningene. I det viste arrangement i fig. 2 er det anordnet 8 bufferlagere 14 0-14 7, og hvert bufferlager har en 8 bits parallell talebuss 120 som er koblet i parallell-til-serie omformere 121 til 128. Det angitte arrangement i fig. 2 har en aritmetisk logikkenhet 18 som er felles for alle bufferlagere, idet den aritmetiske logikkenhet frembringer lese-styresignaler for bufferlagrene til hovedveien 27. I kombinasjonen av tilpasningsledd og tidsfølgeveksler som er angitt i fig. 2 er tidslukene ordnet slik at utgangsomformerne 121-128 for veksling fra parallell til serie velger ut hver åttende bitgruppe fra den felles hovedvei for å drive de serie-anordnede utgangshovedveier. For å tillate dette arrangement å arbeide med et felles styrelager og aritmetisk logikkenhet er det nødvendig at beregningen av bufferlageradressen kan utføres i løpet av 488 nanosekunder, hvilket tilsvarer 2Mbit/sekund.

Det vil forstås at størrelsen av bufferlageret er kritisk for anordningens arbeidsfunksjon. Bufferlagerets minste størrelse kan fastlegges ved betranktning av tilpasningsfunksjonen eller vekslingsfunksjonen for tidslukene av følgende grunner. 1. Tilpasningsleddet er i stand til en forskyvning på en fullstendig informasjonsramme, hvilket vil si 256 bit eller

3 2 bitgrupper.

2. Under normale driftsbetingelser, hvilket vil si bortsett fra initsialisering eller tap av nasjonal synkronisering, bør tilpasningsleddet være i stand til å utligne de verste tilfeller av langtids og korttids variasjoner i fase uten å innføre rammeforskyvning. For Storbritannias telefonnett antas dette vanligvis å være 51 bit. 3. Det bør være i stand til å innføre regulert rammeforskyvning ved påvisning av minste tillate forskjell mellom leseklokken og skriveklokken. Tidsfølgebetraktninger viser at fire bitgrupper bør tillates for tilpasningsledd og tidsfølgeveksler av den spesielle art som er beskrevet her.

Da bufferlageret må håndtere fullstendige kanaler for å utføre sin tidsfølgeveksling kan de fordringer som er angitt under punkt 2 ovenfor hensiktsmessig avrundes oppover til 7 bitgrupper. De fordringer som er oppstilt under punktene 1, 2 og 3 fastlegger da at bufferlageret bør ha en minste størrelse på 43 bitgrupper. Den midlere forsinkelse gjennom et sådant lager vil

være 21% bitgrupper eller 84 mikrosekunder.

Et eksempel på et bufferlager er vist i fig. 3 på tegningene. Dette bufferlager omfatter en rekke åtte bits skiftregistere

200 med serieinngang og parallellutgang. Disse registere 200

er anordnet i fire rekker med elleve kolonner i hver, hvor det skraverte skiftregister ikke anvendes, da bare lagring av 43 bitgrupper er påkrevet. Klokke- og datasignaler tilføres til skiftregisterrekkene over et 8 bits register 201 med serieinn-^. gang og parallellutgang. Registere 201 aktiverer også en pari-tetsgenerator 202, således at et paritetbit tilordnes de klokke-og datasignaler som tilføres registrene.

Innskrivning i registrene 200 styres av dekodere 204, 205. Dekoderen 204 mottar en to bits rekkeadresse og dekoderen 205 mottar en fire bits kolonneadresse. De to dekodere samarbeider med å frembringe en koordinert adresse for vedkommende register hvor det skal innskrives en bitgruppe.

På lignende måte styres utlesningen av registrene av dekoderne 207, 208. Dekoderen 207 mottar en to bits rekkeadresse og dekoderen 208 mottar en fire bits kolonneadresse. Disse to dekodere samarbeider for å frembringe en koordinert adresse for vedkommende skiftregister som skal aktiveres for utlesning av en 8 bits bitgruppe til utgangsbuss 207. Som allerede forklart utføres inn-skrivningsfunksjonen under styring fra den fjerntliggende klokke, mens utlesningsfunksjonen utføres under styring fra den lokale klokke, og det er således behov for to uavhengige adresserings-modi, slik som vist i fig. 3.

To mekanismer sikrer at alle feil i bufferlageret kan påvises. For det første tillater bruk av et odde antall skiftregistere utøvelse av tidsluke 0 fo hvert lagringssted. Tidsluken 0 vil enten innehold et rammetilpasningssignal eller et annet mønster hvis rammetilpasningssignalet tidligere er fjernet. En annen feilpåvisningsmekanisme ligger i det paritetsbit som lagres sammen med hver tale-bitgruppe og anvendes for å påvise det som er kjent som "hefte"-feil i parallellutgangen fra hvert skiftregister.

I drift av den anordning som er vist i fig. 3 skrives datainn-gangslinjen syklisk inn i hvert skiftiegisterelement i rekken under styring av den skriveutløsende koordinerte adresse som frembringes av dekoderne 204 og 205. Parallellutgangen fra hvert skiftregister kan aktiveres under styring fra den leseutløsende koordinerte adresse som frembringes av dekoderne 207 og 208. Denne leseutløsende koordinatadresse beregnes av den aritmetiske logikkenhet 18 som er vist i figurene 1 og 2 samt innrettet for å unngå forsøk på utlesning og innskrivning samtidig på et og samme skiftregister. Følgende redegjørelse beskriver hvorledes dette oppnås.

For å forstå arbeidsfunksjonen for den kombinerte tilpasnings-anordning og tidsfølgeveksler er det nødvendig å definere føl-gende variable for en enhet på 8 x 8 bit. 1) Inngangskanalnummeret (ICN) er et tall i området 0 til 255 og er en åtte bits størrelse. De tre første bit i ICN3 identifiserer en av de åtte PCM inngangshovedveier, mens de øvrige fem bit ;i ICN5 identifiserer en bestemt kanal i hovedveiene. Inngangskanalene skrives syklisk inn i bufferlagerets registere under styring fra fjernklokken, slik som allerede beskrevet.<2>) Utgangskanalnummeret (OCN) er et tall i området 0 til 255. Dette tall identifiserer en utgangs-tidsluke i den åtte bits parallelle utgangshovedvei for tale. De første tre bit' OCN3 identifiserer PMC-utgangshovedveien mens de øvrige fem bit OCN5 identifiserer en bestemt kanal i denne hovedvei. OCN er også adressen for et lagringssted i den forbindelseregulerende enhet 24 som inneholder en ti :bitsstørrelse bestående av ICN, en opp-tatt bit og det som er kjent som.en F-bit, som vil bli nærmere definert nedenfor. Innholdet i det forbindelseregulerende lager leses ut syklisk under styring fra den lokale klokke.

For hver OCN tilføres den aritmetiske logikkenhet 18 den spesi elle ICN som er påkrevet. Den aritmetiske logikkenhet 18 kan så beregne lagringsstedet for den ønskede kanal i bufferlageret. 3) Skriveadressen (WA) er et 6 bits tall innenfor området 0 til 42. Den representerer den bufferlageradresse som for øyeblikket er gjenstand for innskrivning. Tallet er utledet fra en 43 residualteller som drives med en åttendedel av fjernklokketak-ten. De to minst signifikante bit er rekkeadressen for skrive-utløsningen, mens de øvrige fire bit er kolonneadressen. Ved betraktning av fig. 3 innskrives således registrene i rekkefølgen A B C D E osv. 4) Leseadressen (RA) er et' .tall i området 0 til 42. Det representerer den bufferlagerandresse som inneholder den spesielle kanal (ICN5) som forlanges av et bestemt OCN. 5) Formelbit (F) er et enkelt bit lagret i den forbindelseregulerende enhet 24 for hver OCN-adresse. Dette bit er innskrevet ved hjelp av den aritmetiske logiske enhet og anvendes i en påfølgende beregning av leseadressen for et bestemt OCN. 6) Skriveadressen for tidsluke 0 (WAO) er et tall i området 0 til 42 og er den bufferlageradresse hvor tidsluken 0 sist ble innskrevet. 7) D = (WA - WAO) residual 43 er en hensiktsmessig størrelse som kan frembringes for hvert bufferlager ved hjelp av teller som trinnforskyves når WA trinntelles og tilbakestilles når tidsluken 0 opptrer.

Bufferlagerets arbeidsfunksjon vil nå bli nærmere beskrevet under henvisning til fig. 4. I fig. 4 er de førtitre 8-bitS lagre vist i en sirkulær rekke av blokker med nummer 0 til 42. Det vil forstås at dette er en skjematisk illustrasjon for å lette forståelsen og representerer ikke noe fysisk arrangement. Tiden kan antas å skride frem i urviserens bevegelseretning ved betraktning av fig. 4, og skriveadressen er da representert ved en pil 260. Skriveadressen forskyves syklisk i urviserens bevegelseretning fra det ene lager til den neste. Fig. 4 kan således betraktes som en avbildning av bufferlageret som viser lagerinnholdet ved et bestemt tidspunkt. I det foreliggende eksempel er skriveadressen bufferlagrets adresse 16, som har vært anvendt for å lagre kanal 10 i rammen (N - 1), men over-skrives nå av kanal 21 i rammen N. Tidsluken 0 i ramme N ble Skrevet inn i bufferlageradressen 38. Det kan ses at kanalene 11 til 20 opptrer to ganger i bufferlageret ved det spesielle tidspunkt som er vist. D = (16 - 38) residual 43 = 21.

To formler anvendes for å beregne leseadressen RA ved det spesielle foreliggende tidspunkt.

RA = WAO + ICN (F = 0) for kanalene 0 til 20 i ramme N.

RA = WAO + ICN + LL (F = 1) for kanalene 11 til 31 i rammen

(N - 1) .

Det F-bit som er lagret i forbindelsereguleringsenheten 24 instruerer den aritmetiske logikkenhet 18 om hvilken formel som skal benyttes. Den aritmetiske logikkenhet beregner også en ny verdi for F-bit ved sammenligning av RA og WA. For å unngå kollisjon i bufferlageret tillates ikke noen utlesning fra lagrene med adresse WA - 1, WA, Wa + 1 og WA + 2.

I fig. 4 er lagrene med disse adresser vist skravert, nemlig lagrene nummer 15, 16, 17 og 18. Disse tilsvarer D = ICN - 1, ICN, ICN + 1 og ICN + 2. Den kombinerte tilpasningsinnretning og tidsfølgeveksler er anordnet slik at når kollisjon opptrer, hvilket vil si når det er påkrevet med utlesning fra en av de ovenfor nevnte fire lagre, er lagrets størrelse valgt slik at den ønskede bitgruppe er tilgjengelig fra det lager som har en annen RA beregnet fra den ovenfor angitte alternative formel. Når dette opptrer er F-bit fastlagt slik at alle påfølgende utlesninger unngår lagerkollisjon. Hvis det i det angitte ut-førelseeksempel i fig. 4 f.eks. var påkrevet med utlesning fra buf f erlageret 18, hvilket vil si tidsluke 12 for rammen (N - 1)^ville dette ikke bli tillatt og den aritmetiske logikkenhet ville istedet sørge for utlesning av tidsluke 12 i ramme N fra lageret med adressenummer 7.

En forandring i F-bit angir rammeforskyvning, hvilket vil si gjentagelse eller utelatelse av en bestemt bitgruppe. Størrelsen av bufferlageret er slik at når en sådan forskyvning først har funnet sted for en bestemt bitgruppe, vil ingen ytterligere forskyvning forekomme mens normal synkronisering opprettholdes. Denne mekanisme kan forstås ut i fra følgende betraktninger. Først betraktes den situasjon hvor skriveadressen .K• føar igjen leseadressen, hvilket vil si at fjernklokken arbeider hurtigere enn den lokale klokke. Hvis formel 1 anvendes, hvilket vil si F = 0, opptrer ingen forskyvning. I påfølgende rammer vil WA løpe i tiltagende grad forut for RA innenfor den begrensning på 51 bit som er omtalt ovenfor. Hvis formel 2 anvendes, hvilket vil si F = 1, kan det inntreffe et tidspunkt hvor RA = WA + 2, og den annen formel må da velges, med F = 0. RA vil da bli redusert ved 11 tilsvarende en forandring fra ramme N - 1 til ramme N.

Den alternative situasjon skal nå betraktes, nemlig den hvor utlesningen når igjen innskrivningen, hvilket vil si at den fjerntliggende klokke arbeider langsommere enn den lokale klokke. Hvis formelen 1 anvendes kan det inntreffe et tidspunkt hvor

RA = WA - 1, og den alternative formel vil da bli anvendt, med

F satt lik 1. RA vil få et tillegg på 11 tilsvarende forandring fra ramme N til ramme N - 1. Hvis derpå innskrivningen skulle begynne å hale inn på utlesningen, ville en total faseforskyvning på 8 bitgrupper være påkrevet før tilbakevending til formel 1.

Da dette er større enn nettverkets konstruksjonsbasis på 51 bit, vil det ikke finne sted sålenge normal nettverksynkronisering opprettholdes.

Hvis formel 2 anvendes, hvilket vil si F = 1, vil forskyvning ikke finne sted.

Den reguleringsalgoritme som er omtalt ovenfor og som styrer utlesningsprosessen, er sammenfattet i det flytskjema som er angitt i fig. 5. For det spesielle tilfelle som er vist i fig. 4, vil denne reguleringsalgoritme som fastlegger RA ikke tillater en utlesning fra bufferlageradressene 15, 16, 17 eller 18. Bare kanalene 13, 14, 15, 16, 17, 18 og 19 kan således oppnås fra den alternative bufferlageradresse. Dette ér tilstrekkelig til å oppfylle de fordringer som er angitt ovenfor med hensyn til maksimal faseforandring i det mesokrone nettverk.

Claims (6)

1. Tilpasningsledd innrettet for tidsfølgeveksling og anvendelse i et digitalt dataoverføringssystem, karakterisert ved at det omfatter lagerutstyr for lagring av n databitgrupper i rammer som hver omfatter m bitgrupper, hvor n > m, idet lagerutstyret er anordnet slik at data skrives inn i rekkefølge under styring fra tidssignaler tilordnet innkommende data, samt utstyr for regulering av datautlesningen fra nevnte lagerutstyr og med logiske organer som frembringer leseadresser for de datagrupper som skal utleses, idet nevnte logiske organer er innrettet for å bevirke utlesning fra vedkommende adresse i den forutgående eller påfølgende ramme, når en frembragt leseadresse står i et forut bestemt forhold til den foreliggende skriveadresse.

2. Tilpasningsledd som angitt i krav 1, karakterisert ved at m er 32 bitgrupper og n er lik 43.

3. Tilpasningsledd som angitt i krav 1 eller 2, karakterisert ved at de logiske organer omfatter en aritmetisk logikkenhet som mottar skriveadressen for hver bitgruppe som er skrevet inn i lagringsutstyret, mens logikkenheten arbeider under styring fra en prosessor og en lokal klokke for å frembringe nevnte leseadresser.

4. Tilpasningsledd som angitt i krav 1-3, karakterisert ved at det omfatter en frasorter-, ingskrets for å sortere klokkesignaler fra innkommende datasignaler, idet nevnte krets er anordnet for å overføre datasignalene til datainngangen for nevnte lagringsutstyr samt frambringer tidssignaler for styring av datainnskrivningen i nevnte lagerutstyr .

5. Tilpasningsledd som angitt i krav 1-4, karakterisert ved at lagerutstyret omfatter en rekke skiftregistere med serieinngang og parallellutgang samt innrettet for å lagre hver sin bitgruppe.

6. Tilpasningsledd som angitt i krav 5, karakterisert ved at separate dekodere er tilordnet nevnte rekke og innrettet for å frembringe lese- og skriveadresser for nevnte registere.