JPS5989099A - 同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、概してディジタル伝送システムに関シ、特
にディジクル伝送システムに用（Ａることかできる時間
スイッチング機能を備えた同期装置に関する。

ディジタル・スイッチング・システム、例えｈｉメソク
ロノス（中央クロックキング）方法として知られている
ディジタル電話システムを動作させることが提案されて
いる。このようなシステムを形成するスイッチは、それ
自体の時間基準を作動させ、メソクロノス方法によりシ
ステム内の他のスイッチと通信を１−る。これは、同期
回廷網内で発生し１こ信号からタイミング情報を再生し
て安定なりロック及びフレームを発生し、これに対して
全ての受信データを同期させた後にスイッチングをする
従来の％語用ディジタル・スイッチング・システムと対
照をなす。

メソクロノス・システムにおいては、各スイッチング段
にある形式の同期装置を備え、受信信号をローカル・ク
ロックに同期させることが必要である。同期装置を用い
ることにより、各スイッチング段で遅延が付加される。

この問題を解決するため、時間スイッチング機能をも備
えた同期装置を我々は開発した。

この発明によれば、ディジタル伝送システムに用いるた
めの時間スイッチング機能をもつ同期装置が備えられ、
この同期装置は、受信データに関連するタイミング信号
の制御によってデータを逐次記憶するように構成され、
ｍバイトからなる複数フレームにおけるｎバイト（ただ
しｎ　＞　ｍ　、）のデータを記憶する記憶手段と、前
記記憶手段からのデータの読み出しを制御する制御手段
であって発生した読み出しアドレスが現在の書き込みア
ドレスと所定の関係にあるときに前又は次のフレームの
対応するアドレスから読み出しをさせるように構成され
、読み出すべきバイトの読み出しアドレスを発生ずる論
理手段を含む前記制御手段とからなる。

この構成により、同期装置は時間スイッチとしても動作
することができ、読み出しと書き込みとの間の衝突が１
フレームをスリップさせることにより回避させることが
できる。

ｍが６２バイトのときに適当とするｎのイ直は４６であ
る。

論理手段は、記憶手段に害ぎ込まれた各バイトの書き込
みアドレスを受は取る演算論理装置でよく、プロセッサ
及びローカル・クロックの制御によって動作し、前記読
み出しアドレスを発生する。

同期装置は、前記記憶装置のデータ入力にデータ信号を
導き、前記記憶装置にデータの書き込みを制御するだめ
のタイミング信号を供給するように構成され、受信する
データ佃゛号からクロック信号を抽出するクロック抽出
回路を含む。

記憶手段は１バイトのデータをそれぞれ記憶するように
構成された１配列の直列入力・並列出力シフト・レジス
タからなる。

この発明を以下付図を峙て参照して実施例により説明す
る。

受信ディジタル・システムとディジタル電話交換機との
間のインターフェイスで同期装置を用いるディジタル電
話交換機との対比で同期装置を説明する。説明する実施
例は同期装置と時間スイッチとの組み合せ機能を実行１
−る装置と関連される。

同期装置と時間スイッチとを組み合せた単一チャンネル
の場合を第１図に示す。この装置は線１１上のＰＧＭ通
話サンプルを受信する回路１０を備える。回路１０はバ
ッファ・メモリ１４に接続された第１の出力１２と、バ
ッファ・メモリ１４に同じく接続されているノ＼イウエ
イ１５をなす第２゛の出力とを有する。更に、ノ１イウ
エイ１６は演算論理装置１８に回路１０を接続する。演
算論理装置１８は線２０からローカル・クロック信号を
線２１からローカル・フレーム・ベクトルを受信する。

接続制御装置２４は、／・イタエイ２晦５を介して交換
機のマイクロゾロセッサ制御装置３０に接続され、ハイ
ウェイ２６を介して演算論理装置１８に入力タイムスロ
ットのアドレス信号を供給できる。

回路１０は約１１上の受信ＰＣＭサンプルからリモート
・クロック及びフレーム・ベクトル信号を抽出し、適当
な朋き込み制御信号を発生し、これをハイウェイ１５を
介してバッファ・メモリ１４に供給する。これらの信号
はバッファ・メモリ１４に同期的に書き込みをするのに
用（・らｇ、３２タイムスロツトは全て第１出力１２０
線を介してバッファ・メモリ１４に供給される。各タイ
ム・スロット用の４Ｌ）ぎ込みアドレスはノ〜イウエイ
１６を介して演算論理装置１８に供給される。

バッファ・メモリ１４の情報の読み出しは、ノ・イタエ
イ２フ上に読み出しアドレスを送出する演多ン、詰ｊ理
装置１８により１ｕ１］御される。演算論理装置１８は
ローカル・クロック及びローカル・フレーム・ベクトル
の制御により動作し、接続制御装置２４から受は取るデ
ータに基づいて読み出されるベキ、チャンネルのバッフ
ァ・メモリ１４内のアドレスと、ハイウェイ１６の１−
き込みアドレスとを計やし、このチャンネルを出カッ飄
イウエイ２８に接続する。演算論理装置１８は／ぐツフ
ァ・メモリ１４の同一メモリ要素が同時に読み出しと書
き込みにならないようする必要がある。この発明の構成
では、衝突が発生しそうになったとき（工所望バイトを
メモリの他の位置から読み出し得るように、バッファ・
メモリ１４を１フレーム情報より大きくすることにより
、この問題を解決して（−る。

これは、スリップがバイトの省略又は前の／ぐイトの反
匂により発生することを意味して（・る。このバイトは
次のフレームにおける相対的に同−位１４から読み吊さ
れるので、スリップは通常の同期力を保持されている限
り、再び発生づ−ることはな（・。

かくして受信タイム・スロットがリモート・クロックの
制御によりバッファ・メモリ１４にＥＣみ込まれ、また
ローカル・クロックの制御によりノ々ツファ・メモリ１
４からム７Ｃみ出されること力−解る。

従って、この構成によりローカル・クロックに対する受
信データの同期が得られ、かつ特定／−’？（）を演算
論理装置１８の制御により進択した出力チャンネルに読
み出すことかできるので、時間スイッチング機能も実行
される。

ゐ）１・図に示す構成は単一チャンネルの同期装置及び
タイム・スイッチである。同様の装置を組み合せ、２Ｍ
ビット／秒で動作する２５６タイム・スロットを含む８
ビツト幅、並列の共通ノ１イウエイを用いるごとにより
、８×８非ブロック式スイツヂを形成することができる
。このような同期装置゛１“の組み合せ（８Ｘ８）の棉
゛成を第２図に示す。

第２図の構成において、　８　（１１５１のバッファ・
メモリ１４０〜１４７が備えられ、各バッファ・メモリ
は８ビツトの並列通話バス１２０をもち、このバスは並
ｎ列変換器１２１〜１２８に接続されている。第２図の
第１゛す或は全バッファ・メモリ１４０〜１４７に共通
な演算論理装置１８を有し、これよリバツファ・メモリ
用の読み出し制飴１信号を）・イウエイ２７に供給する
。第２図の同期装置及びタイム・スイッチにおいては並
直列変換器１２１〜１２８が共通のハイウェイからそれ
ぞれ８バイトを選択して直列出力ハイウェイを駆動する
ように。

タイム・スロットを配列している。この構成を１つの共
通制御メモリ及び演算論理装置により動作させるため、
バッファ・メモリのアドレスの計算を４８８＋１秒（こ
れは１Ｘ２Ｍビット／秒に対応する）内にできることが
必要である。

バッファ・メモリの容量が装置の動作と密接な関係があ
ることは理解されよう。バッファ・メモリの最小容量は
、次の理由のため、タイム・スロット交換機能よりも同
期１！５？能を考ｇｔすることにより決定することがで
きる。

ｉｌｌ同期装置装置光全な１フレーム、即ち２５６ビツ
ト又は６２バイトをスリップさせる（すらす）能力があ
ること。

（２）通常の動作状態において、即ち初期化設定又は中
央同期の衷失の場合に、同期装置は、スリップな導入す
ることなく、最悪ケースの長期及び畑期の変動に対応で
きること。莢国の電話回軸網ではこれは通常１５ビツト
とみなされる。

（３）読み出しクロックと秀ぎ込みクロックとの１′！
４１の最小許容差を検出することにより、スリツフ″０
導入を制Ｑ：ｌｌできる能力をもつこと。タイミングを
考慮′１−ろと、ここで説明する特定の同期装置及び［
１！ｆ間スイッチには４バイトがＦＦ容されなければな
らないことが解る。

バッファ・メモリの時間スイッチング機能を実行するた
めにはバッファ・メモリはチャンネル全体を処理ずろこ
とを効′１−るので、前記（２）項に規定された条件は
便宜上７バイトに丸めることができる。（１）、（２）
及び（３）項で規定された条件により、バッファ・メモ
リ＋ｓ　Ｒ＝小４６バイトの容量をもつべきことが決定
される。このようなメモリによる平均的な：ｉり’延は
２１−１−バイト又は８４マイクロ秒である。

８ビツトの直列入力・並列出力シフトレジスタの″ＲＡ
Ｍ状″配列をなすバッファ・メモリの一例を第３１＊ｌ
に示す、バッファ・メモリは８ビツトの直列入力・並列
出力シフト・レジスタ２００の配列からなる。シフト・
レジスタ２００は４行×１１列からなり、斜線を付けた
シフト・レジスタは使用されないので、４６バイトのメ
モリのみが必要となる。クロック信号及びデータ信号は
８ビツトの直夕ｊｌ入力・並列出力レジスタ２０１を介
してシフト・レジスタの配列に供給される。シフト・レ
ジスタ２０１はパリティ発生益２０２も付勢するので、
パリティ・ビット（１−レジスタに供給されるクロック
信号及びデータ信号に関連付けされる。

シフト・レジスタ２００．に対する甲４ぎ込みは。

デコーダ２０４，２０５により制御される。デコーダ２
０４は２ビツトの行アドレスを受は敗り、デコーダ２０
５Ｆ’；１１．４ビツトの列アドレスを受は取る。この
２つのデコーダ２０４．２０４は一緒に動作し、１バイ
トを店き込むべき特定レジスタ用の座標アドレスを供給
する。

同様にレジスタの読み出しはデコーダ２０７％２０８に
より制御される。デコーダ２０７は２ビツトの行アドレ
スを受は取り、デコーダ２０８は４ビツトの列アドレス
を受は取る。これらのデコーダ２０７．２０８は、出力
バス２０９に１バイト（８ビツト）を読み出すために付
勢されるべき特定のシフト・レジスタの座標アドレスを
供給する。既に説明したように、害ぎ込み機能はリモー
ト・クロックのｉｂ！制御により実行され、一方ンしみ
出し機能はローカル・クロックの制御により実行される
ので、２つの独立したアドレス・モードが第６図に示す
ように必要となる。

バッファ・メモリにおける全ての故障を検出可能に′１
−ることは２つの機構によって確保される。

第１は、１出数のシフト・レジスタを使用することによ
り、タイム・スロット０か各メモリ位１改を用いイ（Ｉ
るようにするものである。タイム・スロット０には、フ
レーム同↓υ１信号が既に除去されたときはフレーム同
Ｊυ」信号又は他のパターンが含まれている。第２の故
障検出機’＋’４Ｍ　ｋ工、各通話バイトと共に記’１
．ｔ８さう１．るパリティ・ビットにより得られ、各シ
フト・レジスタからの並列出力における誤「蓄積」とし
て知られているものを検出するために用いられる。

第ろ図に示す装置ｉｆｅの動作において、デコーダ２０
４及び２０５から供給される誉き込みエネーブル座（芋
アドレスの制御により、配列における各シフト・レジス
タ要素にデータ入力線が周期的に書き込まれる。各シフ
ト・レジスタの並列出力はデコーダ２０７及び２０８か
ら供給される読み出しエネーブル座標アドレスの１間徒
１によりエネーブルすることができる。との卓°ｃみ出
しエネーブル座イ票アドレスは第１図及び第２図に示す
演算論理装置１８により算出されるもので、同一のシフ
ト・レジスタに対して同時に読み出しと書き込みをしよ
うとするのを避けるように構成される。次の記述はどの
ようにしてこれが達成されるかを説明するものである。

同期装置と時間スイッチとの組み合せの動作を理解する
ためには、８×８ビツト装餘における次の変数を定める
ことが必要である。

１）入力チャンネル番号（工ＯＮ　）これは０〜２５５
の範囲にある番号であり、８ビツト計である。最初の６
ビツト丁ＯＮ　３は８人′ｊ：ＰＣＭハイウェイの１つ
を識別し、他の５ビツトＩｃＮ　５はハイウェイの特定
チャンネルを識別する。入力チャンネルは既に説明した
ようにリモート・クロックのｆｆｉｌｌ（１１によりレ
ジスタのバッファ・メモリに周期的に）二；ぎ込まれろ
。

２）出力ヂャンネル番号（ＯＣＮ　）これは０〜２５５
の１・Ｉ）４囲にある番号である。この番号は、８ビツ
トの並夕１１通話出カッ・イウエイ上の出力タイム・ス
ロットをＷ、（別する。最初の６ビツ）　ＯＯＮ　３は
出力ＰＣＭハイウェイを識別し、他の５ビツトＯＯＮ　
５はハイウェイの特定チャンネルを識別する。ＯＣＮは
接続１１□制御装僅２４におけるメモリ位置のアドレス
でもあり、これＫはＩＣＮ　、ビジー・ビット及び以下
で説明するＦビットとして知られるものからなる１０ビ
ツト量を含む。接続制御メモリ２４の内トはローカル・
クロックの制御により周期的に８ソ１、み出される。従
って、各ＯＣＮのため、演算論理装置１８には必要とす
る特定の工ＯＮが入力される。

次いで、演算論理装置１８はバッファ・メモリ内におけ
る必鮫なチャンネルの位置を計算することかできる。

ろ）η■き込みアドレス（ＷＡ　）−これはＯ〜４２の
製、囲にある６ビツト数である。このアドレスは現在書
き込み中のバッファ・アドレスを宍わす。

この数はリモート・クロック速度の−で駆動されるモジ
口４３のカウンタから得られる。下位２ビツトは別ぎ込
みエネーブルの行アドレスであり、他の４ビツトは列ア
ドレスである。従って、第６図を参照すると、レジスタ
はＡＢＯＤＥ等の順序で病き込まれる。

４）読み出しアドレス（ＲＡ　）−これはＤ〜４２の範
囲の数である。これは特定のＯＣＮが必要とする％定の
チャンネル（工ＯＮ　５　）を含むバッファ・メモリ・
アドレスを表わす。

５）形式ビット（Ｆ）−これは各○ＣＮアドレスのため
に接続制御装置２４に記・ｔｔされる単一のビットであ
る。このビットは演算論理装置１８により■き込まれ、
特定のＯＣＮのために次の読み出しアドレスの計算で用
いられる。

６）タイム・スロットＯの書き込みアドレス（ＷＡＯ）
−これは０〜４２の範囲の数であり、タイム・スロット
Ｏを最後に誓き込むバッファ・メモリ・アドレスである
。

７）　　Ｄ　＝　（ＷＡ　−ＷＡＯ）モジ口４３−これ
はカウンタが各バッファ・メモリに対して発生する便宜
的な１．；であり、このカウンタは書き込みＷＡが増加
すると増加され、タイム・スロットが０になるとリセッ
トされる。

第４図はバッファ・メモリの概要を示すものである。バ
ッファ・メモリの動作を第４図を参照して詳細に説明す
る。第４図において、４３ｘ８ビツトのバッファ・メモ
リは０〜４２で番号付げした環状配列のブロックにて示
される。これは理解を客易にするために図式化して表示
したものであって、物理的な第１：＋成を表わすもので
ないことは明らかである。第４は１において時間は時開
方向に進行するものとし、書き込みアドレスは矢印２６
０により表わされる。書き込みアドレスは１のメモリか
ら次のものへ時計方向に周期的に移動する。

このため、第４図は特定時間におけるバッファ・メモリ
の自答を示すものとして見ることができる。

この（Ｓ１１では、）・イぎ込みアドレスはバッファ・
メ−Ｆ：〜す・アドレス１６であり、フレーム（Ｎ　−
’Ｉ　）のチャンネル１０を収容するため（（用いられ
るが、ここではフレームＮのチャンネル２１に重複して
書き込まれる。フレームＮのタイム・スロッ）０はバッ
ファ・メモリ・アドレス３８に用キ込まれる。チャンネ
ル１１〜２０は図示する特定の時間にバッファ・メモリ
に２回耕わ」１．る。Ｄ＝（１６−３８）モジ口４３＝
２１ この特定の時間における’ａ’ｌｒ、み出しアドレスＲ
Ａを計算するために２つの式が用いられる。フレームＮ
のチャンネル０〜２０に対しては ＲＡ＝ｗＡｏ＋工ａＮ（Ｆ＝Ｏ）、７Ｌ／−ム（１ｖ−
１）のチャンネル１１〜３１に対しては ＲＡ　＝　ＷＡＯ＋工ＯＮ＋１１　（Ｆ＝１　）。

接続制御装置２４に記憶されるＦビットは、演算論理装
置１８にどの式を使用するのかを指示する。演算論理装
置１８はＲＡとＷＡとを比較することによりＦピットの
力「しい値も計算する。バッファ・メモリの衝突を避け
るために、読み出し動作は、アドレスｗＡ−１、ＷＡ、
ＷＡ＋１及びＷＡ＋２をもつメモリ・アドレスから糸上
される。

第４図において、これらのアドレスをもつメモ１８工斜
線を付けて示してあり、１５．１６．１７及び１８の拓
号のものがそのメモリである。これらはＤ＝工Ｃ！Ｎ−
１、ＩＯＮ　、工ＯＮ　＋１及び工（Ｊ＋２に対応する
。同期装置μ及び時間スイッチの絹み合せは、衝突が発
生したとき、即ち前述の４メモリの１つを読み出す必要
があるときに、メモリ容量が所望バイトを上記の別の式
から計算された他のＲＡをもつメモリから得ることがで
きるように構成される。このような状態が発生したとぎ
は、Ｆビットは補数かとられるので、次の全ての読み出
し動作はメモリの（：ｉｊｊ突を回避１−る。第４図に
示す例によると、イ列えはバッファ・メモリ１８、即ち
フレーム（Ｎ−１）のタイム・スロット１２から読み出
すのに必要とされるが、これは許容されないので、１ｌ
ｉ（シー論理装置はアドレス番号Ｔをもつメモリからフ
レームＮのタイム・スロットを読み出すように１−る。

Ｆビットの変化は、スリップ即ち特定バイトの反復又は
／４路を表わす。バッファ・メモリの容量は、一旦スリ
ップが特定バイトに発生したときにそれ以上のスリップ
を発生することなく、通常の同期を保持づ−るようにす
るものである。この機構は次のことを考慮することによ
り理解できる。まず、＄き込みアドレスが読み出しアド
レスを捕捉−１−る状態即ちリモート・クロックかロー
カル・クロックより速いことを考える。式１を用いる場
合、即ちＦ＝（）の場合はスリップは発生しない。次の
フレームにおいてＷＡは前述の５１ビツトを限界として
ＲＡに対して累進的に進む。式２を用いる場合はＲＡ＝
ＷＡ＋２となる時点が来ると、ＦをＯにセットし、他方
の式を選択することが必要となる。

次いでＲＡはＮ−１からＮへの変化に対応する１１によ
り減少される。

ここで読み出しが書き込みを捕捉する別の状態、即ちリ
モート・クロックがローカル・クロックより遅い場合を
考える。式１を用いた場合はＲＡ＝ＷＡ　−１となる時
点があり、Ｆを１にセットして他方の式を用いる。ＲＡ
はＮ−１からＮへの変化に対応する１１により減少され
る。次いで魯き込みがｔθ″６み出しを捕捉するときは
、総計８バイトの位相偏差が式１に戻る前に必要となる
。これは回線網設計値の５１ビツトより太ぎいので、そ
のようになることなく１通常の回ｉ線網同期が保持され
る。

式２を用いたとき、即ちＦ＝ｉのときはスリップは発生
しない。

＃ＩＣ，み出し動作を制御する前述の制御アルゴリズム
はｉ４５図に示す読み出しアドレスを決定するだめのフ
ロー・チャートに要約される。第４図に示づ−）Ｎ、定
例において、ＲＡを決定する制御アルゴリズムはバッフ
ァ・メモリ・アドレス１５，１６゜１７又は１８からん
ｔみ出すことができない。従って、チャンネル１３．１
４．１５．１６．１７゜１８及び１９のみが別のバッフ
ァ・メモリ・アドレスから得られる。このことは、メン
クロノス回線網における１世人位相変化に関係し、高め
に設定されたφ件を満足させるに十分である。

【図面の簡単な説明】

第１図は時間スイッチ機能をもつ単一のチャンネル同期
装置のブロック図、第２図は全チャンネル間において時
間及び空間スイッチをする８Ｘ８同期装置のブロック図
、第６図は第１図及び第２図に示した同期装置６′にお
いて用いるバッファ・メモリを示すブロック図、第４図
は第６図に示すメモリ・バッファの動作を示すブロック
図、第５図は演算論理装置の動作を説明するフロー・チ
ャートである。 １０・・・・・・リモート・クロック抽出及び：ぶぎ込
み制御回路、１４．１４０〜１４７・旧・・バッファ・
メモリ５１８・・・・・・σ算論理装置ｉｔ、２４・・
・・・・接続制御装置、１２１〜１２８．２０１・・・
・・・並直列変換器、２００・旧・・並直列変換？ハ２
０４．２０５．２０７．２０８・・・・・・デコーダ。 代理人　浅　村　　　皓 図面の１ｊ′Ｉ芭（内容に変更なし） Ｆ／Ｇｌ ＦＩＧ　４ 手続補正書（方式） ％式％ １、事件の表示 昭和５８ｊ１ミ１　’＋　ｌ：’ｆ願第　１５５１２０
　　　：；２、発明の名称 局顔屓露 ３、補正をする者 ７］；１牛との（７１係　特、１′：出’、（’ｆ１人
住　　所 ４、代理人 ！（１，！；、、、（、： ５、補正命令の口側 昭和５８年１１月２９日 ６、補正により増加する発明の数

Claims (6)

【特許請求の範囲】
1. （１）ディジタル伝送システムに用いるための時間スイ
   ッチング機能を備えた同期装置において、受信データに
   関連するタイミング信号の制御によりデータを逐次記憶
   するように構成され、ｍバイトからなる複数フレームに
   おけるｎバイト（ただしｎ　）　ｍ　）を記憶する手段
   と、前記記憶手段からのデータの読み出しを制御する制
   御手段とを備え。 前記制御手段は発生した読み出しアドレスが現在の書き
   込みアドレスと所定の関係にあるときに前又は次のフレ
   ームの対応するアドレスから読み出しをするように構成
   され、読み出すべきバイトの読み出しアドレスを発生す
   る論理手段を含むことを特徴とするト」期装置。
2. （２）特許ｉｔ’（求の範囲第１項において、ｍは６２
   バイトであり、ｎは４６であることを特徴とする同期装
   置。
3. （３）％ＶＦ　１ｉＦｆ求の範囲第１項または第２項に
   おいて、前記論理手段は前記記憶手段に書き込まれた各
   バイトの屑、き込みアドレスを受は取る演算論理装置を
   有すると共（心、プロセッサのｈ制御及びローカル・ク
   ロックにより動作して前記読み出しアドレスを発生ずる
   ように構成されていることを特徴とする同期装置。
4. （４）特許請求の範囲第１項から第６項までのいずれか
   において、前記記憶装置のデータ入力にデータ信号を導
   き前記記憶装置にデータを書き込むための制御をするタ
   イミング信号を供給するように構成され、受信するデー
   タ信号からクロック信号を抽出するクロック抽出回路を
   含むことを特徴とする同期装置。
5. （５）特許請求の範囲第１項から第４項までのいずれ５
   す）において、前記記憶手段は１バイトのデータをそれ
   ぞれ記憶するよって構成された１配列の直列入力・並列
   出力シフト・レジスタからなることを特徴とする同期装
   置。
6. （６）特許請求の範囲第５項にお（・て、分離されたデ
   コーダは前記配列と関連され、−かつ前記シフト・レジ
   スタの読み出し及び書き込みアドレスを供給するように
   構成されたことを特徴とする同期装置。