PL109105B1 - Homogenous matrix structure cell - Google Patents

Homogenous matrix structure cell Download PDF

Info

Publication number
PL109105B1
PL109105B1 PL20013977A PL20013977A PL109105B1 PL 109105 B1 PL109105 B1 PL 109105B1 PL 20013977 A PL20013977 A PL 20013977A PL 20013977 A PL20013977 A PL 20013977A PL 109105 B1 PL109105 B1 PL 109105B1
Authority
PL
Poland
Prior art keywords
information
cell
inputs
links
logical
Prior art date
Application number
PL20013977A
Other languages
English (en)
Other versions
PL200139A1 (pl
Inventor
Valerij F Gusev
Gennadij N Ivanov
Genrich I Krengel
Vjaceslav J Kremlev
Mansur Z Sagivaleev
Jurij I Scetianin
Azat U Jarmuchametov
Original Assignee
Gusev Valery
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gusev Valery filed Critical Gusev Valery
Publication of PL200139A1 publication Critical patent/PL200139A1/pl
Publication of PL109105B1 publication Critical patent/PL109105B1/pl

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Multi Processors (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

Opis patentowy opublikowano: 31. 07. 1981 109105 Int. C1.2G06F7/00 CZYTELNIA U* ^du Pa*e»to*i ^qo Twórcy wynalazku: Velerij Fedorovic Gusev, Gemnadij Nikolaevic Ivanov, Genrich Isaevic Krengel, Mansur Zakirovic Sagivaleev, Azat Usmanovic Jarmuchametovf Vladimir Jakovlevic Kontarev, Vjaceslav Jakovlevic Kremlev, Jurij Ivanovic Scetimin Uprawniony z patentu: Valerij Fedorovia Gusev, Kazan; Gennadij Nikolaevi6 lvanov, Kazan; Genrich Isaevic Krengel, Kazan; Mansur Zakirovic Sagivaleev, Kazan; Azat Usmanovic Jarmuchametov, Kazan; Vladimir Jakovlevic Kontarev, Moskwa; Vjaceslav Jakovlevic Kremlev, Moskwa; Jurij lvanovic Scetinin, Moskwa (Zwiazek Socjalistycznych Republik Radzieckich) Komórka jednorodnej struktury macierzowej Dziedzina wynalazku jest automatyka i technika obliczeniowa, natomiast przedmiotem' wynalazku jest komórka jednorodnej struktury macierzysrtej.Wynalazek moze byc zastosowany przy konstruo¬ waniu elektronicznych maszyn cyfrowych, zbudo¬ wanych z wykorzystaniem zunifikowanych i spe¬ cjalnych sitruktur jednorodnych.Ze znanych rozwiazan najbardziej zblizonym do przedmiotu wynalazku rozwiazaniem technicznym jest komórka jednorodnej struktury macierzowej, opisano w swiadectwie autorskim, wydanym w ZSRR za numerem 395 832. Znana jednorodna ko¬ mórka macierzowa zawiera przerzutnik RS z lo¬ gicznymi elementami wejsciowymi I, polaczonymi z laczem informacyjnym zapisu i laczem adreso¬ wym. Wyjscie przerzutnika RS jest dolaczone do wyjsciowych elementów logicznych I, realizuja¬ cych wymagana funkcje, które to wyjsciowe ele¬ menty logiczne I sa polaczone z drugim laczem informacyjnym odczytu.Aby dokonac zapisu informacji w komórce jed¬ norodnej struktury macierzowej, nalezy doprowa¬ dzic sygnal jedynkowy do lacza adresowego, a sy¬ gnal zapisu do wejscia sterujacego komórki. Ten sygnal powoduje zapisanie w komórce informacji z lacza informacyjnego zapisu. Na laczu informa¬ cyjnym odczytu przy doprowadzeniu sygnalu od¬ czytu pojawi sie sygnal, odpowiadajacy zadanej funkcji logicznej.Znana komórka wymaga istnienia osobnych lacz 10 15 20 25 informacyjnych do odczytu i zapasu informacji. To utrudnia konstruowanie wieloelementowych macie¬ rzy zbudowanych z komórek, zrealizowanych we¬ dlug znanego rozwiazania technicznego, czyni ste¬ rowanie taka macierza bardzo skomplikowanym, ogranicza klase realizowanych przez macierz funk¬ cji. Poza tym znana komórka ma jedno wejscie informacyjne i jedno wyjscie, co pozwala prowa¬ dzic przekazywanie informacji tylko w jednym kierunku.Celem wynalazku jest rozszerzanie mozliwosci funkcjonalnych komórki jednorodnej struktury ma¬ cierzowej i zwiekszenie szybkosci realizacji zada¬ nej funkcji.Natomiast zadaniem wynalazku jest zaprojekto¬ wanie komórki jednorodnej struktury macierzowej, która umozliwilaby zapisywanie i odczytywanie informacji iz tych samych lacz informacyjnych i przekazywanie informacji jednoczesnie w kilku kierunkach.Zadanie zostalo zrealizowane w wyniku zapro¬ jektowania komórki jednorodnej struktury macie¬ rzowej, wykonanej w ukladzie przerzutnika pola¬ czonego z laczami informacyjnymi i adresowymi zapisu i odczytu.Zgodnie z wynalazkiem komórka zrealizowana jest w ukladzie przerzutnika D, do którego wyj¬ scia sa dolaczone równolegle wejscia informacyjne elementów logicznych I — NIE, których liczba równa jest liczbie wejsc informacyjnych przerzut- 109 105 ¦^109 105 3 4 nika D. Wejscie sterujace kazdego elementu I — Nie jest dolaczone do jednego z laczy adresowych odczytu, a wyjscie kazdego z elementów logicz¬ nych I — NIE jest dolaczone do jednego z wejsc informacyjnych przerzutnika D, którego wejscia sterujace sa dolaczone do odpowiednich lacz adre¬ sowych zapisu..Korzystnym jest, gdy wejscia sterujace prze¬ rzutnika D sa polaczone z laczami adresowymi za¬ pisu poprzez inwertery kompensujace. Pozwala to na zwiekszenie wspólczynnika:zgrupowania wedlug komórce jednorodnej struktury macierzowej.Korzystnym jest równiez, gdy w rozwiazaniu technicznym wedlug wynalazku zapewnia sie przy tym mozliwosc grupowania wyjsc elementów lo¬ gicznych, I — NIE.Istota rozwiazania technicznego wedlug wyna¬ lazku jest blizej wyjasniona w przykladzie reali¬ zacji wynalazku w oparciu o zalaczony rysunek, przedslawiajacy schemat blokowy komórki jedno¬ rodnej struktury macierzowej wedlug wynalazku.Komórka 1 jednorodnej struktury macierzowej, przedstawiona na zalaczonym rysunku, ma wejscia informacyjne 2 dolaczone do lacz informacyj¬ nych 3, wejscia sterujace 4 zapisu dolaczone do lacz adresowych 5 zapisu, oraz wejscia sterujace 6 odczytu dolaczone do lacz adresowych 7 odczytu.Komórka 1 zrealizowana jest w ukladzie przerzut¬ nika 8 typu D, który jest zbudowany z elementów logicznych I — NIE 9, 10. Wyjscie kazdego z tych elementów logicznych I — NIE 9, 10 jest pola¬ czone z jednym wejsciem drugiego elementu lo- ""^ gicznego. Drugie wejscia elementów logicznych I — iNIE 9, 10 sa polaczone z wyjsciami odpowiednich -cementów logicznych LU&—NIE 11, 11. Wejscie kazdego z tych elementów logicznych LUBANIE 11, 12 jest polaczone z wyjsciem odpowiedniego elementu logicznego I 13, 14. Pierwsze wejscia elementów logicznych I 13 sa polaczone z pierw¬ szymi wejsciami elementów logicznych I 14 i sta¬ nowia wejscia stertujace przerzutnika 9 typu D.Moga one byc dolaczone bezposrednio do lacz adre¬ sowych 5 zapasu.Jednakie celowym jest dolaczac wejscia steru¬ jace przerzutnika D 8 do lacz adresowych 5 za¬ pisu poprzez inwertery kompensujace 15, jak to pokazano na rysunku. Parametry kiwerterów kom¬ pensujacych 15 sa dobierane w ten sposób, aby potencjal na ich wyjsciach byl mniejszy od po¬ tencjalu na wyjsciach elementów logicznych 16 $—NIEL Drugie wejscia elementów logicznych I 14 sa Halacjjone do wyjscia elementów logicznych LUB¬ NIE li.Elementy logiczne I—NIE 16, których liczba rów¬ na jest liczbie wejsc informacyjnych przerzutnika typu D 8, wykonane sa tak, iz zapewniono mozli¬ wosc ich grupowania od strony 'wyjsc, na przyklad wedlug zasady logiki tranzystorowo-tranzystorowej ifTIL) o otwartych wyjsciach kolektorowych.Wejscia informacyjne elemmtów logicznych I— NIE 16 sa dolaczone równolegle do wyjscia prze¬ rzutnika typu D 8. Wejscie sterujace kazdego z nich jest dolaczone do jednego z lacz adresowych 7 od- czytu. Wyjscia elementów^ logicznych I—NIE 16 sa polaczone z odpowiednimi drugimi wejsciami ele¬ mentów logicznych I 13. Te drugie wejscia sa wejsciami informacyjnymi przerzutnika typu D 8. 5 Liczba wejsc informacyjnych 2 komórki 1 moze byc rózna w zaleznosci od rozwiazanego zadania.W konkretnym przykladzie realizacji wynalazku przedstawiono komórke 1, która ma trzy wejscia informacyjne 2 trzy wejscia sterujace 4 zapisu io i trzy wejscia sterujace 6 odczytu i która jest przedstawiona jako wspólpracujaca z trzema lacza¬ mi informacyjnymi 3, trzema laczami adresowy¬ mi 5 zapisu i trzema laczami adresowymi 7 od¬ czytu. 15 Komórka jednorodnej struktury macierzowej pracuje w sposób nastepujacy. t Przy doprowadzeniu z lacza adresowego 5' za¬ pisu sygnalów zapisu do jednego lub do kilku wejsc sterujacych 4 zapisu komórki 1, sygnaly te 20 przechodza przez odpowiednie inwertery kompen¬ sujace 15 i umozliwiaja doprowadzenie informacji z odpowiednich lacz informacyjnych 3 do odpo¬ wiednich wejsc informacyjnych przerzutnika D 8.Ta informacja zostaje zapamietana w przerzut- 25 niku D 8, przy czym, jezeli zapis dokonywany byl od razu z kilku wejsc informacyjnych 2, wówczas przerzutnik typu D 8 zapamietuje informacje od¬ powiadajaca operacji logicznep LUB.W celu odczytania informacji, zapisanej w ko- 30 morce 1 jednorodnej struktury macierzowej, wy¬ starczy doprowadzic sygnal odczytu jednym lub kilkoma laczami 7 odczytu do wejsc odpowiednich elementów logicznych I—NIE 16. Przy tym do od¬ powiednich lacz informacyjnych 3 wyjsciami (wej- 35 sciami informacyjnymi i) doprowadza sie sygnal, odpowiadajacy zawartosci przerzutnika typu D 8.Zawartosc przenzutnika typu D 8 moze byc wy¬ prowadzona jednoczesnie na wszystkie lacza infor¬ macyjne 8, z których to lacz z jednego z nich in- 40 formacja ta byla zapisana w komórce 1.Komórka 1 wedlug wynalazku umozliwia kon¬ struowanie macierzy o jednorodnej strukturze, w których to macierzach jedno wejscie (wyjscie) kazdej komórki 1 macierzy jest dolaczone do jed- 45 nego z lacz informacyjnych 3. Zapewnia sie to dzieki zastosowaniu elementów logicznych I—NIE 16, wykonanych tak, iz zapewniono mozliwosc ich grupowania od strony wyjsc. W takiej macierzy przy doprowadzeniu sygnalu odczytu z lacz adre- 50 sowych 7 odczytu do wejsc sterujacych 6 odczytu komórek 1 na odpowiednich laczach informacyj¬ nych 3 pojawia sie informacja, odpowiadajaca ope¬ racji logicznej I. Zalaczenie inwerterów kompen¬ sujacych 1S miedzy laczami adresowymi 5 i wej- 55 sciami sterujacymi przerzutnika typu D 8, pozwala skompensowac prady, pobierane przez wejscia in¬ formacyjne przerzutnika D 8.Zapewnia sie to dzieki temu, ze potencjal na wyjsciu inwertera kionpensujaoego 15 jest znacz- 60 nie mniejszy od potencjalu na wyjsciu elementu logicznego I—WIE lt, a wiec równiez na wejsciu informacyjnym przerzutnika typu D 8. Nastepuje taki rozdzial pradów na wejsciu elementu logicz¬ nego 13, iz pobór pradu z lacza informacyjnego 3 65 jest znacznie mniejszy niz z wyjscia inwertora5 109 105 6 kompensujacego 15. Dzieki temu do lacz informa¬ cyjnych 3 mozna dolaczac znacznie wiecej komó¬ rek 1, co zwieksza mozliwosci funkcjonalne ma¬ cierzy. Przetwarzanie informacji jest dokonywane w procesie przekazywania informacji laczami in¬ formacyjnymi 3 z jednej komórki 1 do drugiej komórki 1 lub przy jednoczesnej pracy kilku ko¬ mórek 1.Zastosowanie elementów logicznych I—NIE 16 stwarza warunki do zwiekszenia mozliwosci funk¬ cjonalnych komórek jednorodnej struktury macie¬ rzowej, poniewaz przy zalaczaniu tych komórek w ukladzie macierzowym powstala mozliwosc pra¬ cy z niezaleznymi laczami informacyjnymi, stero¬ wanymi autonomicznie, to znaczy powstala mozli¬ wosc prowadzenia zapisywania i odczytywania in¬ formacji z jednych i tych -samych komórek macie¬ rzy jednoczesnie w kilku kierunkach, co prowadzi poza tym do uproszczenia macierzy, do zwiekszenia szybkosci realizacji zadanej ^funkcji i do zwieksze¬ nia niezawodnosci macierzy. PL

Claims (2)

  1. Zastrzezenia patentowe 1. Komórka jednorodnej struktury macierzowej, zrealizowana w ukladzie przerzutnika, polaczonego z laczami informacyjnymi i laczami adresowymi zapisu i odczytu, znamienna tym, ze komórka jest zrealizowana w ukladzie przerzutnika typu D (8), do którego wyjscia dolaczone sa równolegle wejscia informacyjne elementów logicznych I—NIE (16), z których kazdy element logiczny jest zrealizo¬ wany z zachowaniem mozliwosci grupowania ich od strony wyjscia i których liczba równa jest licz¬ bie wejsc informacyjnych przerzutnika typu D (8), z których to elementów logicznych I—NIE (16) kaz¬ dy ma wejscie sterujace dolaozone do jednego z lacz adresowych (6) odczytu i wyjscie dolaczone do jednego z wejsc informacyjnych przerzutnika typu D (8), którego kazde wejscie sterujace jest polaczone z jednym z lacz adresowych (5) zapisu.
  2. 2. Komórka wedlug zastrz. 1, znamienna tym, ze wejscia sterujace przerzutnika typu D (8) sa do¬ laozone do lacz adresowych 45) zapisu poprzez in- wertery kompensujace (15). 10 15109 105 ZGK 2, zam. 1273/80 125 egz. Cena 45 zl PL
PL20013977A 1976-08-17 1977-08-09 Homogenous matrix structure cell PL109105B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762398612A SU624295A1 (ru) 1976-08-17 1976-08-17 Ячейка пам ти дл матричной однородной структуры

Publications (2)

Publication Number Publication Date
PL200139A1 PL200139A1 (pl) 1978-04-24
PL109105B1 true PL109105B1 (en) 1980-05-31

Family

ID=20674913

Family Applications (1)

Application Number Title Priority Date Filing Date
PL20013977A PL109105B1 (en) 1976-08-17 1977-08-09 Homogenous matrix structure cell

Country Status (10)

Country Link
JP (1) JPS5341139A (pl)
BG (1) BG30596A1 (pl)
DD (1) DD132688A1 (pl)
DE (1) DE2736061C2 (pl)
FR (1) FR2362471A1 (pl)
GB (1) GB1545338A (pl)
IN (1) IN147561B (pl)
PL (1) PL109105B1 (pl)
RO (1) RO73483A (pl)
SU (1) SU624295A1 (pl)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60226090A (ja) * 1984-04-25 1985-11-11 Nec Corp スタテイツクランダムアクセスメモリ回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638204A (en) * 1969-12-19 1972-01-25 Ibm Semiconductive cell for a storage having a plurality of simultaneously accessible locations
US3675218A (en) * 1970-01-15 1972-07-04 Ibm Independent read-write monolithic memory array

Also Published As

Publication number Publication date
DE2736061C2 (de) 1982-05-06
JPS5341139A (en) 1978-04-14
GB1545338A (en) 1979-05-10
DE2736061A1 (de) 1978-02-23
FR2362471A1 (fr) 1978-03-17
SU624295A1 (ru) 1978-09-15
PL200139A1 (pl) 1978-04-24
RO73483A (ro) 1981-11-04
FR2362471B1 (pl) 1980-07-11
BG30596A1 (en) 1981-07-15
IN147561B (pl) 1980-04-12
DD132688A1 (de) 1978-10-18

Similar Documents

Publication Publication Date Title
DE3854474T2 (de) Vorrichtung und verfahren zur übertragung von nachrichtenpaketen.
US4467422A (en) Array processor
CA1245305A (en) Full-duplex one-sided cross-point switch
US3713096A (en) Shift register interconnection of data processing system
JPS63253725A (ja) プログラマブル集積回路論理アレイデバイス
US5627841A (en) Integrated logic circuit with partial scan path circuit and partial scan path design method for same
US4383304A (en) Programmable bit shift circuit
EP0207249A2 (en) Electrically programmable logic array
IE41410B1 (en) Circuit module incorporating a logic array
JPS6086645A (ja) プロセツサ
DE3882990T2 (de) Verfahren und gerät zur simulation von m-dimensionalen verbindungsnetzwerken in einem n-dimensionalen netzwerk, worin m kleiner ist als n.
CA1037157A (en) Two-dimensional radiant energy array computers and computing devices
US4897838A (en) Semiconductor integrated circuit device subjected to scan-testing of internal logic function
JPS59221752A (ja) エラ−検査・診断装置
JPS6416045A (en) Exchange network control method and circuit arrangement
PL109105B1 (en) Homogenous matrix structure cell
US3991276A (en) Time-space-time division switching network
EP0040219B1 (en) Data processor having common monitoring and memory loading and checking means
US20010025238A1 (en) Emulation system and method
Lau Topological semigroups with invariant means in the convex hull of multiplicative means
EP0281426A2 (en) Electronic circuit device for diagnosing status-holding circuits by scanning
JPH0419569B2 (pl)
Turner Terabit Burst Switching Progress Report (6/98-9/98)
JP2844642B2 (ja) 印字ヘッド制御回路
JP4151241B2 (ja) 半導体試験装置のピンレジスタ回路