Przedmiotem wynalazku jest uklad przydzielania zezwolenia na nadawanie dowolnemu z termi-* nali w aieci telekomunikacyjnej, kiedy transmituje sie informacje pomiedzy terminalami, które sa polaczone ze soba poprzez wspólna szyne pierscieniowa i sa sterowane przez komputer umiesz¬ czony w kazdym z tych terminali.Uklad przydzielania zezwolenia na nadawanie komputerom polaczonym w petle opisany jest w artykule M.T. Liu i CC. Reames, "The design of distributed computer network" - Kierowana siec komputerowa - Proc. Int. Computer Symp. 1975, vol 1, str. 273-282. Artykul ten podaje, ze zez¬ wolenie komputerowi na nadawanie, to znaczy na przerwanie petli, w stanie, kiedy zadna ramka informacji nie przechodzi w danym momencie, kilka terminali moze nadawac równoczesnie. Kazdy komputer jest wtedy przygotowany do odbierania danych przychodzacych, zapamietywania danych w pamieci buforowej i do zwrotnego przekazywania danych do linii.Inne znane urzadzenie daje zezwolenie na nadawanie za pomoca specjalnego rozkladu bitów.Taki rozklad bitów jest przetwarzany lub ponownie ksztaltowany zaleznie od tego, czy zezwole¬ nie na nadawanie zostaje przyjete, czy tez odrzucone. Urzadzenie to przedstawione jest w arty¬ kule W.D. Farmer i E.F. Newhall, Proc. ACM Symp. Probl.Optim. Data Communication System 1 - 33, 1969.Istnieja obecnie rózne sposoby zarzadzania nadawaniem informacji komputerami dolaczonymi do szyny pierscieniowej. Problem wystepujacy przy rozwiazaniu pierwszego znanego typu polega na tym, ze ze wzgledu na swe skomplikowanie wymagany jest równiez skomplikowany osprzet.2 139 527 i Rozwiazanie drugiego znanego typu charakteryzuje sie slabym bezpieczenstwem transmisji, ponie¬ waz zaklócenia latwo moga spowodowac sfalszowanie zezwolenia na nadawanie, gdyz rozklad bitów nie jest zabezpieczony, poniewaz nie stanowi on czesci znormalizowanej ramki HDLG.Uklad przydzielania zezwolenia na nadawanie dowolnemu z terminali w sieci telekomunikacyj¬ nej , przy przesylaniu informacji pomiedzy terminalami, które polaczone sa poprzez wspólna szyne pierscieniowa i sa sterowane przez komputery znajdujace sie w kazdym z terminali, wedlug wyna¬ lazku charakteryzuje sie tym, ze kazdy terminal zawiera porównawczy adresowy zespól logiczny z pierwszym wejsciem odbierajacym dane zezwolenia na nadawanie, dolaczonym do szyby przez pier¬ wszy logiczny przerzutnik dwustabilny, którego wejscie odbierajace sygnal zegarowy jest dola¬ czone do wyjscia inwertera, którego wejscie jest dolaczone do wejscia sygnalu zegarowego termi¬ nala i do wejscia sygnalu zegarowego adaptacyjnego obwoduo Wyjscie pierwszego logicznego prze¬ rzutnika dwustabilnego jest równiez dolaczone do wejscia logicznego zespolu detekcji sygnaliza¬ cji i do pierwszego wejscia pierwszego obwodu róznicy symetrycznej. Wejscie sygnalu warunkowego porównawczego adresowego zespolu logicznego jest dolaczone do wyjscia komputera* Wspomiane wejs¬ cie sygnalu zegarowego terminala jest dolaczone do wejsc sygnalu zegarowego logicznego zespolu detekcji sygnalizacji i porównawczego adresowego zespolu logicznegoo Wyjscie logicznego zespolu detekcji sygnalizacji jest dolaczone do wejscia porównawczego adresowego zespolu logicznego, którego pierwsze wyjscie jest dolaczone do wejscia danych pierwszego generatora sygnalu przer¬ wania, którego drugie wejscie jest dolaczone do wejscia sygnalu zegarowego. Wyjscie tego pier¬ wszego generatora sygnalu przerwania jest dolaczone do pierwszego wejscia drugiego elementu róznicy symetrycznej, którego drugie wejscie jest dplaczone do wyjscia pierwszego logicznego przerzutnika dwustabilnego. Ponadto wyjscie drugiego elementu róznicy symetrycznej jest dola¬ czone do pierwszego wejscia przelacznika danych, a drugie wyjscie porównawczego adresowego zes¬ polu logicznego jest dolaczone do pierwszego wejscia drugiego generatora sygnalu przerwania, którego drugie wejscie jest dolaczone do wejscia sygnalu zegarowego.Wyjscie drugiego generatora sygnalu przerwania jest dolaczone do drugiego wejscia pierwsze¬ go elementu róznicy syine-crycznej, którego wyjscie jest dolaczone do wejscia odbioru danych obwodu, adaptacyjnego, którego wyjscie przekazywania danych jest dolaczone do drugiego wejscia przelacznika danych. Ponadto wyjscie bitu konca ramki obwodu adaptacyjnego jest dolaczone do pierwszego wejscia obwodu I, którego drugie wejscie jest dolaczone do wyjscia sygnalu steruja¬ cego dalszego logicznego przerzutnika dwustabilnego, którego wejscie jest dolaczone do wejscia przerzutnika dwustabilnego, którego dwa dalsze wejscia sa dolaczone do odpowiednich wyjsc komputera. Ponadto wyjscie przerzutnika dwustabilnego jest dolaczone do wejscia sygnalu steru¬ jacego przelacznika danych, wyjscie którego jest dolaczone do wejscia trzeciego logicznego przerzutnika dwustabilnego, drugie wejscie którego jest dolaczone do wejscia wspólnego sygnalu zegarowego, przy czym wyjscie tego trzeciego logicznego przerzutnika dwustabilnego jest dola¬ czone do wyjscia terminala.W ukladzie wedlug wynalazku zastosowano ramke zezwolenia na nadawanie /tak zwana ramke ze- tonowa/ w formacie HDLC /High Level Data Link Control/ /wysokopoziomowe sterowanie laczy da¬ nych/ zawierajaca zezwolenie na nadawanie w postaci okreslonego rozkladu sygnalów, przy czym ramka ta obiega w szynie pierscieniowej, a kiedy w dowolnym z dolaczonych terminal i pojawi sie okreslony stan logiczny oznaczajacy, ze terminal ten chce nadawac, wówczas zezwolenie na nada¬ wanie zostanie przydzielone temu terminalowi, który pod wzgledem polozenia ramki w petli pier¬ wszy przyjmie wymieniony okreslony stan logiczny, poprzez detekcje ramki zetonowej w tym pier¬ wszym terminalu, a w ramke zetonowa wysylana do szyny zostaje wprowadzony rozklad przerwania, na skutek czego tresc tej ramki bedzie niewazna, co uniemozliwia przydzielenie zezwolenia na nadawanie dowolnemu z pozostalych terminali poniewaz tylko jeden terminal w danym czasie moze nadawac do petli.Opisany sposób oznacza, ze ramka zetonowa jest odbierana i przerywana w kierunku do szyny, jezeli terminal chce nadawac, ale jest przerywana w kierunku do wlasnego terminala i podawana w petli poprzez terminal, jezeli terminal ten nie chce nadawac.139 527 ) Przedmiot wynalazku zostanie objasniony W przykladzie wykonania na rysunku, na którym fig* la - d przedstawia schematycznie uklad wedlug wynalazku z wieloma terminalami dolaczonymi do wspólnej szyny pierscieniowej, fig* 2 - schemat biokowy ukladu w terminalu wedlug wynalazku, fig* 3 - schemat blokowy obwodu detekcji sygnalizacji, a fig. 4 przedstawia schemat blokowy obwodu logicznego porównywania adresów.Jak pokazano na fig. 1 cztery terminale TR1 - TR4 aa dolaczone do wspólnej, szeregowej szy¬ ny pierscieniowej RB. Przyjeto, ze terminal TR2 chce nadawac informacje do terminala TR4. Po szynie obiega ramka zezwolenia na nadawanie /ramka zetonowa/ SP posiadajaca format HDLC. Kiedy terminal TR2 chce nadawac, a zatem potrzebuje zezwolenia na nadawanie, wówczas ramka zezwole¬ nia na nadawanie odbierana jest przez czesc odbiorcza R terminala TR2. Kiedy odbiornik rozpozna rozklad bitów ramki zetonowej, wtedy wie, ze ma zezwolenie na nadawanie i przekazuje w kierunku do szyny pierscieniowej sygnal przerwania. Oznacza to, ze w ramce zezwolenia na nadawanie prze¬ kazywanej do szyny zawarty jest rozklad przerwania AB zawierajacy osiem kolejnych jedynek bi¬ narnych. Ramka zezwolenia na nadawanie jest w ten sposób kasowana i zaden inny terminal nie moze zyskac zezwolenia na nadawanie dopóki nadaje terminal TR2. Kiedy nadawanie zoatanie zakon¬ czone, terminal TR2 przekazuje na szyne zezwolenie na nadawanie przez nadanie nowej ramki zez¬ wolenia na nadawanie, która moze byc przyjeta przez dowolny terminal. Jezeli dany terminal nie chce zezwolenia na nadawanie, wówczas przerywa ramke w kierunku wlasnego terminala, tak ze obiegajace zezwolenie na nadawanie przechodzi w petli poprzez ten terminal i powraca z powro¬ tem do szyny.Fig. 1a przedstawia jak obiegajaca ramka zezwolenia na nadawanie SP jest odbierana przez terminal TR2, a rozklad przerwania AB jest wprowadzany w petle dla nadania w szyne pierscie¬ niowa. Pig. 1b przedstawia jak terminal TR2 po przerwaniu w kierunku do szyny otwiera petle i nadaje informacje DI do terminala TR4, który jak pokazano na fig. 1c odbiera informacje, przerywa petle chwilowo i wysyla ramke potwierdzenia IA do terminala TR2, po czym petla po¬ przez terminal TR4 samoczynnie zostaje ponownie zamknieta. Pig. 1d przedstawia jak terminal IR2, kiedy transmisja jest zakonczona, retranamituje oryginalna ramke zezwolenia na nadawanie na szyne pierscieniowa, a nastepnie petla poprzez terminal TR2 zostaje automatycznie zamknieta.Mozna zaobserwowac, ze swobodnie obiegajaca ramka zezwolenia na nadawanie naklada calkowite opóznienie wokól szyny przewyzszajace czas nadawania ramki.Pig. 2 przedstawia schemat blokowy obwodu logicznego petli zawartego w kazdyn terminalu.Zespól logiczny petli odbiera ramke zetonowa z szyny lub wejscia sygnalu RxD poprzez zespól adaptacyjny, który nie jest pokazany. Na jednym wejsciu odbierany jest wspólny sygnal zegaro¬ wy RxC.Wszystkie informacje przysylane pomiedzy terminalami poprzez szyne pierscieniowa sa wymie¬ niane jako ramki HDLC o formacie zgodnym z norma ISO 3309. Specjalna kombinacja adresowa zwa¬ na adresem warunkowym oznacza, ze ramka zawierajaca taka specjalna kombinacje adresowa jest ramka zezwolenia na nadawanie /ramka zetonowa/. W tym znormalizowanym formacie ramki informa¬ cja zawarta jest zawsze nadzorowana pod wzgledem zabezpieczenia przed bledem przez sprawdzanie sumy kontrolnej ECS zawartej w ramce /Prame Check Seauence - Sekwencja kontroli ramki/. Cen¬ tralny procesor CPU /nie pokazano na rysunku/ steruje wymiana informacji pomiedzy terminalni a szyna w znany sposób. Procesor ten jest znanego typu, np. Motorola M 68000. Obwód HDLC MD, np. firmy Motorola typ M 68354, sluzy jako adapter pomiedzy procesorem CPU a logicznym obwodem petli.Obwód HDLC odciaza procesor od pewnych zadan przez samodzielne realizowanie pewnych funkcji kon¬ trolnych.Logiczny zespól detekcji sygnalizacji PL zastosowano do rozpoznania sekwencji sygnalizacyj¬ nych w kazdej ramce odbieranej i nastepnie nadawania sygnalu kontrolnego PD /detekcja sygnali¬ zacji/ do adresowanego obwodu logicznego AL. Logiczny obwód adresowy AL porównuje adres ramki przychodzacej z ustalonym adresem ramki zetonowej, to znaczy sprawdza czy ramka przychodzaca jest ramka zezwolenia na nadawanie, czy tez nie. Jezeli zostanie wykryta ramka zezwolenia na nadawanie, to znaczy kiedy adresy sa jednakowe, nastepuje okreslenie czy sygnal przerwania4 139 527 bedzie wysylany w kierunku do szyny, czy w kierunku do wlasnego terminala. Decyzja oparta jest na atanie logicznym sygnalu sterujacego CPR /warunkowy odbiór ramki/ wysylanego z procesora CPU na adresowy zespól logiczny AL. Wartosc tego sygnalu CPR zawierajaca okreslony stan logicz¬ ny kazdego terminala pozwala na stwierdzenie czy terminal chce nadac, czy tez nie. Tak wiec sygnal CPR okresla czy odbierana ramka ma byc przerwana w kierunku do wlasnego terminala, czy w kierunku do szyny.Pierwszy generator sygnalu przerwania AG1 wytwarza sygnal przerwania dla szyny, kiedy od¬ bierze sygnal aktywacji z adresowanego zespolu logicznego. Drugi generator sygnalu przerwania AG2 wytwarza sygnal przerwania dla swego wlasnego terminala, kiedy odbierze sygnal pobudzenia z adresowego zespolu logicznego. Zespól przelaczajacy, przelacznik danych DS, ma na celu zamy¬ kanie lub otwieranie petli poprzez terminal. Zespól DS ma od poczatku stan zamknietej petli, to znaczy "petla". Zespól sterujacy SR jest to przerzutnik dwustabilny, który pod kontrola impulsów z procesora CPU steruje przelaczaniem przelacznika danych DS.Wedlug protokolu HDLC co najwyzej piec kolejnych logicznych jedynek moze pojawic sie w sekwencji informacji. W informacjach, gdzie pojawia sie wiecej niz piec kolejnych jedynek, po piatej jedynce wprowadzane jest zero, tak zwane dopelnienie bitowe. Jednakze w logicznym obwo¬ dzie petli przetwarzana jest rzeczywista informacja, totez ewentualnie dopelnienie bitowe musi byc usuniete. Odbywa sie to w obwodzie usuwania zer Do Obwód ten nie jest wazny dla objasnie¬ nia wynalazku, totez przedstawiono go jedynie dla wyjasnienia tla i dla unikniecia nieporozu¬ mien. Obwód ten sklada sie z rejestru przesuwnego, do którego wyjsc dolaczony jest obwód bram¬ kowy.Uruchamiany procesorem sygnal sterowania CLA /zamknac petle automatycznie/ mozna stosowac jako sygnal zegarowy dla przerzutnika dwustabilnego SR po kazdej nadanej, kompletnej ramce z wlasnego terminala, aby automatycznie zamykac petle. Procesor CPU uruchamia sygnal CLA przed rozpoczeciem nadawania tej ramki, po której potrzebne jest automatyczne zamkniecie petli.Automatyczne zamkniecie petli ma miejsce wtedy, kiedy pojawia sie sygnal BCP /koniec ramki/ i dziala sygnal CLA.Ponizej, na podstawie fig. 2 opisane jest dzialanie ukladu wedlug wynalazku.Sygnal przychodzacy z szyny jest podawany na wejscia logicznego zespolu adresowego AL i wejscia logicznego zespolu detekcji sygnalizacji PL poprzez pierwszy logiczny przerzutnik dwu¬ stabilny PP1 produkcji Texas Instruments, typ 74LS74. Przerzutnik ten otrzymuje sygnal zegaro¬ wy poprzez inwerter I# Informacja jest równiez podawana na wejscie odbiorcze RD obwodu HDLC HD poprzez pierwsze wejscie obwodu LUB 0R1. Logiczny obwód detekcji sygnalizacji zawiera wedlug fig. 3 rejestr przesuwny SH1 produkcji Texas Instruments typ 74 LS 164, którego wyjscia sa dolaczone do osmiu wejsc obwodu I 01, którego wyjscie podaje sygnal detekcji sygnalizacji PD poprzez przerzutnik dwustabilny FF7 na logiczny zespól adresowy AL, kiedy na wejsciach ode¬ brane zostanie slowo okreslajace sygnalizacje, to znaczy zero, szesc jedynek, zero /01111110/.Jak wynika z fig. 4 logiczny obwód adresowy AL zawiera drugi rejestr przesuwny SH2 tego samego typu co rejestr SH1, którego wejscia odbieraja przychodzacy strumien danych. Pod wplywem sterowania za pomoca sygnalu zegarowego RxC wspólnego dla obwodu logicznego petli, informacja jest przesuwana przez rejestr przesuwny SH2, którego wyjscia sa dolaczone do odpowiednich wejsc obwodu komparatorowego CO zawierajacego dwa komparatory firmy Taxas Instruments typ 74 LS 85.Kazde slowo osmiobitowe z rejestru przesuwnego do komparatora CO jest porównywane w nim z ustalonym slowem osmiobitowym o rozkladzie bitów odpowiadajacym adresowi ramki zetonowej AG., to znaczy specjalnemu rozkladowi bitów odpowiadajacemu zezwoleniu na nadawanie.Trzeci rejestr przesuwny SH3 tego samego typu co rejestr SH1 i SH2 odbiera impuls detek¬ cji sygnalizacji PD na wejsciu danych. Impuls ten informuje logiczny obwód adresowy, ze wlas¬ nie rozpocznie sie odbiór adresu przychodzacej informacji. Impuls detekcji sygnalizacji PD jest przesuwany stopniowo przez trzeci rejestr SH3 synchronicznie z przychodzacymi bitami adresowymi w drugim rejestrze SH2, przy sterowaniu za pomoca wspólnego sygnalu zegarowego RxC.139 527 5 Wyjscie trzeciego rejestru przesuwnego SH3 iest dolaczone do jednego wejscia obwodu I 02. Dru¬ gie wejscie tego obwodu jest inwersyjne i odbiera impuls detekcji sygnalizacji FD poprzez drugi logiczny przerzutnik dwustabilny FF2 tego samego typu co przerzutnik dwustabilny FF1. W tym momencie impuls FD jest wyprowadzany z trzeciego rejestru SH3 i podawany na wejscie obwodu I 02, przy czym wejscia obwodu I 02 zostaja pobudzone, a impuls sterowania adresu AC jest prze¬ sylany z wyjscia tego obwodu na pierwsze wejscie kazdego z dwóch obwodów I 03 i 04.Impuls sterowania adresu AC oznacza, ze adres informacji jest skonczony. Jezeli komparator CO stwierdzi, ze porównywane adresy sa jednakowe, wówczas sygnal transmitowany jest z wyjscia komparatora na drugie wejscie kazdego obwodu I 03 i 04. Trzecie wejscie kazdego z obwodów I 03 i 04 odbiera sygnal sterujacy CFR zainicjowany przez komputer CPU, to znaczy taki sygnal, który na skutek swego stanu logicznego okresla, czy rozklad przerwania bedzie przeslany do szy¬ ny pierscieniowej,czy do wlasnego terminala. Jedno z tych trzecich wejsc musi byc inwersyjne zgodnie z przykladem trzeciego wejscia obwodu I 04. Kazdy z sygnalów z obwodów I 03 i 04 pobu¬ dza wyjsciowy przerzutnik dwustabilny FF5 i FF6, których sygnaly wyjsciowe sa alternatywnymi sygnalami wyjsciowymi z logicznego obwodu adresowego Al, z któxych kazdy steruje generator syg¬ nalu przerwania AG1 i AG2, gdy tylko ramka zezwolenia na nadawanie zostanie wykryta przez zes¬ pól adresowy AL. Generatory sygnalu przerwania sa identyczne, a kazdy z nich zawiera czterobi- towy licznik binarny typu 74 LS 161 produkcji Texas Instruments, a ich przeznaczeniem jest wytwarzanie rozkladu przerwania.Mozliwe sa dwa stany: sygnal sterujacy CFR moze byc aktywny lub nieaktywny. Zalózmy, ze syg¬ nal sterujacy CFR jest nieaktywny, co oznacza, ze wlasny terminal nie ma nic do nadania. Ramka zezwolenia na nadawanie przechodzi wtedy przez wlasny terminal i jest oddawana w kierunku obwo¬ du HDLC HD. Po zakonczeniu porównywania adresów w logicznym obwodzie adresowym AL wyjscie b przesyla sygnal aktywacji na wejscie drugiego generatora sygnalu przerwania AG2 powodujac, ze generator ten wytwarza rozklad przerwania zlozony z osmiu kolejnych jedynek logicznych. Jedyn¬ ki te sa podawane na drugie wejscie obwodu LUB 0R1, którego pierwsze wejscie odbiera zezwole¬ nie na nadawanie sygnalu RzD z wejscia terminala. Ramka normalnie zlozona jest z osmiobitowej sygnalizacji startowej, osmiobitowego adresu, osmiobitowego pola sterowaniaf szesnastobitowe- go pola sterowania ramki FCS /sprawdzanie sumy kontrolnej/ i osmiobitowej sygnalizacji stopo¬ wej. Za pomoca obwodu LUB 0R1 osiem kolejnych jedynek rozkladu przerwania zostanie teraz wpro¬ wadzonych w pole sterowania przychodzacej ramki. Ramka ta bedzie teraz za krótka i niewazna zgodnie z definicjami protokólu HDLC. Obwód HDLC HD odrzuca zatem ramke oznaczona w taki spo¬ sób i informacja nie jest przenoszona do procesora CPU. Jezeli zaden z terminali nie chce na¬ dawac na szyne, wówczas petla poprzez kazdy terminal jest zawsze zamknieta, to znaczy przelacz¬ nik danych DS znajduje sie w polozeniu 1. Kiedy przychodzaca ramka jest przerywana w kierunku do wlasnego terminala, a pierwszy generator sygnalu przerwania AG1 nie jest pobudzony, wówczas informacja obiega poprzez obwód LUB 0R2, przelacznik danych DS i trzeci logiczny przerzutnik dwustabilny FF3 z powrotem do szyny w kierunku do nastepnego terminala.Sygnal sterujacy aktywny CFR oznacza, ze wlasny terminal chce nadawac na szyne, w zwiazku z czym terminal odbiera i zatrzymuje zezwolenie na nadawanie. W takim przypadku drugi genera¬ tor sygnalu przerwania AG2 nie jest pobudzony przez logiczny obwód adreswoy i w kierunku wlas¬ nego terminala nie jest wysylany rozklad przerwania. Obwód HDLC HD odbiera natomiast przycho¬ dzaca ramke zezwolenia na nadawanie i podaje ja na procesor, który po sprawdzeniu poprawnosci pola sterowania ramki FCS wie, ze odebral zezwolenie na nadawanie.Logiczny zespól adresowy AL przesyla w tym czasie sygnal pobudzania a do pierwszego gene¬ ratora przerywania AG1, który w opisany wczesniej sposób wprowadza osiem kolejnych jedynek, to znaczy rozklad przerwania, w pole sterowania ramki poprzez drugie wejscie obwodu LUB 0R2, prze¬ lacznik danych DS i przerzutnik dwustabilny FF3 w szyne. Ramka, która jest teraz przesylana na szyne, zawiera rozklad przerwania, a wiec jest kasowana, co oznacza ze zaden inny terminal wzdluz szyny nie moze miec zezwolenia na nadawanie, nawet jezeli chce tego, poniewaz sygnal sterujacy CFR jest aktywny.6 139 527 Zanim terminal bedzie mógl rozpoczac nadawanie informacji na szyne, musi nastapic otworze¬ nie petli, to znaczy przelacznik danych DS powinien miec polozenie 0 wedlug fig. 2. Jest to inicjowane przez procesor CPUf który wysyla sygnal aktywacji na wejscie R przelacznika dwusta- bilnego SR, który wysyla wtedy sygnal sterowania do przelacznika danych DS powodujac przela¬ czenie go do polozenia odpowiadajacego otwartej petli* Teral informacja moze byc nadawana ze sterowaniem za pomoca procesora CPU z wyjscia TD do obwodów HDLC HD poprzez przelacznik danych DS, poprzez przerzutnik dwustabilny FF3 do szyny i dalej do drugiego zaadresowanego terminala.Transmisja z terminala zostaje zakonczona przez nadanie nowej ramki zezwolenia na nadawanie w szyne jako znaku, ze terminal rezygnuje z zezwolenia na nadawanie dla nastepnego terminala, który zechce nadawac* Oczywiscie moze to byc znowu ten sam terminal, zaleznie od tego, który terminal wzdluz szyny pierwszy bedzie mial sygnal sterujacy CFR aktywny* Kiedy nadawana jest ramka zezwolenia na nadawanie, petla poprzez terminal zostaje automa¬ tycznie z powrotem zamknieta zaleznie od tego, ze komparator poprzednio pobudzil czwarty prze¬ rzutnik dwustabilny FF4, który przesyla sygnal sterowania CLA na jedno z wejsc obwodu I 05* Drugie wejscie obwodu I 05 jest pobudzane sygnalem EOF /koniec ramki/, który jest wyzwalany z obwodu HDLC HD, kiedy przesylanie ramki jest zakonczone. Wyjscie z obwodu I 05 steruje wejs¬ cie zegarowe zespolu sterujacego SR, który w stanie pobudzonym wysyla sygnal dodatni z wejscia danych na wyjscie, przy czym ten sygnal wyjsciowy powoduje, ze przelacznik danych DS zmienia swe polozenie, tak ze petla jest ponownie zamknieta poprzez terminal, który jest teraz gotowy do monitorowania szyny az wystapi potrzeba nowego zezwolenia na nadawanie.Opisany przyklad wykonania odnosi sie jedynie do indentyfikowania okreslonego adresu wa¬ runkowego odpowiadajacego zezwoleniu na nadawanie, ale oczywiscie sa inne typy adresów w in¬ nych ramkach, przykladowo wlasny adres terminala, kiedy jakis inny terminal chce przeslac in¬ formacje, lub adres ogólny dla wszystkich terminal i dolaczonych do szyny pierscieniowej. Zalety rozwiazania wedlug wynalazku w porównaniu ze stanem techniki sa nastepujace: mniejsze obciaze¬ nie procesora, dobre wykorzystanie szyny, prosty osprzet, dzieki temu, ze informacja jest transmitowana w ramach znormalizowanego formatu HDLC, co wszystko razem oznacza równiez mniej¬ sze koszty* Zastrzezenie patentowe Uklad przydzielania zezwolenia na nadawanie dowolnemu z terminali w sieci telekomunikacyj¬ nej, przy przesylaniu informacji pomiedzy terminalami, które polaczone sa poprzez wspólna szy¬ ne pierscieniowa i sa sterowane przez komputery znajdujace sie w kazdym z terminali, znamienny tym, ze kazdy terminal zawiera porównawozy adresowy zespól logiczny /AL/ z pierwszym wejsciem odbierajacym dane zezwolenia na nadawanie, dolaczonym do szyny przez pierwszy logiczny przerzutnik dwustabilny /FF1/, którego wejscie odbierajace sygnal zegarowy Jest dolaczone do wyjscia inwertera /I/, którego wejscie jest dolaczone do wejscia sygnalu zegarowego /RxC/ terminala i do wejscia sygnalu zegarowego adaptacyjnego obwodu /HD/, a wyjs¬ cie pierwszego logicznego przerzutnika dwustabilnego /FF1/ jest równiez dolaczone do wejscia logicznego zespolu detekcji sygnalizacji /FL/ i do pierwszego wejscia pierwszego obwodu róz¬ nicy symetrycznej /0R1/, przy czym wejscie sygnalu warunkowego /CFR/ porównawczego adresowego zespolu logicznego /AL/ jest dolaczone do wyjscia komputera /CPU/, wspomniane wejscie sygnalu zegarowego /RzC/ terminala jest dolaczone do wejsc sygnalu zegarowego logicznego zespolu de¬ tekcji sygnalizacji /FL/ i porównawczego adresowego zespolu logicznego /AL/, a wyjscie logicz¬ nego zespolu detekcji sygnalizacji /FL/ jest dolaczone do wejscia porównawczego adresowego139 527 7 zespolu logicznego /AL/, którego pierwsze wyjscie jest dolaczone do wejscia danych pierwszego generatora sygnalu przerwania /AG1/, którego drugie wejscie jest dolaczone do wejscia sygnalu zegarowego /RxC/, przy czym wyjscie tego pierwszego generatora sygnalu przerwania /AG1/ jest dolaczone do pierwszego wejscia drugiego elementu róznicy symetrycznej /0R2/, którego drugie wejscie jest dolaczone do wyjscia pierwszego logicznego przerzutnika dwustabilnego /PP1/, ponadto wyjscie drugiego elementu róznicy symetrycznej /0R2/ jest dolaczone do pierwszego wejs¬ cia przelacznika danych /DS/f a drugie wyjscie porównawczego adresowego zespolu logicznego /AL/ jest dolaczone do pierwszego wejscia drugiego generatora sygnalu przerwania /AG2/f które¬ go drugie wejscie jest dolaczone do wejscia sygnalu zegarowego /RrC/, przy czym wyjscie dru¬ giego generatora sygnalu przerwania /AG2/ jest dolaczone do drugiego wejscia pierwszego ele¬ mentu róznicy symetrycznej /0R1/f którego wyjscie jest dolaczone do wejscia odbioru danych /RD/ adaptacyjnego obwodu /HD/f którego wyjscie przekazywania danych /TD/ jest dolaczone do dru¬ giego wejscia przelacznika danych /DS/, a ponadto wyjscie bitu konca ramki /SOF/ obwodu adap¬ tacyjnego /HD/ jest dolaczone do pierwszego wejscia obwodu I /05/t którego drugie wejscie jest dolaczone do wyjscia sygnalu sterujacego /CLA/ dalszego logicznego przerzut-ika dwustabilnego /FF4/, którego wejscie jest dolaczone do wyjscia komputera /CPU/, przy czym wyjscie obwodu I /05/ jest dolaczone do wejscia przerzutnika dwustabilnego /SR/, którego dwa dalsze wejscia sa dola¬ czone do odpowiednich wyjsc komputera /CPU/, a ponadto wyjscie przerzutnika dwustabilnego /SR/ jest dolaczone do wejscia sygnalu sterujacego przelacznika danych /DS/f wyjscie którego jest do¬ laczone do wejscia trzeciego logicznego przerzutnika dwustabilnego /FF3/, drugie wejscie którego jest dolaczone do wejscia wspólnego sygnalu zegarowego /RxC/, przy czym wyjscie tego trzeciego logicznego przerzutnika dwustabilnego /FF3/ jest dolaczone do wyjscia terminala.Fig. 1 SP TRI a) R T i "i \k \\ TR2\\ J\ TRJ I Jl ™ 4 J ¦i R 7 J 1 SP AB RB' Dl JR3 R l TRA JLifl Wt IA c) c 1* n ||tf T\ \R f] \Rm TR1\k I TR2\\ I TR3\k I TRA\k JOCMJftl TRI d) RBr [R T J SP TR2\ TR3 R f\ J TR4\ R T\ c R^LJLJl R& ) ")139 527 Fig. 2 CPU RxC R*D CL A Fig. 3 RxC RxD- sh: ,ci FF7 9- Fig. < RxC+- FD r~YSH2 RxD •- AcA 1 FF2 CO I-D ySH3 CFR -•- r~i P2 03 FF5 RxC- r04 rrr°A \ff6 Pracownia Poligraficzna UP PRL. Naklad 100 egz Cena 130 zl PL PL PL PL