PL180351B1 - System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny PL PL - Google Patents
System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny PL PLInfo
- Publication number
- PL180351B1 PL180351B1 PL95320020A PL32002095A PL180351B1 PL 180351 B1 PL180351 B1 PL 180351B1 PL 95320020 A PL95320020 A PL 95320020A PL 32002095 A PL32002095 A PL 32002095A PL 180351 B1 PL180351 B1 PL 180351B1
- Authority
- PL
- Poland
- Prior art keywords
- bus
- pci
- control signals
- signal
- bridge
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
1. System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny, zawierajacy pierwsza szyne przenoszaca sygnaly sterujace i posia- dajaca okreslony protokól szyny, co najmniej jedno urzadzenie nadrzedne dolaczone do pierwszej szyny, druga szyne oraz uklad mostkowy laczacy obie szyny, znamienny tym, ze uklad mostkowy (34) zawiera we- wnetrzna blokowana trzecia szyne (62) przenoszaca zablokowane sygnaly sterujace miedzy urzadzeniami podrzednym i nadrzednym, co najmniej jedno urzadzenie podrzedne (64, 66, 68) dolaczone do trze- ciej szyny (62) oraz wlaczone pomiedzy druga i trze- cia szynami (32, 62) uklad blokady (60) i urzadzenie logiczne (70) nadzorujace stany sygnalów sterujacych na pierwszej szynie (30) 1 sterujace co najmniej jed- nym z sygnalów sterujacych na pierwszej szynie (30) wedlug protokolu szyny w odpowiedzi na pewne okre- slone wczesniej stany nadzorowanych sygnalów ste- rujacych. FIG 3 PL PL
Description
Przedmiotem wynalazku jest system komputerowy z układem mostkowym dla łączenia pierwszej i drugiej szyny.
W systemach komputerowych układy elektroniczne i inne elementy łączy się ze sobąza pomocą szyn. Można podłączyć do szyny różne elementy, zapewniając komunikację pomiędzy wszystkimi urządzeniami podłączonymi do szyny. Jednym z typów szyny, który przyjął się szeroko w przemyśle, jest szyna standardowej architektury przemysłowej (ISA). Szyna ISA ma dwadzieścia cztery linie adresowe pamięci, co udostępnia do szesnastu megabajtów pamięci. Szerokie przyjęcie się szyny ISA spowodowało, że wyprodukowano dużo urządzeń przeznaczo180 351 nych do pracy z szynąlSA. Jednak urządzenia wejścia/wyjścia o dużej szybkości, takie jak kontrolery obrazu, stosowane zwykle w systemach komputerowych, wymagają szybszych szyn.
Rozwiązaniem problemu wysyłania i odbierania danych z procesora dla dowolnego urządzenia wejściowego o dużej szybkościjest szyna lokalna. Inaczej niż szyna ISA, która działa względnie wolno z ograniczoną szerokościąpasma, szyna lokalna działa z szybkością systemu i przenosi dane w blokach 32-bitowych. W schematach szyn lokalnych usunięte sąz głównego systemu te interfejsy, które wymagają szybkiej odpowiedzi, takie jak pamięć, ekran i napędy dysków. Jedną z takich szyn lokalnych, która przyjmuje się szeroko w przemyśle komputerowym jest szyna do łączenia elementów peryferyjnych (PCI). Szyna PCI może być 32 albo 64-bitową trasą szybkiej transmisji danych i w zasadzie szyna tajest równoległątrasą danych dostępną dodatkowo do szyny ISA. Procesor systemowy i pamięć można podłączyć na przykład bezpośrednio do szyny ISA albo przez główny układ mostkowy. Inne urządzenia takie jak karty graficzne czy kontrolery dysku można również podłączyć bezpośrednio do szyny PCI.
Pomiędzy szynę PCI i szynę ISA włączonyjest układ mostkowy, aby zapewnić komunikację pomiędzy urządzeniami na obu szynach. Układ mostkowy w zasadzie przekształca cykle szyny ISA na cykle szyny PCI i na odwrót.
Wiele z urządzeń dołączonych do szyny PCI i szyny ISA to urządzenia nadrzędne, które mogą wykonywać przetwarzanie niezależnie od szyny lub innych urządzeń. Pewne urządzenia podłączone do szyny sąuważane za podrzędne albo docelowe, które pobierająpolecenia i odpowiadająna żądania urządzenia nadrzędnego. Wiele urządzeń może służyć w pewnych okolicznościach jako urządzenie nadrzędne albo podrzędne.
Pożądane jest dołączenie pomiędzy szyną PCI i szyną ISA układu mostkowego o funkcjach, takich jak rozpraszanie/zbieranie, interfejsu zintegrowanego układu elektronicznego napędu (IDE), arbitrażu PCI itd. Dla przynajmniej niektórych z tych celów układ mostkowy zawiera urządzenia podrzędne. Te urządzenia podrzędne muszą odpowiadać szynie PCI według protokołu szyny PCI, przedstawionego w specyfikacji PCI. Jednak zapewnienie żądanych funkcji w układzie mostkowym w obrębie określonego czasu na odpowiedź wymaganego przez szynę PCI stanowi problem, jeśli układ mostkowy jest zrealizowany we względnie taniej i wolniejszej technologii, jak technologia CMOS 0,8 mikrona. Problem powstaje wskutek konieczności blokowania sygnałów odbieranych z szyny PCIj ako wej ściowe dla układu mostkowego, jak również wysyłanych na szynę PCI z układu mostkowego, aby umożliwić wykorzystanie sygnałów przez urządzenia podrzędne zrealizowane w wolniejszej technologii. Opóźnienie o dwa takty spowodowane przez blokadę jest niezgodne z protokołem szyny PCI.
Istotą systemu komputerowego z układem mostkowym dla łączenie pierwszej i drugiej szyny, według wynalazku zawierającego pierwszą szynę przenoszącą sygnały sterujące i posiadającą określony protokół szyny, co najmniej jedno urządzenie nadrzędne dołączone do pierwszej szyny, drugą szynę oraz układ mostkowy łączący obie szyny, jest to, że układ mostkowy zawiera wewnętrzną blokowaną trzecią szynę przenoszącą zablokowane sygnały sterujące między urządzeniami podrzędnym i nadrzędnym, co najmniej jedno urządzenie podrzędne dołączone do trzeciej szyny oraz włączone pomiędzy drugą i trzecią szynami układ blokady i urządzenie logiczne nadzorujące stany sygnałów sterujących na pierwszej szynie i sterujące co najmniej jednym z sygnałów sterujących na pierwszej szynie według protokołu szyny w odpowiedzi na pewne określone wcześniej stany nadzorowanych sygnałów sterujących.
Korzystnie pierwsza szynajest szyną do łączenia elementów peryferyjnych (PCI), aprokokół szyny jest protokołem szyny PCI.
Korzystnie urządzenie podrzędne jest urządzeniem podrzędnym PCI.
Korzystnie trzecia szyna jest wewnętrzną blokowaną szyną PCI.
Korzystnie sygnały sterujące obejmują sygnał gotowości urządzenia docelowego, sygnał wyboru urządzenia i sygnał zatrzymania, przy czym urządzenie logiczne steruje co najmniej jed4
180 351 nym z tych sygnałów sterujących w odpowiedzi na pewne określone wcześniej stany nadzororowanych sygnałów sterujących.
Korzystnie że nadzorowane sygnały sterujące obejmują, sygnał ramki i sygnał gotowości inicjatora.
Korzystnie układ mostkowy jest wykonany w powolnej technologii CMOS.
Korzystnie urządzenie logiczne zawiera oddzielny automat stanu dla każdego z sygnałów gotowości urządzenia docelowego, wyboru urządzenia i zatrzymania.
Korzystnie określony wcześniej stan obejmuje dezaktywację sygnału ramki, przy czym urządzenie logiczne ustawia dowolny z sygnałów gotowości urządzenia docelowego, wyboru urządzenia i zatrzymania na nieaktywny w odpowiedzi na dezaktywacje sygnału ramki.
Zaletą rozwiązania według wynalazku jest to, że układ mostkowy w systemie komputerowym zapewnia żądane funkcje, które można zrealizować w taniej technologii, i pozostaje w zgodzie z protokołem szyny PCI.
Układ mostkowy w systemie komputerowym według wynalazku można zrealizować na przykład w technologii CMOS, 0,8 mikrona, ponieważ sygnały sterujące dla szyny PCI i z szyny PCI są blokowane dla urządzeń podrzędnych PCI. Jednocześnie jednak protokół szyny PCI jest uwzględniany przez urządzenie logiczne nadzorujące niezablokowane sygnały sterujące i odpowiadające na określone wcześniej stany sygnałów sterujących zgodnie z protokołem szyny PCI. Zwalnia to urządzenia podrzędne PCI od konieczności odpowiadania w pewnych sytuacjach za pomocą sygnałów sterujących na szynie PCI w obrębie okresów czasu określonych przez protokół szyny PCI.
Przedmiot wynalazku jest opisany w oparciu o przykład wykonania przedstawiony na rysunku, na którym fig. 1 przedstawia widok ogólny systemu komputerowego, fig. 2 - schemat blokowy systemu komputerowego z fig. 1, fig. 3 - schemat blokowy układu mostkowego, zaś figury 4a, 4b, 4c, 4d, 4e i 4f przedstawiają wykresy czasowe przesyłanych sygnałów pomiędzy szyną PCI i układem mostkowym dla różnych sytuacji.
Przedmiot wynalazku znajduje zastosowanie w komputerach typu PC, jak to pokazano na figurze 1. Komputer 10 zawiera obudowę 12, wktórej umieszczonajest płyta z obwodami zawierająca potrzebny zespół obwodów obejmujący mikroprocesor i układy BIOS, kontrolery, pamięć o dostępie swobodnym i inne urządzenia. System komputerowy zawiera ponadto monitor 14 i klawiaturę 16 podłączonądo obudowy 12 kablem 18. Nośniki pamięci masowej obejmująnapęd twardego dysku w obudowie, który niejest dostępny dla użytkownika, oraz napędy dyskietek dostępne dla użytkownika, jak również opcjonalnie napędy CD-ROM 20 i 22.
Figura 2 przedstawia schemat blokowy systemu komputerowego. System zawiera pierwszą szynę, to jest szynę PCI 30, drugą szynę, to jest szynę ISA 32 oraz dołączony do niej zbiór urządzeń nadrzędnych ISA 36 i urządzeń podrzędnych ISA 38. Zbiór urządzeń podrzędnych PCI 40, znanychjako docelowe w protokole PCI, ale określanych tutaj odtądjako podrzędne, i urządzeń nadrzędnych PCI 42 jest podłączony do szyny PCI 30.
Układ mostkowy 34 zawiera interfejs szyny ISA 43 podłączony pomiędzy szyną ISA 32 i wewnętrzną szyną systemową 44. Interfejs szyny PCI 46 znajduje się pomiędzy szyną. PCI 30 i szyną systemową 44. Układ mostkowy 34 ma również kontroler bezpośredniego dostępu do pamięci (DMA) 50 i dające się programować rejestry wejścia/wyjścia (PIO) 52. Oprócz innych funkcji, układ mostkowy 34 stanowi interfejs pomiędzy szyną PCI 30 i szyną ISA 32. Interfejs ISA 43 przekształca cykle szyny ISA 32 na cykl szyny systemowej 44 do wykorzystania przez układ mostkowy 34. Oprócz innych funkcji, interfejs PCI 46 przekształca cykle z szyny PCI 30 na cykle szyny systemowej 44 dla układu mostkowego 34. Kontroler DMA 50 zapewnia sterowanie bezpośrednim dostępem do pamięci wewnątrz systemu.
Figura 3 przedstawia schemat blokowy układu mostkowego 34 z elementami interfejsu PCI 46, który działa zgodnie z protokołem PCI. Interfejs PCI 46 zawiera ponadto inne, nie poka180 351 zane na rysunku, elementy do wykonywania konwersji cykli PCI na wewnętrzne cykle szyny systemowej 44.
Interfejs PCI 46 jest podłączony do kilku urządzeń podrzędnych PCI 64,66,68 umieszczonych w układzie mostkowym 34. Te urządzenia podrzędne PCI wykonująróżne żądane funkcje, które można wbudować w układ mostkowy 34, takie jak rozpraszanie i zbieranie, interfejs IDE, arbitraż PCI itd. Ponieważ układ mostkowy 34 jest zrealizowany w powolnej technologii, aby jego koszt był niewielki, urządzenia podrzędne PCI 64,66,68 są również zrealizowane w powolnej technologii i nie mogąw zwykły sposób wykrywać i odpowiadać na niezablokowane sygnały sterujące na szynie PCI 30. Urządzenia podrzędne PCI 64,66,68 w układzie mostkowym 34 wymagają więc, aby sygnały sterujące dla szyny PCI i z szyny PCI 30 były blokowane.
Blokowanie sygnałów przez interfejs PCI 46 do i z szyny PCI 30 jest zapewniane przez układ blokady PCI 60. Układ blokady 60 jest podłączony do szyny PCI 30, aby odbierać sygnał ramki FRAME#, sygnał gotowości inicjatora IRDY#, oraz aby wysyłać sygnał gotowości urządzenia docelowego TRDY#, sygnał zatrzymania STOP# i sygnał wyboru urządzenia DEVSEL#. Układ blokady 60 jest podłączony również do trzeciej szyny, to jest do wewnętrznej, blokowanej szyny PCI 62 i udostępnia blokowane wersje powyższych sygnałów na blokowanej szynie PCI 62. Blokowane sygnały są oznaczone przez L FRAME#, L IRDY#, L TRDY#, L DEVSEL# i L STOP#.
Blokowanie sygnałów w obu kierunkach dołącza dwa takty opóźnienia do cykli komunikacyjnych pomiędzy urządzeniem nadrzędnym PCI 42 i urządzeniami podrzędnymi PCI 64,66,68. Szyna PCI 30 zgodna z protokołem nie jest dostosowana do opóźnienia dwóch taktów.
Aby rozwiązać ten problem opóźnienia spowodowany koniecznością blokowania sygnałów w obu kierunkach, interfejs PCI 46 jest wyposażony w urządzenie logiczne 70 interfejsu PCI, które jest podłączone do szyny PCI 30. Jak zostanie opisane bardziej szczegółowo w dalszej części, urządzenie logiczne 70 interfejsu PCI nadzoruje zewnętrzne sygnały sterujące PCI i sygnały sterujące urządzeń podrzędnych i steruje sygnałami sterującymi na szynie PCI 30 zgodnie z protokołem szyny PCI.
Urządzenie logiczne 70jest specyficzne dla określonej szyny, z którąono współpracuje, na przykład takiej jak szyna PCI 30 w tym przykładzie wykonania. Zastosowany jest automat stanu dla każdego z sygnałów STOP#, DEVSEL# i TRDY#, aby utrzymać zgodność z protokołem szyny PCI. Konfiguracja automatów stanu do wykonywania funkcji nadzorowania i sterowania sygnałami sterującymi zgodnie z protokołem szyny PCI może być łatwo wykonana przez znawcę.
Niektóre problemy, które mogą powstawać z powodu podłączenia urządzeń podrzędnych 64, 66, 68 do blokowanej szyny PCI 62 obejmują: przerwanie prób przesłań seryjnych przez urządzenia podrzędne, gdy sygnał TRDY# urządzenia podrzędnego jest aktywny przy nieaktywnym zewnętrznym sygnale FRAME#, przesłania nieseryjne oraz przerwanie prób przesłań seryjnych przez urządzenia podrzędne, gdy sygnał TRDY# urządzenia podrzędnego przestanie być aktywny przy zewnętrznym sygnale FRAME#.
Chociaż sygnały PCI i protokół szyny są znane, zostanie krótko opisane znaczenie sygnałów pokazanych na wykresach czasowych z figur 4a do 4f.
Sygnał FRAME#jest aktywowany przez urządzenie nadrzędne (albo inicjator), aby wykazać urządzeniom podrzędnym, że urządzenie nadrzędne rozpoczyna transakcję.
Sygnał IRDY# (gotowość inicjatora) jest aktywowany przez urządzenie nadrzędne, aby wskazać, że urządzenie nadrzędne jest gotowe do wysyłania albo odebrania danych.
Sygnał DEVSEL# (wybór urządzenia) jest aktywowany przez urządzenie podrzędne, aby potwierdzić urządzeniu nadrzędnemu, że urządzeniu podrzędnemu jest Uaddmm»e.\ że jest urządzeniem wybranym do przeprowadzenia transakcji z urządzeniem nadrzędnym.
180 351
Sygnał TRDY# (gotowość urządzenia docelowego) jest aktywowany przez urządzenie podrzędne, aby wskazać, że urządzenie podrzędne (czyli docelowe) jest gotowe do przesłania albo odbioru danych.
Sygnał STOP# jest aktywowany przez urządzenie podrzędne, aby wskazać urządzeniu nadrzędnemu, że nie jest w stanie obsłużyć transakcji.
W przedstawionym przykładzie wykonania urządzenie logiczne 70 przejmuje kontrolę nad sygnałami DEVSEL#, STOP# i TRDY# (sygnałami wysyłanymi z urządzenia podrzędnego) w sześciu różnych sytuacjach. Pierwsza z nich występuje, gdy urządzenie nadrzędne PCI 42 próbuje przesłania seryjnego do urządzenia podrzędnego nie przesyłającego seryjnie (takiego jak urządzenie podrzędne PCI 64) z późnym sygnałem IRDY#. Wykres czasowy tej sytuacji jest pokazany na fig. 4a. Na wszystkich wykresach czasowych przedrostek „L” oznacza sygnały zablokowane wewnętrzne względem układu mostkowego 34, natomiast brak przedrostka oznacza niezablokowany sygnał zewnętrzny względem układu mostkowego 34, przy czym linia przerywana oznacza sygnał sterowany przez urządzenie logiczne 70. Ponieważ urządzenie podrzędne PCI 64 nie wie, czy przesłanie jest przesłaniem seryjnym, czy nie, urządzenie podrzędne PCI 64 aktywuje sygnał L STOP# w czwartym takcie cyklu. Sygnał STOP# jest wysyłany z układu na szynę PCI 30 w piątym takcie cyklu. Aby przesłać dane, urządzenie nadrzędne PCI 42 ustawia sygnał IRDY# na aktywny. Urządzenie nadrzędne PCI 42 widzi również aktywowany, sygnał STOP# w szóstym takcie i dlatego ustawia sygnał FRAME# na nieaktywny, aby zakończyć cykl. Sygnał TRDY# musi zostać aktywowany tylko na jeden, takt, ponieważ urządzenie podrzędne PCI 64 nie obsługuje transakcji seryjnej. Dlatego urządzenie logiczne 70 interfejsu PCI dezaktywuje sygnał TRDY# w szóstym takcie. Po dezaktywacji sygnału FRAME# protokół PCI wymaga, aby wszystkie sygnały DEVSEL#, TRDY# oraz STOP# (sygnały urządzenia podrzędnego) zostały dezaktywowane. Protokół PCI wymaga więc, aby sygnały STOP# i DEVSEL# zostały dezaktywowane w takcie po dezaktywacji sygnału FRAME#, czyli w siódmym takcie. Bez urządzenia logicznego 70 interfejsu PCI z tego przykładu wykonania, sygnały te nie zostałyby uczynione nieaktywnymi aż do dziewiątego taktu, ponieważ zablokowany sygnał L FRAME# nie jest widoczny dla urządzenia podrzędnego PCI 64 aż do siódmego taktu, odpowiada się na niego w ósmym takcie i wysyła z układu w dziewiątym takcie. Urządzeniu podrzędnemu PCI 64 nie jest więc wiadome, że cykl musi zostać zakończony w czasie dostatecznym na odpowiedź zgodnie z protokołem szyny PCI.
Urządzenie logiczne 70 interfejsu PCI, które nadzoruje niezablokowane, zewnętrzne sygnały sterujące, uznane nieaktywny sygnał FRAME# za sytuację wymagającą zakończenia cyklu. Odpowiednio, urządzenie logiczne 70 interfejsu PCI czyni sygnały STOP#, DEVSEL# oraz TRDY# nieaktywnymi w siódmym takcie, przez co zachowana jest zgodność z protokołem szyny PCI.
Działanie układu logicznego 70 interfejsu PCI w sterowaniu sygnałami sterującymi wpięciu pozostałych sytuacjach powinno być teraz oczywiste dzięki powyższemu opisowi i pozostałym wykresem czasowym. Na przykład, sytuacja z fig. 4b występuje, jeżeli urządzenie nadrzędne PCI 42 próbuje przesłania seryjnego do urządzenia podrzędnego PCI 64 nie przesyłającego seryjnie z późnym sygnałem IRDY# i cykl trzeba zakończyć przerwaniem dostępu do urządzenia docelowego. Przerwanie dostępu do urządzenia docelowego jest określane przez urządzenie podrzędne dezaktywujące sygnał L DEYSEL# i aktywujące sygnał L STOP#. Po otrzymaniu sygnału STOP# w piątym takcie, sygnał FRAME# jest ustawiony na nieaktywny przez urządzenie nadrzędne. Sygnał STOP# musi zostać ustawiony na nieaktywny przez urządzenie logiczne 70 interfejsu PCI w następnym takcie (sygnały DEVSEL# oraz TRDY# są już nieaktywne), aby zachować zgodność z protokołem szyny.
Trzecia sytuacja (fig. 4c) następuje gdy urządzenie nadrzędne PCI 42 dokonuje przesłania seryjnego z natychmiastowym sygnałem BRDY# i urządzenie podrzędne PCI 64 dokonuje prze180 351 rwania dostępu do urządzenia docelowego przez ustawienie sygnału L DEVSEL# na nieaktywny i sygnału L STOP# na nieaktywny. W tym przypadku protokół szyny PCI wymaga, aby sygnał FRAME# został ustawiony na aktywny (wykonuje to urządzenie nadrzędne PCI 42), a sygnał STOP# na nieaktywny (przez urządzenie logiczne 70 interfejsu PCI)jeden takt po ustawieniu sygnału FRAME# na nieaktywny po przerwaniu urządzenia docelowego. Urządzenie logiczne 70 interfejsu PCI, które nadzorowało niezablokowane sygnały, musi ustawić tylko sygnał STOP# na nieaktywny, ponieważ sygnały DEVSEL# oraz TRDY# sąjuż nieaktywne.
Czwarta sytuacja (fig. 4d) występuje, gdy urządzenie nadrzędne PCI 42 wykonuje przesłanie nieseryjne z późnym sygnałem IRDY# i występuje przerwanie dostępu do urządzenia docelowego. W tym przypadku sygnał FRAME#jest ustawiany na nieaktywny przez urządzenie nadrzędne PCI 42 po stwierdzeniu przez urządzenie nadrzędne PCI 42 aktywnego sygnału STOP#. I znowu sygnał STOP# jest ustawiany na nieaktywny przez urządzenie logiczne 70 interfejsu PCI jeden takt po dezaktywacji sygnału FRAME#, aby zachować zgodność z protokołem szyny. W innym przypadku sygnał L STOP# nie zostałby ustawiony na nieaktywny na szynie PCI 30 przez następne dwa cykle zegarowe, co byłoby niezgodne z protokołem PCI.
Piąta sytuacja (fig. 4e) występuje, gdy urządzenie nadrzędne PCI 42 wykonuje przesłanie nieseryjne i nie ma przerwania dostępu do urządzenia docelowego. W tym przypadku urządzenie podrzędne PCI 64 aktywuje sygnał L STOP# w czwartym takcie, cojest widoczne dla urządzenia nadrzędnego PCI 42 jako sygnał STOP# w piątym takcie. Urządzenie nadrzędne PCI 42 odpowiada dezaktywując sygnał FRAME# w szóstym takcie. Sygnały STOP#, TRDY# i DEYSEL# muszą być wszystkie dezaktywowane w siódmym takcie, gdyż sygnał FRAME# został zdezaktywowany w szóstym takcie. Ponieważ urządzenie podrzędne 64 nie może ustawić tych sygnałów na nieaktywne wystarczająco szybko z powodu blokowania sygnałów, urządzenie logiczne 70 interfejsu PCI ustawia sygnały na nieaktywne, aby zachować zgodność z interfejsem szyny PCI.
Szósta sytuacja (fig. 4f) występuje, gdy urządzenie nadrzędne wykonuje przesłanie seryjne do urządzenia podrzędnego 64 nie przesyłającego seryjnie, z natychmiastowym sygnałem IRDY#. Sygnał L STOP# jest aktywowany przez urządzenie podrzędne PCI 64 w czwartym takcie, jest on widziany przez urządzenie nadrzędne PCI 42 w piątym takcie, co powoduje, że urządzenie nadrzędne dezaktywuje sygnał FRAME#. Po dezaktywacji sygnały FRAME#, DEV SEL# i STOP# musząbyć ustawione na nieaktywne w szóstym takcie, aby zachować zgodność z protokołem szyny PCI, przy czym sygnał TRDY# w tym przypadku jest już nieaktywny.
Jak widać z powyższych przykładów, urządzenie logiczne 70 interfejsu PCI nadzoruje niezablokowane, zewnętrzne sygnały sterujące i w pewnych sytuacjach przejmuje zadanie sterowania tymi zewnętrznymi sygnałami urządzenia podrzędnego na szynie PCI 30 zgodnie z protokołem szyny PCI. Umożliwia to realizację układu mostkowego 34 zawierającego urządzenia podrzędne 64,66,68 w powolnej, względnie taniej technologii przy wykorzystaniu sygnałów zablokowanych, który działa zgodnie z protokołem PCI.
180 351
180 351
LURZĄDZENIE iadrzędne
PCI /
RFAME#
IRDY#
TRDY#
STOP*
3LOKADA
PCI
IKĄDZENIF
EOTZĘDNE
PCI
FIG. 3
DEVSEL*
V /
[/ /
LK3S3ZENIE
OTZĘDNE
PCI
3OTOMAT
STANU
TRĄDY#
AUTOMAT
STANU
STOP#
AUTOMAT
STANU
DEVSEL#
IKĄDaNIE . POTZĘDNE PCI /
UPZĄDZFNIE CDRZĘDNE PCI
URZĄDZENIE LOGICZNE INTERFEJSU PCI
180 351
FIG. 4A
CLK
FRAME#
IRDY#
DEVSEL#
TRDY#
STOP#
L_FRAME#
LJRDY#
L_DEVSEL#
L_TRDY#
L_STOP#
180 351
FIG. 4B
| CLK | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 n_ | 10 | |
| FRAME# | / | ||||||||||
| IRDY# | \ | / | |||||||||
| DEVSEL# | \ | J | |||||||||
| TRDY# | |||||||||||
| STOP# | L | / | / | ||||||||
| I CDAMP# | |||||||||||
| i | / | ||||||||||
| LJRDY# | 7 | ||||||||||
| L_DEVSEL# | L | 1 | |||||||||
| L TRDY# | |||||||||||
| L o 1 Urff | / | ||||||||||
| J |
180 351
FIG. 4C
CLK
FRAME#
IRDY#
DEVSEL#
TRDY#
STOP#
L_FRAME#
LJRDY#
L_DEVSEL#
L_TRDY#
L_STOP#
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | '10 | |
| \ | / | / | ||||||||
| L· | J | |||||||||
| L | 1 | / | ||||||||
| 1 | ||||||||||
| \ | / | |||||||||
| L | J | |||||||||
| \ | J |
180 351
FIG. 4D
CLK
FRAME#
IRDY#
DEVSEL#
TRDY#
STOP#
L_FRAME#
LJRDY#
L_DEVSEL#
L_TRDY#
L_STOP#
180 351
FIG. 4E
CLK
FRAME#
IRDY#
DEVSEL#
TRDY#
STOP#
L_FRAME#
LJRDY#
L_DEVSEL#
L_TRDY#
L_STOP#
180 351
FIG. 4F
CLK
FRAME#
IRDY#
DEVSEL#
TRDY#
STOP#
L_FRAME#
LJRDY#
L_DEVSEL#
L_TRDY#
L_STOP#
180 351
PIC© 1 _
FIG. 2
Departament Wydawnictw UP RP Nakład 70 egz.
Cena 4,00 zł.
Claims (9)
- Zastrzeżenia patentowe1. System komputerowy z układem mostkowym dla łączenia pierwszej i drugiej szyny, zawierający pierwszą szynę przenoszącą sygnały steruj ące i posiadaj ącą określony protokół szyny, co najmniej jedno urządzenie nadrzędne dołączone do pierwszej szyny, drugą szynę oraz układ mostkowy łączący obie szyny, znamienny tym, że układ mostkowy (34) zawiera wewnętrzną blokowaną trzecią szynę (62) przenoszącą zablokowane sygnały sterujące między urządzeniami podrzędnym i nadrzędnym, co najmniej jedno urządzenie podrzędne (64, 66,68) dołączone do trzeciej szyny (62) oraz włączone pomiędzy drugąi trzecią szynami (32,62) układ blokady (60) i urządzenie logiczne (70) nadzorujące stany sygnałów sterujących na pierwszej szynie (30) i sterujące co najmniej jednym z sygnałów sterujących na pierwszej szynie (30) według protokołu szyny w odpowiedzi na pewne określone wcześniej stany nadzorowanych sygnałów sterujących.
- 2. System według zastrz. 1, znamienny tym, że pierwsza szyna (30) jest szyną do łączenia elementów peryferyjnych (PCI), a protokół szyny jest protokołem szyny PCI.
- 3. System według zastrz. 2, znamienny tym, że urządzenie podrzędne (64, 66, 68) jest urządzeniem podrzędnym PCI.
- 4. System według zastrz. 3, znamienny tym, że trzecia szyna (62) jest wewnętrzną blokowaną szyną PCI.
- 5. System według zastrz. 1, znamienny tym, że sygnały sterujące obejmują sygnał gotowości urządzenia docelowego, sygnał wyboru urządzenia i sygnał zatrzymania, przy czym urządzenie logiczne (70) steruje co najmniej jednym z tych sygnałów sterujących w odpowiedzi na pewne określone wcześniej stany nadzorowanych sygnałów sterujących.
- 6. System według zastrz. 5, znamienny tym, że nadzorowane sygnały sterujące obejmują sygnał ramki i sygnał gotowości inicjatora.
- 7. System według zastrz. 1, znamienny tym, że układ mostkowy (34)jest wykonany w powolnej technologii CMOS.
- 8. System według zastrz. 5, znamienny tym, że urządzenie logiczne (70) zawiera oddzielny automat stanu dla każdego z sygnałów gotowości urządzenia docelowego, wyboru urządzenia i zatrzymania.
- 9. System według zastrz. 6, znamienny tym, że określony wcześniej stan obejmuje dezaktywację sygnału ramki, przy czym urządzenie logiczne (70) ustawia dowolny z sygnałów gotowości urządzenia docelowego, wyboru urządzenia i zatrzymania na nieaktywny w odpowiedzi na dezaktywację sygnału ramki.* * *
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/351,186 US5664124A (en) | 1994-11-30 | 1994-11-30 | Bridge between two buses of a computer system that latches signals from the bus for use on the bridge and responds according to the bus protocols |
| PCT/GB1995/002728 WO1996017303A1 (en) | 1994-11-30 | 1995-11-23 | A computer system having a bridge between buses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL320020A1 PL320020A1 (en) | 1997-09-01 |
| PL180351B1 true PL180351B1 (pl) | 2001-01-31 |
Family
ID=23379928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL95320020A PL180351B1 (pl) | 1994-11-30 | 1995-11-23 | System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny PL PL |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5664124A (pl) |
| EP (1) | EP0795158B1 (pl) |
| JP (1) | JP3838278B2 (pl) |
| KR (1) | KR100192724B1 (pl) |
| CN (1) | CN1089463C (pl) |
| AT (1) | ATE176341T1 (pl) |
| BR (1) | BR9505207A (pl) |
| CA (1) | CA2162187C (pl) |
| CZ (1) | CZ9701508A3 (pl) |
| DE (1) | DE69507636T2 (pl) |
| HU (1) | HU217405B (pl) |
| PL (1) | PL180351B1 (pl) |
| RU (1) | RU2140667C1 (pl) |
| WO (1) | WO1996017303A1 (pl) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5664124A (en) * | 1994-11-30 | 1997-09-02 | International Business Machines Corporation | Bridge between two buses of a computer system that latches signals from the bus for use on the bridge and responds according to the bus protocols |
| US5822512A (en) * | 1995-05-19 | 1998-10-13 | Compaq Computer Corporartion | Switching control in a fault tolerant system |
| US5911049A (en) * | 1995-07-21 | 1999-06-08 | Ricoh Company, Ltd. | PCI connection system for a printer controller board |
| JPH0962621A (ja) * | 1995-08-30 | 1997-03-07 | Toshiba Corp | コンピュータシステムおよびコマンドサイクル切換え方法 |
| US5918072A (en) * | 1995-09-18 | 1999-06-29 | Opti Inc. | System for controlling variable length PCI burst data using a dummy final data phase and adjusting the burst length during transaction |
| US5724529A (en) * | 1995-11-22 | 1998-03-03 | Cirrus Logic, Inc. | Computer system with multiple PC card controllers and a method of controlling I/O transfers in the system |
| US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
| US7577782B2 (en) | 1996-02-02 | 2009-08-18 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US5991520A (en) | 1996-02-02 | 1999-11-23 | Sony Corporation | Application programming interface for managing and automating data transfer operations between applications over a bus structure |
| US6631435B1 (en) * | 1996-02-02 | 2003-10-07 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US6519268B1 (en) * | 1996-03-07 | 2003-02-11 | Sony Corporation | Asynchronous data pipe for automatically managing asynchronous data transfers between an application and a bus structure |
| US6233637B1 (en) | 1996-03-07 | 2001-05-15 | Sony Corporation | Isochronous data pipe for managing and manipulating a high-speed stream of isochronous data flowing between an application and a bus structure |
| US5875310A (en) * | 1996-05-24 | 1999-02-23 | International Business Machines Corporation | Secondary I/O bus with expanded slot capacity and hot plugging capability |
| US5819053A (en) * | 1996-06-05 | 1998-10-06 | Compaq Computer Corporation | Computer system bus performance monitoring |
| US6032271A (en) * | 1996-06-05 | 2000-02-29 | Compaq Computer Corporation | Method and apparatus for identifying faulty devices in a computer system |
| US6108741A (en) * | 1996-06-05 | 2000-08-22 | Maclaren; John M. | Ordering transactions |
| US5872939A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corporation | Bus arbitration |
| US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
| US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
| US6075929A (en) * | 1996-06-05 | 2000-06-13 | Compaq Computer Corporation | Prefetching data in response to a read transaction for which the requesting device relinquishes control of the data bus while awaiting data requested in the transaction |
| US6052513A (en) * | 1996-06-05 | 2000-04-18 | Compaq Computer Corporation | Multi-threaded bus master |
| US5872941A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corp. | Providing data from a bridge to a requesting device while the bridge is receiving the data |
| US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
| US5987539A (en) * | 1996-06-05 | 1999-11-16 | Compaq Computer Corporation | Method and apparatus for flushing a bridge device read buffer |
| US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
| US6519555B1 (en) * | 1996-09-30 | 2003-02-11 | International Business Machines Corporation | Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system |
| US5771360A (en) * | 1996-10-21 | 1998-06-23 | Advanced Micro Devices, Inc. | PCI bus to target integrated circuit interconnect mechanism allowing multiple bus masters and two different protocols on the same bus |
| US5774683A (en) * | 1996-10-21 | 1998-06-30 | Advanced Micro Devices, Inc. | Interconnect bus configured to implement multiple transfer protocols |
| US5848252A (en) * | 1996-11-05 | 1998-12-08 | Motorola, Inc. | Peripheral component interconnect gateway controller |
| US5832246A (en) * | 1996-12-03 | 1998-11-03 | Toshiba America Information Systems, Inc. | Virtualization of the ISA bus on PCI with the existence of a PCI to ISA bridge |
| US5761461A (en) * | 1996-12-13 | 1998-06-02 | International Business Machines Corporation | Method and system for preventing peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a data processing system |
| US5761462A (en) * | 1996-12-13 | 1998-06-02 | International Business Machines Corporation | Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a data-processing system |
| US5838932A (en) * | 1996-12-23 | 1998-11-17 | Compaq Computer Corporation | Transparent PCI to PCI bridge with dynamic memory and I/O map programming |
| US5802324A (en) * | 1996-12-23 | 1998-09-01 | Compaq Computer Corporation | Computer system with PCI repeater between primary bus and second bus |
| US6138192A (en) * | 1996-12-31 | 2000-10-24 | Compaq Computer Corporation | Delivering a request to write or read data before delivering an earlier write request |
| US5835741A (en) * | 1996-12-31 | 1998-11-10 | Compaq Computer Corporation | Bus-to-bus bridge in computer system, with fast burst memory range |
| KR19990011955A (ko) * | 1997-07-25 | 1999-02-18 | 윤종용 | Pci 브리지 |
| AU2228799A (en) * | 1998-01-15 | 1999-08-02 | Ciena Corporation | Optical interference filter |
| US6292844B1 (en) | 1998-02-12 | 2001-09-18 | Sony Corporation | Media storage device with embedded data filter for dynamically processing data during read and write operations |
| US6065087A (en) * | 1998-05-21 | 2000-05-16 | Hewlett-Packard Company | Architecture for a high-performance network/bus multiplexer interconnecting a network and a bus that transport data using multiple protocols |
| US5991900A (en) * | 1998-06-15 | 1999-11-23 | Sun Microsystems, Inc. | Bus controller |
| US6119191A (en) * | 1998-09-01 | 2000-09-12 | International Business Machines Corporation | Performing PCI access cycles through PCI bridge hub routing |
| US6567881B1 (en) | 1998-09-11 | 2003-05-20 | Tundra Semiconductor Corporation | Method and apparatus for bridging a digital signal processor to a PCI bus |
| US6167471A (en) | 1998-10-14 | 2000-12-26 | Sony Corporation | Method of and apparatus for dispatching a processing element to a program location based on channel number of received data |
| US6502157B1 (en) | 1999-03-24 | 2002-12-31 | International Business Machines Corporation | Method and system for perfetching data in a bridge system |
| US6286074B1 (en) | 1999-03-24 | 2001-09-04 | International Business Machines Corporation | Method and system for reading prefetched data across a bridge system |
| US6425023B1 (en) | 1999-03-24 | 2002-07-23 | International Business Machines Corporation | Method and system for gathering and buffering sequential data for a transaction comprising multiple data access requests |
| US6449678B1 (en) | 1999-03-24 | 2002-09-10 | International Business Machines Corporation | Method and system for multiple read/write transactions across a bridge system |
| WO2000065781A1 (en) | 1999-04-23 | 2000-11-02 | Sony Electronics Inc. | Method of and apparatus for implementing and sending an asynchronous control mechanism packet |
| US6247069B1 (en) | 1999-05-12 | 2001-06-12 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| US6859846B2 (en) * | 1999-05-12 | 2005-02-22 | Sony Corporation | Method of distributed recording whereby the need to transition to a second recording device from a first recording device is broadcast by the first recording device |
| US6721859B1 (en) | 1999-10-21 | 2004-04-13 | Sony Corporation | Multi-protocol media storage device implementing protocols optimized for storing and retrieving both asynchronous and isochronous data |
| US6523108B1 (en) | 1999-11-23 | 2003-02-18 | Sony Corporation | Method of and apparatus for extracting a string of bits from a binary bit string and depositing a string of bits onto a binary bit string |
| US7002928B1 (en) | 2000-06-21 | 2006-02-21 | Sony Corporation | IEEE 1394-based protocol repeater |
| US7720821B1 (en) | 2000-06-30 | 2010-05-18 | Sony Corporation | Method of and apparatus for writing and reading time sensitive data within a storage device |
| US6993022B1 (en) | 2000-07-06 | 2006-01-31 | Sony Corporation | Method of and apparatus for directly mapping communications through a router between nodes on different buses within a network of buses |
| US6904475B1 (en) | 2000-11-06 | 2005-06-07 | Sony Corporation | Programmable first-in first-out (FIFO) memory buffer for concurrent data stream handling |
| US7542474B2 (en) * | 2001-02-26 | 2009-06-02 | Sony Corporation | Method of and apparatus for providing isochronous services over switched ethernet including a home network wall plate having a combined IEEE 1394 and ethernet modified hub |
| US7124292B2 (en) * | 2001-05-21 | 2006-10-17 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| US6888143B2 (en) | 2002-03-09 | 2005-05-03 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for inspecting pre-fastened articles |
| US6885451B2 (en) | 2002-03-09 | 2005-04-26 | Kimberly-Clark Worldwide, Inc. | Infrared detection of composite article components |
| US6919965B2 (en) | 2002-03-09 | 2005-07-19 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for making and inspecting pre-fastened articles |
| US6927857B2 (en) | 2002-03-09 | 2005-08-09 | Kimberly-Clark Worldwide, Inc. | Process for the detection of marked components of a composite article using infrared blockers |
| US6900450B2 (en) | 2002-03-09 | 2005-05-31 | Kimberly-Clark Worldwide, Inc. | Method and apparatus for inferring item position based on multiple data |
| US7123765B2 (en) | 2002-07-31 | 2006-10-17 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for inspecting articles |
| EP1445705A1 (en) * | 2003-02-04 | 2004-08-11 | Thomson Licensing S.A. | Signal processing system |
| US7444546B2 (en) * | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
| US20060136650A1 (en) * | 2004-12-16 | 2006-06-22 | Jyh-Hwang Wang | Data-read and write method of bridge interface |
| CN100367222C (zh) * | 2004-12-24 | 2008-02-06 | 联想(北京)有限公司 | 一种打印机控制卡的评测系统和评测方法 |
| KR100694095B1 (ko) * | 2005-03-05 | 2007-03-12 | 삼성전자주식회사 | 버스 연결 방법 및 장치 |
| US9026744B2 (en) | 2005-03-23 | 2015-05-05 | Qualcomm Incorporated | Enforcing strongly-ordered requests in a weakly-ordered processing |
| US7917676B2 (en) * | 2006-03-10 | 2011-03-29 | Qualcomm, Incorporated | Efficient execution of memory barrier bus commands with order constrained memory accesses |
| RU2611018C2 (ru) * | 2013-03-14 | 2017-02-17 | Интел Корпорейшн | Общий способ построения виртуального pci-устройства и виртуального mmio-устройства |
| CN111813726B (zh) * | 2020-07-10 | 2023-03-07 | 中科芯集成电路有限公司 | 控制信号从高速总线向低速总线的转换方法 |
| TWI775436B (zh) * | 2021-05-17 | 2022-08-21 | 新唐科技股份有限公司 | 匯流排系統 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864496A (en) * | 1987-09-04 | 1989-09-05 | Digital Equipment Corporation | Bus adapter module for interconnecting busses in a multibus computer system |
| US5341495A (en) * | 1991-10-04 | 1994-08-23 | Bull Hn Information Systems, Inc. | Bus controller having state machine for translating commands and controlling accesses from system bus to synchronous bus having different bus protocols |
| US5522050A (en) * | 1993-05-28 | 1996-05-28 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5455915A (en) * | 1993-12-16 | 1995-10-03 | Intel Corporation | Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates |
| US5519872A (en) * | 1993-12-30 | 1996-05-21 | Intel Corporation | Fast address latch with automatic address incrementing |
| US5535341A (en) * | 1994-02-24 | 1996-07-09 | Intel Corporation | Apparatus and method for determining the status of data buffers in a bridge between two buses during a flush operation |
| US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
| US5548730A (en) * | 1994-09-20 | 1996-08-20 | Intel Corporation | Intelligent bus bridge for input/output subsystems in a computer system |
| US5664124A (en) * | 1994-11-30 | 1997-09-02 | International Business Machines Corporation | Bridge between two buses of a computer system that latches signals from the bus for use on the bridge and responds according to the bus protocols |
-
1994
- 1994-11-30 US US08/351,186 patent/US5664124A/en not_active Expired - Fee Related
-
1995
- 1995-11-06 CA CA002162187A patent/CA2162187C/en not_active Expired - Fee Related
- 1995-11-16 JP JP29852695A patent/JP3838278B2/ja not_active Expired - Fee Related
- 1995-11-17 BR BR9505207A patent/BR9505207A/pt not_active Application Discontinuation
- 1995-11-17 CN CN95119632A patent/CN1089463C/zh not_active Expired - Lifetime
- 1995-11-23 EP EP95937968A patent/EP0795158B1/en not_active Expired - Lifetime
- 1995-11-23 PL PL95320020A patent/PL180351B1/pl not_active IP Right Cessation
- 1995-11-23 RU RU97112632A patent/RU2140667C1/ru active
- 1995-11-23 HU HU9701248A patent/HU217405B/hu not_active IP Right Cessation
- 1995-11-23 DE DE69507636T patent/DE69507636T2/de not_active Expired - Fee Related
- 1995-11-23 WO PCT/GB1995/002728 patent/WO1996017303A1/en not_active Ceased
- 1995-11-23 CZ CZ19971508A patent/CZ9701508A3/cs unknown
- 1995-11-23 AT AT95937968T patent/ATE176341T1/de not_active IP Right Cessation
- 1995-11-29 KR KR1019950044779A patent/KR100192724B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0795158A1 (en) | 1997-09-17 |
| WO1996017303A1 (en) | 1996-06-06 |
| CA2162187C (en) | 1999-08-24 |
| EP0795158B1 (en) | 1999-01-27 |
| DE69507636D1 (de) | 1999-03-11 |
| DE69507636T2 (de) | 1999-08-05 |
| HUT76791A (en) | 1997-11-28 |
| CA2162187A1 (en) | 1996-05-31 |
| JPH08235103A (ja) | 1996-09-13 |
| US5664124A (en) | 1997-09-02 |
| ATE176341T1 (de) | 1999-02-15 |
| CN1153352A (zh) | 1997-07-02 |
| CZ9701508A3 (cs) | 2002-05-15 |
| HU217405B (hu) | 2000-01-28 |
| KR100192724B1 (ko) | 1999-06-15 |
| CN1089463C (zh) | 2002-08-21 |
| KR960018934A (ko) | 1996-06-17 |
| JP3838278B2 (ja) | 2006-10-25 |
| BR9505207A (pt) | 1997-09-16 |
| RU2140667C1 (ru) | 1999-10-27 |
| PL320020A1 (en) | 1997-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| PL180351B1 (pl) | System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny PL PL | |
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| EP0535696B1 (en) | Apparatus for avoiding processor deadlock in a multiprocessor system | |
| PL180029B1 (pl) | System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PL | |
| JP2558393B2 (ja) | 多重クラスタ信号プロセッサ | |
| US5887144A (en) | Method and system for increasing the load and expansion capabilities of a bus through the use of in-line switches | |
| JPS61500512A (ja) | 改良されたアクセス調停スキ−ム | |
| US5241661A (en) | DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter | |
| EP1187028B1 (en) | Immediate grant bus arbiter for bus system | |
| US20040088467A1 (en) | System and method for providing an arbitrated memory bus in a hybrid computing system | |
| JP3626667B2 (ja) | 拡張スロットホットプラグ制御装置 | |
| JPH0823859B2 (ja) | データ処理システム | |
| JP4097847B2 (ja) | バス・ブリッジのアービトレーション方法 | |
| US6968407B2 (en) | System and method for managing CPCI buses in a multi-processing system | |
| Alexander | Evolution and use of the VME subsystem bus—VSB | |
| EP0283580B1 (en) | Computer system with direct memory access channel arbitration | |
| CN100517289C (zh) | 总线转换电路 | |
| JPS6015763A (ja) | インタ−フエ−ス制御装置 | |
| JP2697974B2 (ja) | デッドロックを回避する方法 | |
| KR950008393B1 (ko) | 멀티프로세스 시스템 아비터지연회로 | |
| JPH02280262A (ja) | バスアクセス方式およびバス・システム | |
| JPH0461387B2 (pl) | ||
| JPS63313258A (ja) | マイクロコンピユ−タシステム | |
| WO1992006433A1 (en) | Universal processor interface component | |
| JPH0381857A (ja) | 中央演算処理装置の調停回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Decisions on the lapse of the protection rights |
Effective date: 20061123 |