PL248468B1

PL248468B1 - RFID carrier frequency divider

Info

Publication number: PL248468B1
Application number: PL445767A
Authority: PL
Inventors: Piotr Z. Wieczorek; Krzysztof Gołofit; Maciej Radtke; Krzysztof Starecki
Original assignee: Amorphic Tech Spolka Z Ograniczona Odpowiedzialnoscia; Politechnika Warszawska; Talkin Things Spolka Akcyjna
Priority date: 2023-08-05
Filing date: 2023-08-05
Publication date: 2025-12-15
Also published as: PL445767A1

Abstract

Przedmiotem zgłoszenia jest dzielnik częstotliwości nośnej RFID posiadający przynajmniej dwa przerzutniki (D1, D2, D3, D4) o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu (D1, D2, D3) dołączone są kolejno do wejść następnego przerzutnika w szeregu (D2, D3, D4). W dzielniku tym zacisk wejściowy (RF) dołączony jest jednocześnie do niezanegowanego wejścia pierwszego przerzutnika (D1) oraz poprzez układ odwracający fazę (Ri, Ti) do zanegowanego wejścia pierwszego przerzutnika (D1), a przynajmniej jedno wyjście ostatniego przerzutnika w szeregu (D4) dołączone jest do wyjścia dzielnika. Zacisk wejściowy dzielnika (RF) dołączony jest do niezanegowanego wejścia pierwszego przerzutnika (D1) poprzez kondensator sprzęgający (C1). Niezanegowane wejście pierwszego przerzutnika (D1) dołączone jest do masy układu (gnd) poprzez rezystor (R1). Niezanegowane wejście pierwszego przerzutnika (D1) dołączone jest do źródła napięcia zasilającego (HRV) poprzez przynajmniej jedną diodę (Td1a, Td1b) oraz do masy układu (gnd) poprzez przynajmniej jedną diodę (Td1c).The subject of the application is an RFID carrier frequency divider having at least two flip-flops (D1, D2, D3, D4) with differential inputs and differential outputs connected in series so that the outputs of the previous flip-flop in series (D1, D2, D3) are connected sequentially to the inputs of the next flip-flop in series (D2, D3, D4). In this divider, the input terminal (RF) is connected simultaneously to the non-negated input of the first flip-flop (D1) and, via a phase inverting circuit (Ri, Ti), to the non-negated input of the first flip-flop (D1), and at least one output of the last flip-flop in series (D4) is connected to the output of the divider. The input terminal of the divider (RF) is connected to the non-negated input of the first flip-flop (D1) via a coupling capacitor (C1). The non-negated input of the first flip-flop (D1) is connected to the circuit ground (gnd) via a resistor (R1). The non-negated input of the first flip-flop (D1) is connected to the supply voltage source (HRV) via at least one diode (Td1a, Td1b) and to the system ground (gnd) via at least one diode (Td1c).

Description

Opis wynalazkuDescription of the invention

Przedmiotem wynalazku jest dzielnik częstotliwości nośnej RFID stosowany zwłaszcza do układów NFC.The subject of the invention is an RFID carrier frequency divider used especially for NFC systems.

Znany jest w stanie techniki dzielnik częstotliwości nośnej RFID, na przykład z publikacji Meister, T., Ishida, K., Sou, A., Carta, C, & Ellinger, F. „3.93-MHz/328-pW dynamie frequency divider in flexible a-IGZO TFT technology”, IEEE Solid-State Circuits Letters, 3, pp. 134-137, 2020, DOI: 10.1109/LSSC.2020.3008027, w której przedstawiono implementację dynamicznego dzielnika częstotliwości w technologii w pełni elastycznego amorficznego indowo-galowego tlenkowo cynkowego (a-IGZO) tranzystora cienkowarstwowego (TFT) na podłożu poliamidowym poniżej 15 pm. Ten dzielnik częstotliwości jest regeneracyjny i jest również znany jako dzielni k Millera. W publikacji jest to realizowane przy użyciu tylko ogniwa Gilberta z tranzystorami LO o minimalnej wielkośc i. Publikacja pokazuje, że przedstawiony układ jest bardziej energooszczędny niż poprzednie prace w podobnych technologiach i że może być używany jako czwarty i późniejszy stopień dzielnika częstotliwości w znaczniku RFID lub NFC 13,56 MHz.An RFID carrier frequency divider is known in the art, for example from Meister, T., Ishida, K., Sou, A., Carta, C, & Ellinger, F. "3.93-MHz/328-pW dynamic frequency divider in flexible a-IGZO TFT technology", IEEE Solid-State Circuits Letters, 3, pp. 134-137, 2020, DOI: 10.1109/LSSC.2020.3008027, which presents an implementation of a dynamic frequency divider in fully flexible amorphous indium-gallium-zinc-oxide (a-IGZO) thin-film transistor (TFT) technology on a sub-15 pm polyimide substrate. This frequency divider is regenerative and is also known as a Miller k-divider. In the publication, this is achieved using only a Gilbert cell with minimal size LO transistors. The publication shows that the presented circuit is more energy efficient than previous work in similar technologies and that it can be used as a fourth and later stage frequency divider in a 13.56 MHz RFID or NFC tag.

Znany jest z amerykańskiego wynalazku US2009289671A1 dzielnik częstotliwości, w którym układ dzielnika częstotliwości zawiera wiele przerzutników T, pierwszą bramkę transmisyjną, drugą bramkę transmisyjną i inwerter. Wiele przerzutników T jest połączonych szeregowo. Wyjście inwertera jest podłączone do wejścia zegarowego pierwszego przerzutnika T. Pierwsza bramka transmisyjna łączy sygnał zegarowy i drugie wejście zegarowe pierwszego przerzutnika T oraz wejście inwertera. Druga bramka transmisyjna łączy odwrócony sygnał sygnału zegarowego i wyjście pierwszej bramki transmisyjnej. W rozwiązaniu tym sygnały wejściowe podawane są różnicowo na wejścia przerzutników - wejście proste CLK i wejście zanegowane CLK.A frequency divider is known from the American invention US2009289671A1, in which the frequency divider circuit includes multiple T flip-flops, a first transmission gate, a second transmission gate, and an inverter. The multiple T flip-flops are connected in series. The inverter output is connected to the clock input of the first T flip-flop. The first transmission gate combines the clock signal and the second clock input of the first T flip-flop with the inverter input. The second transmission gate combines the inverted clock signal and the output of the first transmission gate. In this solution, the input signals are differentially applied to the flip-flop inputs – a simple CLK input and an inverted CLK input.

Znane są w stanie techniki, w szczególności w inżynierii dotyczącej elektroniki, systemy (zdalnej) identyfikacji radiowej RFID (od ang. radio-frequency identification), a w szczególności komunikacja bliskiego zasięgu NFC (od ang. near-field communication). Znane są w stanie techniki tranzystory połowę (FET - od ang. field-effect transistor) z izolowaną bramką, tranzystory cienkowarstwowe (TFT od ang. thin-film transistor), jak również tranzystory oparte na indowo-galowym tlenku cynku (IGZO lub InGaZnO - od ang.: indium (In), gallium (Ga), zinc (Zn), oxygen (O)). Wiadome też jest, że oznaczenie drenu i źródła tych tranzystorów jest umowne, gdyż ze względu na symetryczną budowę tranzystora zamiana tych oznaczeń nie zmienia funkcjonalności tranzystora czy układu, w którym się on znajduje - nazewnictwo to ma jednak charakter porządkujący.Known in the art, particularly in electronics engineering, are (remote) RFID (radio-frequency identification) systems, and in particular NFC (near-field communication). Known in the art are insulated-gate field-effect transistors (FETs), thin-film transistors (TFTs), as well as transistors based on indium-gallium zinc oxide (IGZO or InGaZnO - from indium (In), gallium (Ga), zinc (Zn), oxygen (O)). It is also known that the drain and source designations of these transistors are conventional, because due to the transistor's symmetrical structure, swapping these designations does not change the functionality of the transistor or the circuit in which it is located – however, this nomenclature is for clarity purposes.

Celem wynalazku jest stworzenie szybkiego dzielnika, który rozwiąże problem zbyt powolnego działania technologii a-IGZO TFT dla celów RFID i NFC, przy stosunkowo małym zapotrzebowaniu na moc, małej powierzchni układu oraz małej wrażliwości na zakłócenia napięcia zasilania.The aim of the invention is to create a fast divider that will solve the problem of too slow operation of a-IGZO TFT technology for RFID and NFC purposes, with relatively low power demand, small system area and low sensitivity to supply voltage disturbances.

Istota rozwiązania polega na tym, że w dzielniku częstotliwości nośnej RFID posiadającym przynajmniej dwa przerzutniki o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu dołączone są kolejno do wejść następnego przerzutnika w szeregu, w którym to dzielniku zacisk wejściowy dołączony jest jednocześnie do niezanegowanego wejścia pierwszego przerzutnika oraz poprzez układ odwracający fazę do zanegowanego wejścia pierwszego przerzutnika, a przynajmniej jedno wyjście ostatniego przerzutnika w szeregu dołączone jest do wyjścia dzielnika, zgodnie z wynalazkiem, zacisk wejściowy dzielnika dołączony jest do niezanegowanego wejścia pierwszego przerzutnika poprzez kondensator sprzęgający, a niezanegowane wejście pierwszego przerzutnika dołączone jest do masy układu poprzez rezystor. Ponadto, zgodnie z wynalazkiem, niezanegowane wejście pierwszego przerzutnika dołączone jest do źródła napięcia zasilającego poprzez przynajmniej jedną diodę i niezanegowane wejście pierwszego przerzutnika dołączone jest do masy układu poprzez przynajmniej jedną diodę.The essence of the solution is that in an RFID carrier frequency divider having at least two flip-flops with differential inputs and differential outputs connected in series so that the outputs of the previous flip-flop in the series are connected sequentially to the inputs of the next flip-flop in the series, in which the input terminal is connected simultaneously to the non-negated input of the first flip-flop and, via a phase-inverting circuit, to the non-negated input of the first flip-flop, and at least one output of the last flip-flop in the series is connected to the output of the divider, according to the invention, the input terminal of the divider is connected to the non-negated input of the first flip-flop via a coupling capacitor, and the non-negated input of the first flip-flop is connected to the ground of the system via a resistor. Furthermore, according to the invention, the non-negated input of the first flip-flop is connected to the supply voltage source via at least one diode, and the non-negated input of the first flip-flop is connected to the ground of the system via at least one diode.

Efektem technicznym takiego układu jest skondycjonowanie sygnału wejściowego RF na potrzeby dzielnika częstotliwości. Dzięki diodom poziom sygnału RF jest ograniczany do poziomu akceptowalnego przez pierwszy stopień dzielnika, a dzięki pojemności i rezystancji uzyskiwany jest dodatkowy offset napięcia RF wpływający korzystnie na szybkość przełączania pierwszego stopnia dzielnika.The technical effect of this circuit is to condition the RF input signal for the frequency divider. The diodes limit the RF signal level to a level acceptable to the first stage of the divider, while the capacitance and resistance provide an additional RF voltage offset, which positively impacts the switching speed of the first stage of the divider.

Korzystnie, przynajmniej pierwszy przerzutnik posiada dodatkowe wejście wstrzykiwania ładunków, które jest dołączone do zacisku wejściowego dzielnika poprzez kondensator sprzęgający oraz do masy układu poprzez rezystor. Wejście wstrzykiwania ładunków dołączone jest do źródła napięcia zasilającego poprzez przynajmniej jedną diodę oraz dołączone jest do masy układu poprzez przynajmniej jedną diodę. Efektem technicznym tego układu jest skondycjonowanie sygnału wejściowego RF na potrzeby wstrzykiwania ładunku do pierwszego stopnia dzielnika. Dzięki diodom poziom sygnału RF jest ograniczany do akceptowalnego poziomu, a dzięki pojemności i rezystancji uzyskiwany jest dodatkowy offset napięcia RF.Preferably, at least the first flip-flop has an additional charge injection input, which is connected to the divider input terminal via a coupling capacitor and to the circuit ground via a resistor. The charge injection input is connected to the supply voltage source via at least one diode and to the circuit ground via at least one diode. The technical effect of this circuit is to condition the RF input signal for charge injection into the first stage of the divider. The diodes limit the RF signal level to an acceptable level, and the capacitance and resistance provide an additional RF voltage offset.

Korzystnie, przynajmniej jeden przerzutnik jest przerzutnikiem typu D. Dzięki temu możliwa jest łatwa i oszczędna implementacja różnicowego przerzutnika.Preferably, at least one flip-flop is a D-type flip-flop. This allows for an easy and cost-effective implementation of a differential flip-flop.

Korzystnie, dzielnik pracuje zasadniczo na częstotliwości 13,56 MHz sygnału wejściowego. Dzięki temu możliwe jest zastosowanie układu do realizacji standardu NFC.Advantageously, the divider operates primarily at the 13.56 MHz input signal frequency. This allows the system to be used to implement the NFC standard.

Korzystnie, napięcie zasilania układu jest napięciem pochodzącym z harwestowania sygnału radiowego. Napięcie pochodzące z harwestowania sygnału radiowego zwykle jest napięciem dalekim do idealnego napięcia zasilania, gdyż jest zniekształcone sygnałem o częstotliwości fali nośnej, a jego zasadnicza amplituda może się zmieniać w zależności od odległości anteny od źródła, odbieranej modulacji oraz przeprowadzanej modulacji. W związku z tym układ musi być odporny na tego typu zakłócenia i zaburzenia.Preferably, the system's power supply voltage is the voltage derived from the radio signal harvesting. The voltage derived from the radio signal harvesting is usually far from the ideal supply voltage because it is distorted by the carrier frequency signal, and its fundamental amplitude can vary depending on the antenna's distance from the source, the received modulation, and the modulation being performed. Therefore, the system must be immune to such interference and disturbances.

Korzystnie, wyjścia ostatniego przerzutnika w szeregu dołączone są do wyjścia dzielnika poprzez układ desymetryzujący. Dzięki temu zapewniana jest wysoka obciążalność wyjścia dzielnika oraz odpowiednia szybkość narastania sygnału zegarowego w całym znaczniku NFC.Advantageously, the outputs of the last flip-flop in the series are connected to the divider output via a de-symmetrizing circuit. This ensures high load capacity of the divider output and an appropriate clock slew rate across the entire NFC tag.

Korzystnie, układ desymetryzujący posiada dwa tranzystory włączone szeregowo pomiędzy napięciem zasilania a masą w taki sposób, że pierwszy tranzystor ma dren dołączony do napięcia zasilania, bramkę dołączoną do wyjścia niezanegowanego przerzutnika, a źródło dołączone do drenu drugiego tranzystora, natomiast drugi tranzystor ma bramkę dołączoną do wyjścia zanegowanego przerzutnika, a źródło dołączone do masy. Zapewnia to jednakowe czasy narastania i opadania zboczy sygnału na wyjściu dzielnika przy zachowaniu minimalnych strat energetycznych.Preferably, the de-symmetrizing circuit has two transistors connected in series between the supply voltage and ground, such that the first transistor has its drain connected to the supply voltage, its gate connected to the output of the non-inverted flip-flop, and its source connected to the drain of the second transistor, while the second transistor has its gate connected to the output of the inverted flip-flop and its source connected to ground. This ensures identical rise and fall times of the signal edges at the divider output while maintaining minimal energy losses.

Korzystnie, przynajmniej jeden przerzutnik posiada wyprowadzony sygnał ustawiania stanu do zacisku zewnętrznego. Dzięki temu możliwe jest dopasowanie fazy taktowania sygnałem wyjściowym dzielnika dalszych układów znacznika.Preferably, at least one flip-flop has a state setting signal output to an external terminal. This allows the clock phase to be adjusted with the divider output signal of the subsequent marker circuits.

Korzystnie, przynajmniej jedna dioda została wykonana z tranzystora przez zwarcie jego bramki ze źródłem. Dzięki temu możliwe jest wykorzystanie wspólnego procesu technologicznego dla elementów aktywnych i pasywnych.Preferably, at least one diode is made from a transistor by shorting its gate to its source. This allows for the use of a common technological process for both active and passive components.

Korzystnie, dzielnik posiada szereg 4 przerzutników. Dzięki temu możliwe jest podzielenie częstotliwości fali nośnej przez 16, co jest podstawową częstotliwością pracy dla wielu podukładów znacznika NFC.Advantageously, the divider has a series of four flip-flops. This allows the carrier wave frequency to be divided by 16, which is the basic operating frequency for many NFC tag subsystems.

Korzystnie, wszystkie tranzystory w układzie są tranzystorami FET typu „n”. Zastosowanie jednego typu tranzystorów polowych FET z izolowaną bramką upraszcza proces technologiczny realizacji układu.Preferably, all transistors in the circuit are "n" type FETs. The use of a single type of FET with an insulated gate simplifies the technological process of implementing the circuit.

Korzystnie, wszystkie tranzystory w układzie są tranzystorami typu TFT. Zastosowanie tranzystorów cienkowarstwowych TFT pozwala na wykonanie taniego i/lub giętkiego układu scalonego.Preferably, all transistors in the circuit are TFTs. The use of TFTs allows for the construction of a low-cost and/or flexible integrated circuit.

Korzystnie, kanały tranzystorów wykonane są z amorficznego materiału półprzewodnikowego. Zastosowanie amorficznego materiału półprzewodnikowego zapewnia niski koszt wytwarzania tranzystorów (w relatywnie niskich temperaturach).Preferably, the transistor channels are made of an amorphous semiconductor material. The use of amorphous semiconductor material ensures low-cost transistor fabrication (at relatively low temperatures).

Korzystnie, tranzystory zawierają indowo-galowy tlenek cynku. Zastosowanie indowo-galowego tlenku cynku (IGZO) zapewnia relatywnie wysoki parametr mobilności nośników.Preferably, the transistors contain indium gallium zinc oxide. The use of indium gallium zinc oxide (IGZO) provides a relatively high carrier mobility parameter.

Przykład wykonania został uwidoczniony na rysunku, na którym fig. 1 przedstawia schemat ideowy dzielnika częstotliwości nośnej.An example of the implementation is shown in the drawing, where Fig. 1 shows a schematic diagram of the carrier frequency divider.

Dzielnik częstotliwości nośnej RFID w przykładzie wykonania przedstawionym na fig. 1 posiada cztery przerzutniki typu D: D1, D2, D3 i D4 o różnicowych wejściach i różnicowych wyjściach połączone w szereg tak, że wyjścia poprzedniego przerzutnika w szeregu D1, D2 i D3 dołączone są kolejno do wejść następnego przerzutnika w szeregu D2, D3 i D4. Pierwszy przerzutnik w szeregu D1 posiada dodatkowe wejście wstrzykiwania ładunku (CI - od ang. charge injection), a pozostałe trzy przerzutniki posiadają wyprowadzone sygnały ustawiania stanów (Set) do odpowiadających im zacisków zewnętrznych S2, S3, S4. Dzielnik posiada zacisk wejściowy RF dołączony jednocześnie do niezanegowanego wejścia pierwszego przerzutnika D1 oraz do zanegowanego wejścia pierwszego przerzutnika D1 poprzez układ odwracający fazę w postaci inwertera Ri i Ti. Zacisk wejściowy dzielnika RF dołączony jest do niezanegowanego wejścia pierwszego przerzutnika D1 poprzez kondensator sprzęgający C1. Niezanegowane wejście pierwszego przerzutnika D1 dołączone jest do masy układu gnd poprzez rezystor R1. Niezanegowane wejście pierwszego przerzutnika D1 dołączone jest do źródła napięcia zasilającego HRV przez dwie szeregowo połączone diody zrealizowane przy użyciu tranzystorów Td1a i Td1b, które mają zwarte swoje bramki ze źródłami. Niezanegowane wejście pierwszego przerzutnika D1 dołączone jest do masy układu gnd przez diodę w postaci tranzystora Td1c, który ma zwartą swoją bramkę ze źródłem. Dodatkowe wejście wstrzykiwania ładunków pierwszego przerzutnika D1 dołączone jest do zacisku wejściowego dzielnika RF przez kondensator sprzęgający C2 oraz do masy układu gnd przez rezystor R2. Wejście wstrzykiwania ładunków dołączone jest także do źródła napięcia zasilającego HRV przez dwie szeregowo połączone diody zrealizowane przy użyciu tranzystorów Td2a i Td2b, które mają zwarte swoje bramki ze źródłami oraz do masy układu gnd przez diodę w postaci tranzystora Td2c, który ma zwartą swoją bramkę ze źródłem. Wyjścia ostatniego przerzutnika D4 dołączone są do wyjścia dzielnika CLK przez układ desymetryzujący, który ma dwa tranzystory włączone szeregowo pomiędzy napięciem zasilania HRV a masą gnd. Pierwszy tranzystor Tb1 ma dren dołączony do napięcia zasilania HRV, bramkę dołączoną do wyjścia niezanegowanego przerzutnika D4, a źródło dołączone do drenu drugiego tranzystora Tb2. Drugi tranzystor Tb2 ma bramkę dołączoną do zanegowanego wyjścia przerzutnika D4, a źródło dołączone do masy gnd.The RFID carrier frequency divider in the embodiment shown in Fig. 1 has four D-type flip-flops: D1, D2, D3, and D4 with differential inputs and differential outputs connected in series so that the outputs of the previous flip-flop in series D1, D2, and D3 are connected sequentially to the inputs of the next flip-flop in series D2, D3, and D4. The first flip-flop in series D1 has an additional charge injection (CI) input, and the remaining three flip-flops have state setting signals (Set) output to their corresponding external terminals S2, S3, and S4. The divider has an RF input terminal connected simultaneously to the non-inverted input of the first flip-flop D1 and to the inverted input of the first flip-flop D1 via a phase-inverting circuit in the form of an inverter Ri and Ti. The RF divider input terminal is connected to the non-inverted input of the first flip-flop D1 via a coupling capacitor C1. The non-negated input of the first flip-flop D1 is connected to the circuit ground (GND) via resistor R1. The non-negated input of the first flip-flop D1 is connected to the HRV supply voltage source via two series-connected diodes implemented using transistors Td1a and Td1b, whose gates are shorted to their sources. The non-negated input of the first flip-flop D1 is connected to the circuit ground (GND) via a diode in the form of transistor Td1c, whose gate is shorted to its source. The additional charge injection input of the first flip-flop D1 is connected to the RF divider input terminal via coupling capacitor C2 and to the circuit ground (GND) via resistor R2. The charge injection input is also connected to the HRV supply voltage source via two series-connected diodes, implemented using transistors Td2a and Td2b, whose gates are shorted to their sources, and to ground (GND) via a diode in the form of transistor Td2c, whose gate is shorted to its source. The outputs of the last flip-flop, D4, are connected to the output of the CLK divider via a desymmetrizer, which has two transistors connected in series between the HRV supply voltage and ground (GND). The first transistor, Tb1, has its drain connected to the HRV supply voltage, its gate connected to the uninverted output of flip-flop D4, and its source connected to the drain of the second transistor, Tb2. The second transistor, Tb2, has its gate connected to the inverted output of flip-flop D4, and its source connected to ground (GND).

Dzielnik częstotliwości jest jednym z krytycznych układów znacznika RFID, zwłaszcza NFC Type-1, gdyż musi pracować na częstotliwości fali nośnej 13,56 MHz i zapewnia podstawę czasu dla wielu podsystemów znacznika - na przykład dla detektora symboli, gdzie potrzebny jest sygnał CLK o częstotliwości sygnału wejściowego RF podzielonego na 16. W celu zachowania zgodności z zaleceniami standardu NFC dotyczącymi czasu pomiędzy końcem ostat niej ramki polecenia czytnika a początkiem pierwszej ramki odpowiedzi znacznika, licznik jest wstępnie ładowany przy pierwszym impulsie stałą trzybitową wartością - trzema zerami. W ten sposób cały znacznik dostosowuje swoje taktowanie, aby spełnić ograniczenie czasu. Cyfrowe podukłady znacznika wykorzystują tylko dwie domeny zegarowe, których częstotliwości są odpowiednio dzielnikiem częstotliwości wejściowej na 16 i 64, z większością logiki w domenie tej drugiej, aby zaoszczędzić obszar i moc. Dzielnik częstotliwości jest zatem odpowiedzialny za taktowanie całego układu znacznika NFC. Główna trudność w jego konstrukcji wynika z podstawowych ograniczeń tranzystora IGZO, a mianowicie jego ruchliwości elektronów i częstotliwości granicznej. Aby uzyskać prądy drenów wystarczające do osiągnięcia częstotliwości nośnej, trzeba zastosować tranzystory o relatywnie dużym stosunku szerokości do długości W/L oraz rezystory drenowe o małej wartości. Jednak wzrost szerokości powoduje wzrost pojemności bramka-źródło tranzystorów, co z kolei jest proporcjonalne do wzrostu prądu drenu. Tranzystory o wyższym współczynniku W/L wraz z elementami pasożytniczymi zwiększają zatem dynamiczne rozpraszanie mocy układu, które z kolei powinno być jak najmniejsze. Z tego powodu dzielnik składa się z czterech jednobitowych stopni licznika, z różnymi rozmiarami tranzystorów i prądami roboczymi, wynikającymi z częstotliwości pracy każdego stopnia.The frequency divider is a critical component of an RFID tag, especially NFC Type-1, because it must operate at a carrier frequency of 13.56 MHz and provides the time base for many tag subsystems—for example, the symbol detector, which requires a CLK signal with the RF input frequency divided by 16. To comply with the NFC standard's recommendations for the time between the end of the last reader command frame and the beginning of the tag's first response frame, the counter is precharged on the first pulse with a fixed three-bit value—three zeros. This allows the entire tag to adjust its timing to meet the timing constraint. The tag's digital subsystems use only two clock domains, whose frequencies are a factor of 16 and 64 of the input frequency, respectively, with most of the logic in the latter domain to save area and power. The frequency divider is therefore responsible for timing the entire NFC tag chip. The main difficulty in its design stems from the fundamental limitations of the IGZO transistor: its electron mobility and cutoff frequency. To obtain drain currents sufficient to achieve the carrier frequency, transistors with a relatively large width-to-length ratio (W/L) and low-value drain resistors must be used. However, increasing the width increases the gate-to-source capacitance of the transistors, which in turn is proportional to the increase in drain current. Transistors with a higher W/L ratio, along with parasitic components, therefore increase the dynamic power dissipation of the circuit, which in turn must be as low as possible. For this reason, the divider consists of four single-bit counter stages, with different transistor sizes and operating currents, resulting from the operating frequency of each stage.

Każdy stopień dzielnika składa się z przerzutnika D z różnicową pętlą master-slave. Z tego także powodu pierwszy stopień, działający na częstotliwości wejściowej, wymaga dodatkowego inwertera zegarowego Ti i Ri sygnału nośnego, ponieważ sygnał z anteny jest asymetryczny. Aby zwiększyć maksymalne dodatnie napięcie sterujące sygnału RF przyłożonego do bramek tranzystorów pierwszego stopnia, przesunęliśmy poziom sygnału za pomocą diod NMOS Td1a, Td1b i Td1c i kondensatora sprzęgającego C1 z rezystorem R1 . Dzięki temu tranzystor inwertera zegarowego Ti wraz z tranzystorami przerzutnika pierwszego stopnia D1, na nieodwróconym wejściu zegarowym pierwszego stopnia, znacznie szybciej wchodzą w głęboką inwersję, umożliwiając pracę z częstotliwością nośną NFC przy relatywnie małej średniej mocy rozpraszanej. Ponadto każdy stopień dzielnika jest realizowany odpowiednio do jego potrzeb, to znaczy wykorzystuje różne rozmiary tranzystorów.Each divider stage consists of a D flip-flop with a differential master-slave loop. For this reason, the first stage, operating at the input frequency, requires an additional clock inverter Ti and carrier signal Ri, as the antenna signal is asymmetric. To increase the maximum positive control voltage of the RF signal applied to the gates of the first-stage transistors, we shifted the signal level using NMOS diodes Td1a, Td1b, and Td1c and a coupling capacitor C1 with resistor R1. This allows the clock inverter transistor Ti, along with the first-stage flip-flop transistors D1, to enter deep inversion much faster at the non-inverted clock input of the first stage, enabling operation at the NFC carrier frequency with relatively low average power dissipation. Furthermore, each divider stage is designed to suit its needs, using different transistor sizes.

Główne różnice między pierwszym stopniem dzielnika D1 a pozostałymi stopniami D2, D2 i D4 to dodatkowy mechanizm wstrzykiwania ładunku CI oraz topografia układu scalonego minimalizująca pojemności pasożytnicze. Pierwszy stopień D1 wykorzystuje górne warstwy metalizacji, aby zminimalizować pojemności pasożytnicze na skrzyżowaniach ścieżek metalizacji niższych warstw. Mechanizm wstrzykiwania ładunku CI wykorzystuje dodatkowe elementy C2 i R2 w celu zwiększenia szybkości narastania odwróconego sygnału wejściowego RF.The main differences between the first stage of the divider D1 and the remaining stages D2, D2, and D4 are the additional charge injection mechanism CI and the integrated circuit topography that minimizes parasitic capacitances. The first stage D1 uses upper metallization layers to minimize parasitic capacitances at the intersections of the lower metallization traces. The charge injection mechanism CI uses additional elements C2 and R2 to increase the slew rate of the inverted RF input signal.

Bramka tranzystora inwertera Ti i wejścia niezanegowanego pierwszego przerzutnika D1 (a zatem sterowanego w przerzutniku tranzystora) są sterowane bezpośrednio z anteny RF (z dodatkowym sprzężeniem przez C1), która dostarcza wyższe prądy odpowiedzialne za przepływ ładunku ich pojemności bramka-źródło, w przeciwieństwie do pojemności bramka-źródło tranzystora wejściowego przerzutnika na wejściu zanegowanym, który jest napędzany pośrednio przez inwerter Ri i Ti. Aby przyspieszyć przełączanie stopnia pierwszego D1, użyty został kondensator C2, który wprowadza dodatkowy ładunek do pojemności bramka-źródło odpowiednich tranzystorów w pierwszym stopniu podczas opadającego zbocza sygnału RF poprzez dodatkowe wejście CI.The gate of the inverter transistor Ti and the inputs of the non-inverted first flip-flop D1 (and therefore the transistor controlled in the flip-flop) are driven directly from the RF antenna (with additional coupling through C1), which supplies higher currents responsible for the charge flow of their gate-source capacitances, in contrast to the gate-source capacitance of the flip-flop input transistor at the inverted input, which is driven indirectly by the inverter Ri and Ti. To speed up the switching of the first stage D1, capacitor C2 is used, which introduces additional charge into the gate-source capacitance of the corresponding transistors in the first stage during the falling edge of the RF signal via the additional input CI.

Użycie diod w postaci tranzystorów Td1a, Td1b i Td1c oraz Td2a, Td2b i Td2c ogranicza maksymalną wartość szczytową sygnału RF i stwarza przesunięcie stałonapięciowe, które zmniejsza czasy włączenia tranzystorów znajdujących się na wejściach przerzutnika pierwszego stopnia D1. Natomiast zastosowanie dodatkowej pojemności C2, rekompensuje pojemnościowy charakter obciążenia drenu tranzystora znajdującego się na zanegowanym wejściu pierwszego przerzutnika, a tym samym przyspiesza proces jego przełączania.The use of diodes in the form of transistors Td1a, Td1b, and Td1c, as well as Td2a, Td2b, and Td2c, limits the maximum peak value of the RF signal and creates a constant voltage shift that reduces the turn-on times of the transistors located at the inputs of the first-stage flip-flop D1. The use of an additional capacitance C2 compensates for the capacitive nature of the drain load of the transistor located at the inverted input of the first flip-flop, thus accelerating its switching process.

Trzy końcowe stopnie dzielnika D2, D3 i D4 mają identyczną ogólną architekturę i pozwalają na wstępne ustawienie wartości logicznych dzielnika, przy użyciu zacisków S2, S3, S4, w celu dopasowania fazy taktowania sygnałem wyjściowym CLK dalszych układów. Jednak, aby zoptymalizować zużycie energii przez cały dzielnik, stosunek W/L tranzystorów i odpowiadających im rezystorów w drenach zmienia się wraz z numerem stopnia (i wynikającą z tego częstotliwością na jakiej dany stopień musi pracować). Wyjście dzielnika częstotliwości jest buforowane przez układ desymetryzujący Tb1 i Tb2 w celu zapewnienia wysokiej obciążalności wyjścia dzielnika oraz odpowiedniej szybkości narastania sygnału zegarowego w całym znaczniku NFC.The three final divider stages, D2, D3, and D4, have identical overall architecture and allow for presetting the divider's logic values, using terminals S2, S3, and S4, to adjust the CLK output clock phase of downstream devices. However, to optimize power consumption across the divider, the W/L ratio of the transistors and their corresponding drain resistors varies with the stage number (and therefore the operating frequency of the stage). The frequency divider output is buffered by the de-symmetrizers Tb1 and Tb2 to ensure high current handling at the divider output and an appropriate clock slew rate across the NFC tag.

Wynalazek pozwala na pozyskiwanie z sygnału radiowego sygnału zegarowego dla całego układu RFID i podukładów znacznika przy wykorzystaniu powolnych tranzystorów jednego typu - w szczególności procesu technologicznego wykorzystującego a-IGZO TFT. Przemysłowe zastosowanie wynalazku znajduje się w przemyśle i rynku produktów wymagających indywidualnych oznakowań elektronicznych.The invention allows for the acquisition of a clock signal from a radio frequency signal for the entire RFID system and tag subsystems using a single type of low-speed transistors—specifically, a technological process using a-IGZO TFTs. Industrial applications of the invention are found in the industry and market for products requiring individual electronic markings.

Claims

1. RFID carrier frequency divider having at least two flip-flops (D1, D2, D3, D4) with differential inputs and differential outputs connected in series so that the outputs of the previous flip-flop in series (D1, D2, D3) are connected sequentially to the inputs of the next flip-flop in series (D2, D3, D4), in which divider the input terminal (RF) is connected simultaneously to the non-negated input of the first flip-flop (D1) and through a phase inverting circuit (Ri, Ti) to the non-negated input of the first flip-flop (D1), and at least one output of the last flip-flop in series (D4) is connected to the output of the divider, characterized in that the input terminal of the divider (RF) is connected to the non-negated input of the first flip-flop (D1) via a coupling capacitor (C1), and that the non-negated input of the first flip-flop (D1) is connected to the ground of the system (gnd) via a resistor (R1), and that the non-negated input of the first flip-flop (D1) is connected to the supply voltage source (HRV) via at least one diode (Td1a, Td1b), and that the non-negated input of the first flip-flop (D1) is connected to the ground of the system (gnd) via at least one diode (Td1c).

2. RFID carrier frequency divider according to claim 1, characterized in that at least the first flip-flop (D1) has an additional charge injection input which is connected to the input terminal of the divider (RF) via a coupling capacitor (C2) and to the circuit ground (gnd) via a resistor (R2), and in that the charge injection input is connected to the supply voltage source (HRV) via at least one diode (Td2a, Td2b) and is connected to the circuit ground (gnd) via at least one diode (Td2c).

3. RFID carrier frequency divider according to claim 1 or 2, characterized in that at least one flip-flop is a D-type flip-flop.

4. RFID carrier frequency divider according to claim 1, 2 or 3, characterized in that it operates substantially at a frequency of 13.56 MHz of the input signal.

5. RFID carrier frequency divider according to any of claims 1 to 4, characterized in that the supply voltage of the system is a voltage derived from the harvesting of the radio signal.

6. RFID carrier frequency divider according to any of claims 1 to 5, characterized in that the outputs of the last flip-flop in the series (D4) are connected to the divider output (CLK) via a desymmetrizing circuit (Tb1, Tb2).

7. RFID carrier frequency divider according to claim 6, characterized in that the de-symmetrizing circuit has two transistors connected in series between the supply voltage and ground in such a way that the first transistor (Tb1) has a drain connected to the supply voltage (HRV), a gate connected to the output of the non-inverted flip-flop (D4), and a source connected to the drain of the second transistor (Tb2), while the second transistor (Tb2) has a gate connected to the output of the inverted flip-flop (D4), and a source connected to ground (gnd).

8. RFID carrier frequency divider according to any one of claims 1 to 7, characterized in that at least one flip-flop (D2, D3, D4) has a state setting signal output to an external terminal (S2, S3, S4).

9. RFID carrier frequency divider according to any of claims 1 to 8, characterized in that at least one diode is made of a transistor by shorting its gate with the source (Td1a, Td1b, Td1c, Td2a, Td2b, Td2c).

10. RFID carrier frequency divider according to any one of claims 1 to 9, characterized in that it has a series of 4 flip-flops.

11. RFID carrier frequency divider according to any one of claims 1 to 10, characterized in that all transistors in the circuit are "n" type FET transistors.

12. RFID carrier frequency divider according to any of claims 1 to 11, characterized in that all transistors in the circuit are TFT transistors.

13. RFID carrier frequency divider according to any one of claims 1 to 12, characterized in that the transistor channels are made of an amorphous semiconductor material.

14. An RFID carrier frequency divider according to any one of claims 1 to 13, characterized in that the transistors comprise indium gallium zinc oxide.