PL412575A1 - Method for asynchronous processing of digital data and the asynchronous digital system for the application of this method, preferably in the FPGA structure - Google Patents
Method for asynchronous processing of digital data and the asynchronous digital system for the application of this method, preferably in the FPGA structureInfo
- Publication number
- PL412575A1 PL412575A1 PL412575A PL41257515A PL412575A1 PL 412575 A1 PL412575 A1 PL 412575A1 PL 412575 A PL412575 A PL 412575A PL 41257515 A PL41257515 A PL 41257515A PL 412575 A1 PL412575 A1 PL 412575A1
- Authority
- PL
- Poland
- Prior art keywords
- data
- pipeline
- apr
- asynchronous
- module
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract 5
- MXBCYQUALCBQIJ-RYVPXURESA-N (8s,9s,10r,13s,14s,17r)-13-ethyl-17-ethynyl-11-methylidene-1,2,3,6,7,8,9,10,12,14,15,16-dodecahydrocyclopenta[a]phenanthren-17-ol;(8r,9s,13s,14s,17r)-17-ethynyl-13-methyl-7,8,9,11,12,14,15,16-octahydro-6h-cyclopenta[a]phenanthrene-3,17-diol Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1.C1CC[C@@H]2[C@H]3C(=C)C[C@](CC)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 MXBCYQUALCBQIJ-RYVPXURESA-N 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000002596 correlated effect Effects 0.000 abstract 1
- 230000001960 triggered effect Effects 0.000 abstract 1
Landscapes
- Logic Circuits (AREA)
- Multi Processors (AREA)
Abstract
W sposobie moduły potokowe (MP) łączy się w potoku między sobą co najmniej dwubitową magistralą sterującą (MS), przenoszącą sygnały żądania przekazania (Req) i potwierdzenia odbioru (Ack) danych dla co najmniej jednego układu kombinacyjnego (CL). Sygnał żądania przekazania (Req) przesyła się z poprzedniego do następnego modułu potokowego (MP), zaś sygnał potwierdzenia odbioru (Ack) z tego następnego do tego poprzedniego modułu potokowego (MP). Wewnętrzną magistralę wejściową (MI1, MI2) danych dla bieżącego układu kombinacyjnego (CL) łączy się z wyjściem równoległym (QO) danych poprzedniego modułu potokowego (MP). Wewnętrzną magistralę wyjściową (MO1, MO2) z danymi z bieżącego układu kombinacyjnego (CL1, CL2) łączy się z wejściem równoległym (DI) danych następnego modułu potokowego (MP). W pamięci wewnętrznej modułu potokowego (MP) zapisuje się stan jego wyjścia równoległego (QO) danych. Istotą sposobu jest to, że jako moduł potokowy (MP) stosuje się asynchroniczny rejestr potokowy APR, który wyzwala się różnicą danych na jego wejściu równoległym (DI) a zapamiętanym, w pamięci wewnętrznej tego rejestru potokowego APR, stanem jego wyjścia równoległego (QO) danych. Wyzwolenie bieżącego rejestru potokowego koreluje się z sygnałem żądania przekazania (Req) danych z poprzedniego rejestru potokowego APR lub z sygnałem potwierdzenia odbioru (Ack) danych z następnego rejestru potokowego APR. Przekazanie sygnału żądania przekazania (Req) wykonuje się poprzez co najmniej jeden zewnętrzny rejestr potokowy (A_APR1,..., A_APRi) o budowie podobnej jak rejestru potokowego (APR). W przypadku wielowejściowego układu kombinacyjnego (CL) stosuje się osobne wejściowe rejestry potokowe APR11, APR12 dla każdego z wejść układu kombinacyjnego (CL). Przedmiotem wynalazku jest także asynchroniczny układ cyfrowy do asynchronicznego przetwarzania danych cyfrowych sposobem według wynalazku. Wynalazek znajduje zastosowanie zwłaszcza przy projektowaniu układów FPGA.In the method, the pipelines (MP) are connected in a pipeline to each other by at least a two-bit control bus (MS) carrying the transfer request (Req) and acknowledgment (Ack) data signals for at least one combinational system (CL). The forward request signal (Req) is forwarded from the previous to the next pipeline module (MP), and the acknowledgment signal (Ack) from the next to the previous pipeline module (MP). The internal data bus (MI1, MI2) of data for the current combinatorial system (CL) is connected to the parallel output (QO) of the data of the previous pipeline module (MP). The internal output bus (MO1, MO2) with data from the current combinatorial system (CL1, CL2) is connected to the parallel (DI) input of the next pipe module (MP) data. The state of its parallel output (QO) data is saved in the internal memory of the pipeline module (MP). The essence of the method is that as a pipeline module (MP) an asynchronous APR pipeline register is used, which is triggered by the difference of data on its parallel input (DI) and the state of its parallel output (QO) stored in the internal memory of this APR pipeline register . Triggering the current pipeline is correlated with the request signal transfer (Req) data from the previous APR pipeline or the acknowledgment signal (Ack) of the data from the next APR pipeline. Transmission of the transfer request signal (Req) is performed through at least one external pipeline register (A_APR1, ..., A_APRi) with a structure similar to the pipeline register (APR). In the case of multi-input combination system (CL), separate input stream registers APR11, APR12 are used for each of the inputs of the combination system (CL). The invention also relates to an asynchronous digital system for asynchronous processing of digital data by the method of the invention. The invention finds application particularly in the design of FPGAs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL412575A PL227527B1 (en) | 2015-06-02 | 2015-06-02 | Method for asynchronous processing of digital data and the asynchronous digital system for the application of this method, preferably in the FPGA structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL412575A PL227527B1 (en) | 2015-06-02 | 2015-06-02 | Method for asynchronous processing of digital data and the asynchronous digital system for the application of this method, preferably in the FPGA structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL412575A1 true PL412575A1 (en) | 2016-12-05 |
| PL227527B1 PL227527B1 (en) | 2017-12-29 |
Family
ID=57405877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL412575A PL227527B1 (en) | 2015-06-02 | 2015-06-02 | Method for asynchronous processing of digital data and the asynchronous digital system for the application of this method, preferably in the FPGA structure |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL227527B1 (en) |
-
2015
- 2015-06-02 PL PL412575A patent/PL227527B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL227527B1 (en) | 2017-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Zhou et al. | Observer based output feedback control of linear systems with input and output delays | |
| Vreman | The projection method for the incompressible Navier–Stokes equations: the pressure near a no-slip wall | |
| WO2014146027A3 (en) | Data bus inversion memory circuitry, configuration and operation | |
| TW201614665A (en) | Display panel and bi-directional shift register circuit | |
| JP2017021749A5 (en) | ||
| GB2559691A (en) | Concurrent bulk processing of tree-based data structures | |
| BR112017007442A2 (en) | efficient interrupt routing for a multithreaded processor | |
| BR112018001208A2 (en) | mixed width simd operations having even and odd element operations using pair of records for wide data elements | |
| BR112015025636A2 (en) | systems and methods for processing incoming stream calendar applications | |
| EP3153997A3 (en) | Neural network unit with output buffer feedback and masking capability | |
| EP3583598A4 (en) | INPUT BUFFER CIRCUIT | |
| Liu | A doubly optimized solution of linear equations system expressed in an affine Krylov subspace | |
| HK1250817A1 (en) | Bioinformatics systems, apparatuses, and methods executed on an integrated circuit processing platform | |
| Guo et al. | Compatible Eulerian circuits in Eulerian (di) graphs with generalized transition systems | |
| US10579573B2 (en) | Method of implementing a network ASIC in a network device | |
| Nakano et al. | Design of a processor system for particle swarm optimizers | |
| US20150180478A1 (en) | Apparatus for simplification of input signal | |
| ES3064008T3 (en) | Satellite communication system | |
| FR3050295B1 (en) | DATA PROCESSING SYSTEM WITH ENERGY TRANSFER | |
| EA201401170A1 (en) | DEVICE FOR CALCULATION OF SHEFHERE SYMMETRIC BULLET FUNCTIONS OF FIVE VARIABLES | |
| Part | Applications to Specialized Design Scenarios | |
| UA125713U (en) | DEVICE FOR DETERMINATION OF SURPLUS a = A (modm) OF NATURAL NUMBER A BY A MODULAR MODULE m OF A SYSTEM OF REMAINING CLASSES | |
| UA106343C2 (en) | Device for tabular realization of arithmetical operations of residue class modulo mi multiplication and addition | |
| MY171066A (en) | Method and system for transferring data through two different clock domains | |
| UA107520U (en) | INFORMATION-DIAGNOSTIC SYSTEM |