PL412575A1 - Sposób asynchronicznego przetwarzania danych cyfrowych i asynchroniczny układ cyfrowy do stosowania tego sposobu, zbudowany zwłaszcza w strukturze FPGA - Google Patents
Sposób asynchronicznego przetwarzania danych cyfrowych i asynchroniczny układ cyfrowy do stosowania tego sposobu, zbudowany zwłaszcza w strukturze FPGAInfo
- Publication number
- PL412575A1 PL412575A1 PL412575A PL41257515A PL412575A1 PL 412575 A1 PL412575 A1 PL 412575A1 PL 412575 A PL412575 A PL 412575A PL 41257515 A PL41257515 A PL 41257515A PL 412575 A1 PL412575 A1 PL 412575A1
- Authority
- PL
- Poland
- Prior art keywords
- data
- pipeline
- apr
- asynchronous
- module
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract 5
- MXBCYQUALCBQIJ-RYVPXURESA-N (8s,9s,10r,13s,14s,17r)-13-ethyl-17-ethynyl-11-methylidene-1,2,3,6,7,8,9,10,12,14,15,16-dodecahydrocyclopenta[a]phenanthren-17-ol;(8r,9s,13s,14s,17r)-17-ethynyl-13-methyl-7,8,9,11,12,14,15,16-octahydro-6h-cyclopenta[a]phenanthrene-3,17-diol Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1.C1CC[C@@H]2[C@H]3C(=C)C[C@](CC)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 MXBCYQUALCBQIJ-RYVPXURESA-N 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000002596 correlated effect Effects 0.000 abstract 1
- 230000001960 triggered effect Effects 0.000 abstract 1
Landscapes
- Logic Circuits (AREA)
- Multi Processors (AREA)
Abstract
W sposobie moduły potokowe (MP) łączy się w potoku między sobą co najmniej dwubitową magistralą sterującą (MS), przenoszącą sygnały żądania przekazania (Req) i potwierdzenia odbioru (Ack) danych dla co najmniej jednego układu kombinacyjnego (CL). Sygnał żądania przekazania (Req) przesyła się z poprzedniego do następnego modułu potokowego (MP), zaś sygnał potwierdzenia odbioru (Ack) z tego następnego do tego poprzedniego modułu potokowego (MP). Wewnętrzną magistralę wejściową (MI1, MI2) danych dla bieżącego układu kombinacyjnego (CL) łączy się z wyjściem równoległym (QO) danych poprzedniego modułu potokowego (MP). Wewnętrzną magistralę wyjściową (MO1, MO2) z danymi z bieżącego układu kombinacyjnego (CL1, CL2) łączy się z wejściem równoległym (DI) danych następnego modułu potokowego (MP). W pamięci wewnętrznej modułu potokowego (MP) zapisuje się stan jego wyjścia równoległego (QO) danych. Istotą sposobu jest to, że jako moduł potokowy (MP) stosuje się asynchroniczny rejestr potokowy APR, który wyzwala się różnicą danych na jego wejściu równoległym (DI) a zapamiętanym, w pamięci wewnętrznej tego rejestru potokowego APR, stanem jego wyjścia równoległego (QO) danych. Wyzwolenie bieżącego rejestru potokowego koreluje się z sygnałem żądania przekazania (Req) danych z poprzedniego rejestru potokowego APR lub z sygnałem potwierdzenia odbioru (Ack) danych z następnego rejestru potokowego APR. Przekazanie sygnału żądania przekazania (Req) wykonuje się poprzez co najmniej jeden zewnętrzny rejestr potokowy (A_APR1,..., A_APRi) o budowie podobnej jak rejestru potokowego (APR). W przypadku wielowejściowego układu kombinacyjnego (CL) stosuje się osobne wejściowe rejestry potokowe APR11, APR12 dla każdego z wejść układu kombinacyjnego (CL). Przedmiotem wynalazku jest także asynchroniczny układ cyfrowy do asynchronicznego przetwarzania danych cyfrowych sposobem według wynalazku. Wynalazek znajduje zastosowanie zwłaszcza przy projektowaniu układów FPGA.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL412575A PL227527B1 (pl) | 2015-06-02 | 2015-06-02 | Sposób asynchronicznego przetwarzania danych cyfrowych i asynchroniczny układ cyfrowy do stosowania tego sposobu, zbudowany zwłaszcza w strukturze FPGA |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL412575A PL227527B1 (pl) | 2015-06-02 | 2015-06-02 | Sposób asynchronicznego przetwarzania danych cyfrowych i asynchroniczny układ cyfrowy do stosowania tego sposobu, zbudowany zwłaszcza w strukturze FPGA |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL412575A1 true PL412575A1 (pl) | 2016-12-05 |
| PL227527B1 PL227527B1 (pl) | 2017-12-29 |
Family
ID=57405877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL412575A PL227527B1 (pl) | 2015-06-02 | 2015-06-02 | Sposób asynchronicznego przetwarzania danych cyfrowych i asynchroniczny układ cyfrowy do stosowania tego sposobu, zbudowany zwłaszcza w strukturze FPGA |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL227527B1 (pl) |
-
2015
- 2015-06-02 PL PL412575A patent/PL227527B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL227527B1 (pl) | 2017-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Zhou et al. | Observer based output feedback control of linear systems with input and output delays | |
| Vreman | The projection method for the incompressible Navier–Stokes equations: the pressure near a no-slip wall | |
| WO2014146027A3 (en) | Data bus inversion memory circuitry, configuration and operation | |
| TW201614665A (en) | Display panel and bi-directional shift register circuit | |
| JP2017021749A5 (pl) | ||
| GB2559691A (en) | Concurrent bulk processing of tree-based data structures | |
| BR112017007442A2 (pt) | roteamento de interrupção eficiente para um processador de várias threads | |
| BR112018001208A2 (pt) | operações simd de largura misturada tendo operações de elemento par e elemento ímpar usando par de registros para elementos de dados largos | |
| BR112015025636A2 (pt) | sistemas e métodos de processamento de fluxos de entrada aplicações de calendário | |
| EP3153997A3 (en) | Neural network unit with output buffer feedback and masking capability | |
| EP3583598A4 (en) | INPUT BUFFER CIRCUIT | |
| Liu | A doubly optimized solution of linear equations system expressed in an affine Krylov subspace | |
| HK1250817A1 (zh) | 在集成电路处理平台上执行的生物信息学系统、设备和方法 | |
| Guo et al. | Compatible Eulerian circuits in Eulerian (di) graphs with generalized transition systems | |
| US10579573B2 (en) | Method of implementing a network ASIC in a network device | |
| Nakano et al. | Design of a processor system for particle swarm optimizers | |
| US20150180478A1 (en) | Apparatus for simplification of input signal | |
| ES3064008T3 (en) | Satellite communication system | |
| FR3050295B1 (fr) | Systeme de traitement de donnees avec transfert d’energie | |
| EA201401170A1 (ru) | Устройство для вычисления шефферовских симметрических булевых функций пяти переменных | |
| Part | Applications to Specialized Design Scenarios | |
| UA125713U (uk) | ПРИСТРІЙ ДЛЯ ВИЗНАЧЕННЯ ЛИШКІВ a=A(modm) НАТУРАЛЬНОГО ЧИСЛА А ЗА ДОВІЛЬНИМ МОДУЛЕМ m СИСТЕМИ ЗАЛИШКОВИХ КЛАСІВ | |
| UA106343C2 (ru) | УСТРОЙСТВО ДЛЯ ТАБЛИЧНОЙ РЕАЛИЗАЦИИ АРИФМЕТИЧЕСКИХ ОПЕРАЦИЙ УМНОЖЕНИЯ И СЛОЖЕНИЯ ЧИСЕЛ ПО МОДУЛЮ mi КЛАССА ОСТАТКОВ | |
| MY171066A (en) | Method and system for transferring data through two different clock domains | |
| UA107520U (uk) | Інформаційно-діагностична система |