RU1805503C - Запоминающее устройство с автономным контролем - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности, к запо- минающим устройствам. Целью изобретени   вл етс  повышение надежности устройства. Запоминающее устройство с автономным контролем содержит адресный накопитель, входной регистр, блоки кодировани  и коррекции, первый и второй выходные регистры, первый и второй ассоциативные накопители, блок анализа, с первого по третий коммутаторы, блок сравнени , формирователь адресных сигналов , сумматоры по модулю два, группу элементов ИЛИ и блок управлени . В устройстве может выполн тьс  три типа операции: считывание, запись, контроль. При считывании данных во втором ассоциативном накопителе фиксируютс  адреса  чеек, из которых считано слово с ошибкой. При контроле осуществл етс  селекци  сбоев и отказов, определение типа отказа разр да  чейки и согласование типа отказа со значением записываемого символа. 3 ил. 2 табл. ел С

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании запоминающих устройств на базе интегральных запоминающих устройств.

, Цель изобретени  - повышение надежности устройства за счет эффективного использовани  емкости ассоциативного накопител .

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - один из вариантов блока управлени ; на фиг. 3 - один из вариантов второго ассоциативного накопител .

Устройство содержит накопитель 1, к адресным 2 входам которого подключены выходы формировател  3 адресных сигналов , к информационным 4 входам накопител  1 подключены выходы входного 5 регистра, имеющего дополнительный 6 разр д , первые 7 входы входного регистра 5 подключены к выходам первого 8 коммутатора и входам блока 9 кодировани , выходы которого подключены ко вторым 10 входам входного регистра, первые входы первого 8 регистра  вл ютс  информационными 11 входами устройства. Входы формировател  3 адресных сигналов подключены к выходам второго 12 коммутатора, первые входы которого  вл ютс  адресными 13 входами устройства .

Устройство содержит также первый 14 и второй 15 выходные регистры, блок 16 коррекции , сумматоры 17 по модулю два, блок 18 управлени , первый 19 ассоциативный накопитель, имеющий аргументную 20 часть дл  хранени  адресов отказавших  чеек накопител  1, признаковую часть 21 дл  хранени  номера неработоспособного разр да и функциональную 22 часть дл  хранени  типа отказа неработоспособного разр да, второй 23 ассоциативный накопитель, име00

о ел ел о

Сл

ющий аргументную 24 часть со схемой сравнени  и управл ющую 25 часть, третий 26 коммутатор, блок 27 сравнени , блок 28 анализа , содержащий элементы 29 И и элементы 30 ИЛИ, и группу 31 элементов ИЛИ. Второй выходной 15 регистр имеет дополнительный 32 разр д, выходы информационных 33 разр дов регистре 15 подключены к первым входам блока 16 коррекции, вторым входам сумматоров 17 по модулю два и вторым входам блока 28 анализа; выходы контрольных 34 разр дов подключены ко вторым входам блока 16 коррекции. Первые 35 выходов блока 16 коррекции подключены к первым входам сумматоров 17, первым входам блока 28 анализа и входам группы 31 элементов ИЛИ, вторые 36 выходы блока 16 коррекции подключены к входам признаковой 21 части первого 19 ассоциативного накопител , входы функциональной части подключены к выходу блока 28 анализа, входы аргументной 20 части подключены к выходам формировател  3 и входам аргументной 24 части второго 23 ассоциативного накопител , адресные 37 выходы которого подключены ко вторым 38 входам второго 12 коммутатора. Выходы первого 14 выходного регистра подключены ко вторым входам 39 первого 8 коммутатора и  вл ютс  информационными выходами 40 устройства .

Первый 41 вход 18 управлени  подключен к управл ющему выходу первого 19 ассоциативного накопител , второй 42 и третий 43 входы блока 18 управлени  подключены к управл ющим выходам второго 23 ассоциативного накопител , четвертый 44 вход подключен к выходу блока 27 срав- нител , п тый 45 вход подключен к выходу группы 31 элементов ИЛИ, шестой 46 вход подключен к выходу дополнительного 32 разр да регистра 15. Седьмой 47, восьмой 48 и дев тый 49 входы блока управлени   вл ютс  управл ющими входами устройства , первый 50 выход блока 18  вл етс  управл ющим выходом устройства, вторые 51 выходы подключены куправл ющим входам блоков коммутаторов, регистров и накопителей устройства.

Первый 19 ассоциативный накопитель предназначен дл  хранени  адресов  чеек накопител  1 с отказавшими разр дами, номеров отказавшихс  разр дов и типа отказов ,

Второй 23 ассоциативный накопитель предназначен дл  хранени  адресов  чеек накопител  1, с которых считаны кодовые слова с первыми ошибками, вызванные сбоем или отказом. Хранение этих адресов  чеек накопител  1 осуществл етс  в аргументной части 24.

Блок 18 управлени  содержит 14-разр дный регистр 52 сдвига, генератор 53 тактовых импульсов, входные элементы И 54 ... 61, входные элементы ИЛИ 62 ... 65, выходные элементы 66 И, выходные элементы 67 И-ИЛИ, элементы 68 НЕ. На входы 47 ... 49 блока 18 управлени ,  вл ющиес  управл ющими входами устройства, поступают потенциальные сигналы, задающие режим работы устройства. Сигнал на входе 47 задает режим записи, на входе 48 - режим . чтени , на входе 49 - режим контрол . При

5 поступлении на входы 47 .. 49 одного из указанных сигналов, запускаетс  генератор 53 тактовых импульсов, формирующий сигналы сдвига регистра 52. На входы 41 ... 46 блока 18 поступают сигналы, уведомл ю0 щие о результатах работы устройства. Услови  по влени  данных сигналов перечислены в табл. 1.

В табл.2 приведено назначение выходных сигналов блока 18.

5На фиг. 3 представлен возможный вариант технической реализации второго ассоциативного накопител  23, содержащего аргументную часть 24 со схемой сравнени  и управл ющую часть 25 (см. фиг. 1). Аргу0 ментна  часть 24 состоит из накопител  69 дл  хранени  N х п адресов накопител  1, накопител  70 дл  хранени  битов зан тости  чеек накопител  69 и блока сравнени  71, содержащего схемы поразр дного срав5 нени  и регистр индикации результата срав- нени . Техническа  реализаци  и функционирование схемы сравнени  приведены в литературе (3). Управл юща  часть 25 содержит регистр 72 ассоциативного

0 признака, входной 73 и выходной 74 регистры , первый 75, второй 76, третий 77 и четвертый 78 элементы ИЛИ, первый 79 и второй 80 элементы И, элемент НЕ 81 и формирователь 82 адреса первой зан той

5 или первой свободной  чейки.

Функционирование второго ассоциативного накопител  23 осуществл етс  по выходным сигналам блока 18 управлени . При считывании (при поступлении сиг0 нала Y15) с выхода блока 3 через регистр 72 в схему сравнени  71 поступает ассоциативный признак - n-разр дный адрес  чейки накопител  1. При совпадении этого адреса с разр дным адресом, хран щимс  в нако5 пителе 69, установитс  в единичное состо ние соответствующий разр д регистра индикации блока 71 (см. лит. (3)). По этому разр ду на выход 37 ассоциативного накопител  23 поступит n-разр дный адрес, считанный с накопител  69. При несовпадении

адресов по сигналу записи У 16 через регистр 73 в накопитель 69, в первую свободную  чейку, запишетс  поступивший с выхода блока 3 n-разр дный адрес. Формирователь 82 выдастадрес первой свободной  чейки и разрешит выдачу информации на запись с регистра 73.

В режиме Контроль при выполнении запросов на зан тость  чеек второго ассоциативного накопител  (сигналу Y18) провер етс  содержимое битов зан тости. Если все биты зан тости наход тс  в нулевом состо нии, т. е.все  чейки накопител  69 свободны, то формируетс  нулевой сигнала Хз (второй 23 ассоциативный накопитель пуст). Если хот  бы один бит зан тости находитс  в единичном состо нии, то в формирователе 82 адреса формируетс  адрес первой зан той  чейки накопител  69, с которой производитс  считывание. Формирование адреса осуществл етс  на принципе сдвига информации, поступавшей на вход формировател  82 адреса, с одновременным подсчетом числа сдвигов. Считанное содержимое первой зан той  чейки через регистр 74 поступит на выход 37 ассоциативного накопител  23.

Логическа  схема алгоритма работы устройства имеет вид:

1) ЗП Y1 Y2 Y3 Х1Y4 Y5 Y4 Х4 (Y7 Y6) Y8 YO;

2)СЧ Y1 Y9 Y10X6(Y11 Y12 Y13)Y14X 5(Y3X1 Y15X2 Y16)Y17 YO;

3) YO KHTP Y18X3 Y19 Y9 Y10 (Y12 Y13) X5Y14(Y20Y17)Y21 Y3 Y4 Y5 X4 Y6 Y8 YO.

Устройство работает следующим образом .

В исходном состо нии регистры 5, 15, 14 обнулены, нулевой разр д регистра 52 сдвига установлен в единицу, разр ды 1 .. 13 регистра 52 установлены в нулевое состо ние . В режиме записи на вход 47 устройства поступает единичный потенциальный сигнал, который через элемент 65 ИЛИ (фиг. 2) запускает генератор 53 тактовых импульсов , обеспечивающий путем сдвига единицы в регистре 52 формирование управл ющих сигналов Yi (где i 0,1 ... 21).

На адресный 13 вход устройства (фиг. 1) поступает адрес обращени , который по сигналу Y1 блока 18 управлени  через второй 12 коммутатор поступает на формирователь 3 адресных сигналов.

Записываемое кодовое слово, содержащее k-разр дов, поступает на информационный вход и по сигналу Y2 через первый 8 коммутатор на входной 5 регистр и блок 9 кодировани , Сформированные в блоке 9 r-контрольных разр дов в соответствии с используемым корректирующим кодом, например кодом Хэмминга, также поступают на входной регистр 5. Таким образом, на входном 5 регистре хранитс  k-информаци- онных и r-контрольных разр дов (k + r n), a

также нулевое значение в дополнительном разр де 6 регистра 5.

По сигналу Y3 адрес обращени  с формировател  3 поступает на первый 19 ассоциативный накопитель, в котором

0 осуществл етс  ассоциативный поиск.

Если в аргументной 20 части накопител  19 содержитс  адрес, совпадающий с адресом обращени , то на управл ющем выходе накопител  19 формируетс  единичный сиг5 нал (Х1 1), который поступает на первый 41 вход блока 18 управлени  и через элемент 68 НЕ закрывает по одному из входов элемента И 60. Это обеспечивает формирова0 ние на выходах 51 блока 18 управл ющих сигналов Y4 и Y5. По сигналу Y4 кодовое слово (k-разр дов) с пр мых выходов входного 5 регистра поступает на вторые входы третьего 26 коммутатора. Коммутатор 26 вы5 дел ет из одного слова соответствующий разр д, номер которого указан в признаковой части 21 накопител  19, и передает на вход блока 27 сравнени . Блок 27 осуществл ет сравнение значени  разр дов с со0 держимым функциональной части (по сигналу Y5). Результат сравнени  Х4 поступает на четвертый 44 вход блока 18 управлени  и обеспечивает формирование либо сигнала Y6, либо Y7. Если сравнение про5 изошло (Х4 И), т. е. тип отказа в  чейке накопител  1 согласован со значением разр да кодового слова, то слово (п +1 разр дов ) записываетс  в накопитель 1 в пр мом коде с входного 5 регистра (управл ющие сигналы Y7 и Y8). Если же совпадение не

0 произошло (Х4 0), т. е. тип отказа не согласован со значением разр да кодового слова, то в накопитель 1 записываетс  кодовое слово в обратном коде (управл ющие сигналы Y6n Y8), при этом в(п + 1)-й дополнитель5 ный разр д данной  чейки записываетс  единичное значение. Единичное значение (п + 1)-го дополнительного разр да указывает на то, что в данную  чейку накопител  1 кодовое слово записано в обратном коде.

0 Если же ни в одной  чейке первого ассоциативного накопител  19 адреса, совпадающего с адресом обращени , нет, т. е. Х1 0, то кодовое слово записываетс  в накопитель 1 в пр мом коде. (Оповещающий сиг5 нал Х1 0 поступает на первый 41 вход блока 18 управлени  и через элемент 68-НЕ открывает по одному из входов элемент 60 И. На второй вход элемента 60 И поступает единичный сигнал со входа 47, на третий - единичный сигнал с выхода О 3 регистра 52

сдвига, что обеспечит установку в нуль третьего разр да регистра 52 и установку в единицу шестого разр да. Таким образом, сигналы Y4, Y5, Y6 не формируютс , а вырабатываютс  только сигналы Y7 и Y8,

После записи кодового слова в накопитель 1 в блоке 18 управлени  (фиг. 2)единич- ный сигнал с выхода 0 8 регистра 52 через элемент 55 И устанавливает в ноль восьмой разр д и в единицу - нулевой разр д, с выхода которого на выход 50 устройства выдаетс  сигнал готовности устройства к выполнению очередной команды.

В режиме считывани  единичный потенциальный сигнал поступает на вход 48 устройства, который аналогично, как и в режиме записи, запускает блок 18 управлени . Адрес обращени  со входа,13 по сигналу Y1 через второй 12 коммутатор и формирователь 3 поступает на адресные 2 входы накопител  1. Накопитель 1 запускаетс  (по сигналу Y9) на считывание кодового слова, которое принимаетс  (по сигналу Y10) на второй 15 выходной регистр. В зависимости от значени  (п + 1)-го дополнительного 32 разр да регистра 15 с регистра 15 выдаетс  пр мой (Х6 - 0, вырабатываетс  сигнал Y11) или обратный (Х6 1, вырабатываетс  сигнал Y12) код слова. Информационные 33 разр ды регистра 15 поступают на первые входы блока 16 коррекции и вторые входы сумматоров 17 по модулю два, Контрольные 34 разр ды регистра 15 поступают на вторые входы блока 16 коррекции.

В случае отсутстви  ошибок в считанном слове на первых 35 выходах блока коррекции по вл ютс  нулевые сигналы, кодовое слово через сумматоры 17 передаютс  без изменений и принимаетс  на первый 14 выходной регистр (по сигналу Y14). При этом на выходе группы 31 элементов ИЛИ нулевой сигнал (Х5 0). По сигналу Y17 кодовое слово с регистра 14 выдаетс  на выход 40 устройства.

При обнаружении ошибки n-го разр да блоком 16 коррекции на n-м его выходе 35 по витс  единичный сигнал, поступающий на первый вход одного из сумматоров 17, где происходит исправление ошибки, п-го разр да слова и передача его на первый выходной регистр (сигнал Y 14). Кроме того, на выходе элементов 31 ИЛИ формируетс  сигнал Х5 1, который поступает на п тый вход 45 блока 18 и обеспечивает выработку управл ющих сигналов Y3 и Y15. Данные сигналы запускают по чтению первый 19 и второй 23 ассоциативные накопители. В случае отсутстви  в аргументных част х 20

и 24 адреса, совпадающего с адресом обращени  (Х1 О, Х2 0), адрес с формировате,- л  3 записываетс  в свободную  чейку накопител  23, (по сигналу Y16). Затем содержимое регистра 14 выдаетс  на выход 40 устройства (сигнал Y17), а блок 18 управлени  устанавливаетс  в исходное состо ние с выдачей на выход 50 устройства сигнала готовности (YO). Таким образом, при обнаружении первой ошибки в считанном слове  чейка накопител  1 фиксируетс  во втором 23 ассоциативном накопителе.

После выдачи на выход 40 устройства считанного слова блок 18 управлени  устанавливаетс  в исходное состо ние, выдаетс  сигнал YO готовности устройства к выполнению очередной команды.

В паузах между обращением по записи и считыванию к устройству выполн етс 

операци  Контроль. В этом режиме на вход 49 устройства поступает единичный потенциальный сигнал, запускающий блок 18 управлени . По сигналу Y18 происходит обращение к  чейкам второго 23 ассоциативного накопител . Если все  чейки накопител  свободны, то по оповещаемому сигналу ХЗ 0 устройство устанавливаетс  в исходное состо ние. В противном случае происходит считывание содержимого аргументной 24 части первой зан той  чейки накопител  23 и передача его через второй 12 коммутатор по сигналу Y19 в формирователь 3- При этом данна   чейка накопител  23 становитс  незан той (обнул етс  бит зан тости ). Затем происходит обращение к накопителю 1 по считыванию (Y9) и кодовое слово принимаетс  на второй 15 выходной регистр (Y10), откуда пр мой код его поступает на входы блока 16 коррекции и на второй вход сумматоров 17 по модулю два. Если.на одном из выходов 35 блока 16 по витс  единичный сигнал (Х5 1), то происходит обращение к первому 19 ассоциативному накопителю по записи

(Y20). В аргументную часть 20 заноситс  адрес с формировател  3, в признаковую часть 21 заноситс  номер отказавшего разр да с выходов 36 блока 16, а в функциональную 22 часть заноситс  тип отказов (0 или 1) с

блока анализа типа отказа. Исправленное кодовое слово принимаетс  на регистр 14 (Y14). Далее кодовое слово через входы 39 первого 8 коммутатора поступает на входы входного 5 регистра и блока 9 кодировани 

и записываетс  в накопитель 1 описанным способом. При этом осуществл етс  согласование значени  записываемого символа с типом отказа неработоспособного разр да,

т. е. кодовое слово будет записано в обратном коде.

Если же ни на одном из входов блока 16 коррекции единица не по вилась (Х5 0), то устройство устанавливаетс  в исходное состо ние . При отсутствии обращений по записи и считыванию осуществл етс  контроль очередной  чейки, адрес которой записан во второй 23 ассоциативный накопитель ,

Таким образом, в режиме контроль осуществл етс  селекци  сбоев и отказов  чеек накопител  1 и согласование типа отказов неработоспособных разр дов со значением записываемых символов. Это позвол ет, например , при использовании корректирующего кода с исправлением одиночных ошибок исправл ть две ошибки в каждом слове: одну ошибку, вызванную отказом разр да, путем согласовани , а вторую ошибку, вызванную сбоем или отказом другого разр да, с помощью корректирующего кода, т. е. повысить надежность устройства.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с автономным контролем, содержащее адресный накопитель , первый ассоциативный накопитель, формирователь адресных сигналов , входной регистр, блок кодировани , блок коррекции, сумматоры по модулю два, первый выходной регистр, первый и второй коммутаторы и группу элементов ИЛИ, причем выходы формировател  адресных сигналов соединены с адресными входами адресного накопител , информационные входы которого соединены с выходами входного регистра, информационные входы первой группы входного регистра подключены к выходам блока кодировани , информационными выходами устройства  вл ютс  выходы первого выходного регистра , информационные входы которого соединены с выходами сумматоров по модулю два, первые входы которых соединены с соответствующими выходами первой группы блока коррекции, выходы второй группы которого подключены к соответствующим информационным входам первого ассоциативного накопител , управл ющий выход которого подключен к первому входу блока управлени , выходы которого подключены к соответствующим управл ющим входам входного и первого выходного регистров , блока коррекции первого ассоциативного накопител , отличающеес  тем, что, с целью повышени  надежности устройства, в него введены второй ассоциативный накопитель, второй выходной регистр ,третий коммутатор, блок управлени ,

   блок анализа и блок сравнени , причем информационными входами устройства  вл ютс  входы первой группы первого коммутатора, входы второй группы которого

   подключены к выходам первого выходного регистра, выходы первого коммутатора подключены к соответствующим входам блока кодировани  и информационным входам второй группы входного регистра, входы

   формировател  адресных сигналов подключены к соответствующим выходам второго коммутатора, входы первой группы которого  вл ютс  адресными входами устройства , входы второй группы второго

   коммутатора подключены к соответствующим адресным выходам второго ассоциативного накопител , адресные входы которого и адресные входы первого ассоциативного накопител  объединены и подключены к соответствующим выходам формировател  адресных сигналов, выход блока анализа подключен к информационному входу первого ассоциативного накопител , информационные выходы группы

   которого подключены к соответствующим входам первой группы третьего коммутатора , входы второй группы которого подключены к пр мым выходам входного регистра, выход третьего коммутатора подключей к первому входу блока сравнени , второй вход которого соединен с информационным выходом первого ассо.циативного накопител , первый и второй управл ющие выходы второго ассоциативного накопител 

   подключены к второму и третьему входам блока управлени , четвертый вход которого соединен с выходом блока сравнени , п тый вход блока управлени  соединен с выходом группы элементов ИЛИ, входы

   которой и . входы первой группы блока анализа объединены и подключены к соответствующим выходам первой группы блока коррекции, входы, первой группы которого, входы второй группы блока анализа и вторые входы соответствующих сумматоров по модулю два объединены и подключены к соответствующим выходам первой группы второго выходного регистра, выходы второй группы которого подключены к входам второй группы блока коррекции, выход второго выходного регистра подключен к шестому входу блока управлени , седьмой, восьмой и дев тый входы которого  вл ютс  управл ющими входами устройства, информационные входы второго выходного регистра соединены с соответствующими выходами адресного накопител , выходы блока управлени  подключены к соответствующим управл ющим входамвгорого ассоциативного накопител , первого, второго и третьего коммутаторов, второго выходного регистра и блока сравнени , управл ющие входы адресного накопител  соединены с выходами блока управлени , первый выход которого  вл етс  управл ющим выходом устройства .

   Номер входа блока 18

   Условное обозначение сигнала

   41

   42

   43

   44

   45

   46

   ного 13 входа через второй 12 коммутатор на формирователь 3

   Передача кодового слова с информационного 11 входа через первый 8 коммутатор на входной 5 регистр блок 9

   Запрос к первому 19 ассоциативному накопителю по считыванию

   Управление работой третьего 26 коммутатора, передающего символ кодового слова входного 5 регистра , указываемого содержимым признаковой 21 части некопител  19

   Управление работой (5лок& 27 сравнени 

   Выдача обратного кода содержимого входного 5 регистра на входы накопител  1

   Выдача пр мого кода содержимого входного 5 регистра на входы Ь накопител  1

   Таблица

   Услови  формировани  сигнала

   Наличие адреса обращени 

   в аргументной части 20 первого 19 ассоциативного

   накопител 

   Наличие адреса обращени  в аргументной части 24 второго 23 ассоциативного накопител  Второй 23 ассоциативный

   накопитель пуст Совпадение значени  разр дов записываемого слова

   с типом отказа Наличие ошибки в считанном слове

   Считанное кодовое слово

   из накопител  в обратном

   коде

   Таблица2

   Y2 3H-Q2

   Y3 3n-Q3-C4-Q6V YKHTP-Q9

   Y1 Sn-Q tVKHTP Q 10

   Y5 3n Q5VKHTp.Q11

   Y6 3n-Q6 X2VKHTP-Ql2

   Y7 ЗП р6 Х2

   му накопителю на зан тость  чеек

   Y19 Пересылка адреса обращени  с второго ассоциативного накопител  через коммутатор 12 на формирователь 3

   Y20 Запрос к первому 19 ассоциативному накопителю по записи

   Y21 Пересылка кодового слова с выходного И регистра через коммутатор 8 на регистр 5 и блок 9

   Продолжение табл.2

   Y19 KHTP-Q2

   Y20 KHTP-Q7 Y21 KHTP-Q8.

   фиг.4

   Фиг. 2

   ьых.ел.З

   Фиг.5