JPS61182151A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61182151A JPS61182151A JP60023182A JP2318285A JPS61182151A JP S61182151 A JPS61182151 A JP S61182151A JP 60023182 A JP60023182 A JP 60023182A JP 2318285 A JP2318285 A JP 2318285A JP S61182151 A JPS61182151 A JP S61182151A
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- JP
- Japan
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- data
- check bit
- circuit
- bit
- write
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誤り検出・訂正（以下ｒＥｃｃｊという）機
能を備えた半導体記憶装置に関するものである。
能を備えた半導体記憶装置に関するものである。
近来、半導体記憶装置の高集積化に伴い、α粒子の入射
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ＥＣＣ機能を同一
半導体基板上に備えたオンチップＥＣＣが行なわれてい
る。
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ＥＣＣ機能を同一
半導体基板上に備えたオンチップＥＣＣが行なわれてい
る。
第４図に従来のオンチップＥＣＣ半導体記憶装置の回路
例を示す。第４図において、１はデータ・ビン）ａが入
力される入力端子、２はデータ・ビットａからライト・
チェック・ビットｂを発生するライト・チェック・ビッ
ト発生回路、３はデ−タ・ビットａとライト・チェック
・ビットｂとを人力して記憶し、必要に応じて出力する
メモリセル・アレイ、３ａはデータ・ビットａを入力し
新たなデータ・ビットＣを出力するデータ・ビット・ア
レイ、３ｂはライト・チェック・ビットｂを入力し新た
なライト・チェック・ビットｄを出力するチェック・ビ
ット・アレイ、４はデータ・ビットＣを入力し新たなチ
ェック・ビットｅを出力するリード・チェック・ビット
発生回路、５は排他的論理和の機能を有しシンドローム
ｆを出力するシンドローム発生回路、６はシンドローム
ｆをデコードしシンドロームデコードデータｇを出力す
るシンドロームデコーダ、７はシンドロームデコードデ
ータｇによりデータ・ビットＣおよびライト・チェック
・ビットｄを訂正し訂正データｈおよび外部出力用デー
タｉを出力するデータ訂正回路、８は外部へ出力する外
部出力データｊを選択するアドレスデコーダ、９は外部
出力データＪを出力するための出力端子である。
例を示す。第４図において、１はデータ・ビン）ａが入
力される入力端子、２はデータ・ビットａからライト・
チェック・ビットｂを発生するライト・チェック・ビッ
ト発生回路、３はデ−タ・ビットａとライト・チェック
・ビットｂとを人力して記憶し、必要に応じて出力する
メモリセル・アレイ、３ａはデータ・ビットａを入力し
新たなデータ・ビットＣを出力するデータ・ビット・ア
レイ、３ｂはライト・チェック・ビットｂを入力し新た
なライト・チェック・ビットｄを出力するチェック・ビ
ット・アレイ、４はデータ・ビットＣを入力し新たなチ
ェック・ビットｅを出力するリード・チェック・ビット
発生回路、５は排他的論理和の機能を有しシンドローム
ｆを出力するシンドローム発生回路、６はシンドローム
ｆをデコードしシンドロームデコードデータｇを出力す
るシンドロームデコーダ、７はシンドロームデコードデ
ータｇによりデータ・ビットＣおよびライト・チェック
・ビットｄを訂正し訂正データｈおよび外部出力用デー
タｉを出力するデータ訂正回路、８は外部へ出力する外
部出力データｊを選択するアドレスデコーダ、９は外部
出力データＪを出力するための出力端子である。
次にこのような構成された装置の動作について説明する
。入力端子１に入力されたｍ０ビツトのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ピッ） （ｍビ
ットとする）のデータ・ビットに対してライト・チェッ
ク・ビット （ｋビットとする）ｂを発生させ、このラ
イト・チェック・ビットｂおよびｍビットのデータ・ビ
ットをメモリセル・アレイ３に書き込む。
。入力端子１に入力されたｍ０ビツトのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ピッ） （ｍビ
ットとする）のデータ・ビットに対してライト・チェッ
ク・ビット （ｋビットとする）ｂを発生させ、このラ
イト・チェック・ビットｂおよびｍビットのデータ・ビ
ットをメモリセル・アレイ３に書き込む。
メモリセル・アレイ３からのデータ読み出し時にｍビッ
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路４により、このｍビットのデータ・ビットＣか
ら新たなチェック・ビットとしてのリード・チェック・
ビットｅを発生させる。次にシンドローム発生回路５に
より、このリード・チェック・ビットｅとメモリセル・
アレイ３から読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのピノｈが「０」ということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一致していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはにビットからなるデータ列である。シンドローム発
生回路５はシンドロームｒをシンドロームデコーダ６へ
出力する。
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路４により、このｍビットのデータ・ビットＣか
ら新たなチェック・ビットとしてのリード・チェック・
ビットｅを発生させる。次にシンドローム発生回路５に
より、このリード・チェック・ビットｅとメモリセル・
アレイ３から読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのピノｈが「０」ということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一致していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはにビットからなるデータ列である。シンドローム発
生回路５はシンドロームｒをシンドロームデコーダ６へ
出力する。
上述したシンドロームｆには誤りビットの位置情報が含
まれており、これをシンドロームデコーダ６によりデコ
ードすることにより、どのビットが誤りであるかが分か
る。これに従って、データ訂正回路７において、ｍビッ
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄのうちの誤すビソトを訂正、すなわち、反転す
る。一般には、ｍビットの訂正されたデータ群中外部デ
ータ出力となるのはｍ。ビットである。この場合、ｍ０
≦ｍビットである。従ってアドレスデコーダ８から出力
される外部出力データｊは、アドレスデコーダ８に入力
されるアドレス情報ｋにしたがって選択され、出力され
る。アドレスデコーダ８は、多くの場合、アクセス用の
デコーダ（図示されない）と大部分を兼用することがで
きる。
まれており、これをシンドロームデコーダ６によりデコ
ードすることにより、どのビットが誤りであるかが分か
る。これに従って、データ訂正回路７において、ｍビッ
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄのうちの誤すビソトを訂正、すなわち、反転す
る。一般には、ｍビットの訂正されたデータ群中外部デ
ータ出力となるのはｍ。ビットである。この場合、ｍ０
≦ｍビットである。従ってアドレスデコーダ８から出力
される外部出力データｊは、アドレスデコーダ８に入力
されるアドレス情報ｋにしたがって選択され、出力され
る。アドレスデコーダ８は、多くの場合、アクセス用の
デコーダ（図示されない）と大部分を兼用することがで
きる。
ライト・チェック・ビット発生回路２．リード・チェッ
ク・ビット発生回路４は、ｍビットのデータ・ビットか
ら誤り検出・訂正符号の構成にしたがってチェック・ビ
ットを生成する回路であり、論理操作は両者同じである
ので、同一回路で兼用する方式もある。また、シンドロ
ーム発生回路５は、前述したように、メモリセル・アレ
イ３から読み出されたライト・チェック・ビットｄとリ
ード・チェック・ビット発生回路４においてデータ・ビ
ットＣから新たに発生したリード・チェック・ピッｌ−
ｅとのビット毎の排他的論理和をとる回路である。シン
ドロームデコーダ６は、ｋビットのシンドロームｆをｍ
ビットのデータ・ビットＣおよびにビットのライト・チ
ェック・ビットｄのうちの誤りビットを指定するｍ＋に
ビットの符号に変換するデコーダであり、たとえば、ｍ
＋ ｋビットのうち、誤りビット位置のみ「１」で他
は「０」となる出力を得る。データ訂正回路７は、シン
ドロームデコーダ６から出力されるシンドロームデコー
ドデータｇと訂正されるべきデータ・ビットＣおよびラ
イト・チェック・ビットｄとのビット毎の排他的論理和
をとる回路であり、これにより、誤りビットのみデータ
が反転、すなわち、誤りが訂正される。誤りを訂正され
たｍ ＋ ｋビットの訂正データｈは、再び、メモリセ
ル・アレイ３中の所定の位置に書き込まれる。さらに、
訂正されたｍビットのデータ・ビットｉ中アクセスされ
たｍ０ビツトのデータ・ビットがアドレスデコーダ８に
より選択され、外部出力データｊとなる。
ク・ビット発生回路４は、ｍビットのデータ・ビットか
ら誤り検出・訂正符号の構成にしたがってチェック・ビ
ットを生成する回路であり、論理操作は両者同じである
ので、同一回路で兼用する方式もある。また、シンドロ
ーム発生回路５は、前述したように、メモリセル・アレ
イ３から読み出されたライト・チェック・ビットｄとリ
ード・チェック・ビット発生回路４においてデータ・ビ
ットＣから新たに発生したリード・チェック・ピッｌ−
ｅとのビット毎の排他的論理和をとる回路である。シン
ドロームデコーダ６は、ｋビットのシンドロームｆをｍ
ビットのデータ・ビットＣおよびにビットのライト・チ
ェック・ビットｄのうちの誤りビットを指定するｍ＋に
ビットの符号に変換するデコーダであり、たとえば、ｍ
＋ ｋビットのうち、誤りビット位置のみ「１」で他
は「０」となる出力を得る。データ訂正回路７は、シン
ドロームデコーダ６から出力されるシンドロームデコー
ドデータｇと訂正されるべきデータ・ビットＣおよびラ
イト・チェック・ビットｄとのビット毎の排他的論理和
をとる回路であり、これにより、誤りビットのみデータ
が反転、すなわち、誤りが訂正される。誤りを訂正され
たｍ ＋ ｋビットの訂正データｈは、再び、メモリセ
ル・アレイ３中の所定の位置に書き込まれる。さらに、
訂正されたｍビットのデータ・ビットｉ中アクセスされ
たｍ０ビツトのデータ・ビットがアドレスデコーダ８に
より選択され、外部出力データｊとなる。
次に従来の半導体記憶装置の機能テストについて説明す
る。主な機能テストとして、 （ａｌデータ・ビット・アレイ３ａ （ｂ）チェック・ビット・アレイ３ｂ （Ｃ） Ｅ ＣＣ回路系 の３者が対象となる。（ａｌはＥＣＣ機能を停止させる
ことにより実現でき、（ｂ）はチェック・ビット・アレ
イ３ｂを外部から直接アクセス可能にすれば実現できる
。しかし、（Ｃ）については、有効な手段かない。
る。主な機能テストとして、 （ａｌデータ・ビット・アレイ３ａ （ｂ）チェック・ビット・アレイ３ｂ （Ｃ） Ｅ ＣＣ回路系 の３者が対象となる。（ａｌはＥＣＣ機能を停止させる
ことにより実現でき、（ｂ）はチェック・ビット・アレ
イ３ｂを外部から直接アクセス可能にすれば実現できる
。しかし、（Ｃ）については、有効な手段かない。
従来のオンチップＥＣＣ付半導体記憶装置は以上のよう
に構成されているので、ＥＣＣ回路系のみの機能テスト
を行なうことができないという問題があった。
に構成されているので、ＥＣＣ回路系のみの機能テスト
を行なうことができないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＥＣＣ回路系の機能をテストで
きるテストモードを備えた半導体記憶装置を提供するこ
とにある。
の目的とするところは、ＥＣＣ回路系の機能をテストで
きるテストモードを備えた半導体記憶装置を提供するこ
とにある。
このような問題点を解決するために本発明は、ライト・
チェック・ビットを一時記憶しておくためのライト・チ
ェック・ビット・ラッチ回路と、シンドローム発生回路
へ入力するデータを制御信号に従って切り替える第１の
切替手段と、リード・チェック・ビット発生回路へ入力
するデータを制御信号に従って切り替える第２の切替手
段とを設けるようにしたものである。
チェック・ビットを一時記憶しておくためのライト・チ
ェック・ビット・ラッチ回路と、シンドローム発生回路
へ入力するデータを制御信号に従って切り替える第１の
切替手段と、リード・チェック・ビット発生回路へ入力
するデータを制御信号に従って切り替える第２の切替手
段とを設けるようにしたものである。
本発明においては、第２の切替手段から出力される仮想
データによりＥＣＣ回路系の機能テストが行なわれる。
データによりＥＣＣ回路系の機能テストが行なわれる。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、１０はリード・チェック・ビット
発生回路４に入力されるデータを制御信号により切り替
える第２の切替手段としての入力切替回路、１）はライ
ト・チェック・ビットを一時記憶しておくためのライト
・チェック・ビット・ラッチ回路、１２はシンドローム
発生回路５に入力されるデータを制御信号により切り替
える第１の切替手段としてのチェック・ビット切替回路
である。第１図において第４図と同一部分又は相当部分
には同一符号が付しである。構成上、本装置が第４図に
示した従来の半導体記憶装置と異なる所は、上述した入
力切替回路１０とライト・チェック・ビット・ラッチ１
）とチェック・ビット切替回路１２との３つの回路であ
る。
す。第１図において、１０はリード・チェック・ビット
発生回路４に入力されるデータを制御信号により切り替
える第２の切替手段としての入力切替回路、１）はライ
ト・チェック・ビットを一時記憶しておくためのライト
・チェック・ビット・ラッチ回路、１２はシンドローム
発生回路５に入力されるデータを制御信号により切り替
える第１の切替手段としてのチェック・ビット切替回路
である。第１図において第４図と同一部分又は相当部分
には同一符号が付しである。構成上、本装置が第４図に
示した従来の半導体記憶装置と異なる所は、上述した入
力切替回路１０とライト・チェック・ビット・ラッチ１
）とチェック・ビット切替回路１２との３つの回路であ
る。
これら３つの回路の機能について説明する。まず入力切
替回路１０について説明する。この回路は制御信号ＴＥ
にしたがって次のような動作をする。ノーマルモード時
、すなわち、ＴＥ−ｒＬＪの時は、リード・チェック・
ビット発生回路４にデータ・ビット・アレイ３ａから出
力されるデータ、ビットｃを入力し、通常のＥｃｃ動作
を行なう。テストモード時、すなわち、ＴＥ＝ ｒＨＪ
Ｏ時は、リード・チェック・ビット発生回路４に。
替回路１０について説明する。この回路は制御信号ＴＥ
にしたがって次のような動作をする。ノーマルモード時
、すなわち、ＴＥ−ｒＬＪの時は、リード・チェック・
ビット発生回路４にデータ・ビット・アレイ３ａから出
力されるデータ、ビットｃを入力し、通常のＥｃｃ動作
を行なう。テストモード時、すなわち、ＴＥ＝ ｒＨＪ
Ｏ時は、リード・チェック・ビット発生回路４に。
ある固定データ、たとえば、すべてのビットが「Ｏ」で
あるようなデータ（以下「全ビット＝ＯＪと略称する）
を入力する。これにより、テストモード時には、データ
・ビット・アレイ３ａの良／不良に関わらず、あるきま
った仮想データ、たとえば、全ビット＝Ｏをリード・チ
ェック・ビット発生回路４に入力することができる。こ
の回路の具体例を第２図に示す。第２図において、Ａ１
−Ａｍはｍビットのデータ・ビットＣが入力される入力
端子、２０は制御信号ＴＥが入力される入力端子である
。
あるようなデータ（以下「全ビット＝ＯＪと略称する）
を入力する。これにより、テストモード時には、データ
・ビット・アレイ３ａの良／不良に関わらず、あるきま
った仮想データ、たとえば、全ビット＝Ｏをリード・チ
ェック・ビット発生回路４に入力することができる。こ
の回路の具体例を第２図に示す。第２図において、Ａ１
−Ａｍはｍビットのデータ・ビットＣが入力される入力
端子、２０は制御信号ＴＥが入力される入力端子である
。
次にライト・チェック・ビット・ラッチ回路１）につい
て説明する。この回路は、書き込み動作時に発生したラ
イト・チェック・ビットを一時記憶しておくラッチ回路
である。この内容は、書き込み動作を行なう毎に書き替
えられる。
て説明する。この回路は、書き込み動作時に発生したラ
イト・チェック・ビットを一時記憶しておくラッチ回路
である。この内容は、書き込み動作を行なう毎に書き替
えられる。
次にチェック・ビット切替回路１２について説明する。
この回路は、”制御信号ＴＥにしたがって次のような動
作をする。ノーマルモード時、すなわち、ＴＥ＝ ｒＬ
Ｊの時は、チェック・ビット・アレイ３ｂからのライト
・チェック・ビットｄを入力し、通常のＥＣＣ動作を行
なう。テストモード時、すなわち、ＴＥ＝ ｒＨｊの時
は、シンドローム発生回路５にライト・チェック・ビッ
ト・ラッチ回路１）からのデータ、すなわち、直前の書
き込み動作時に発生したライト・チェック・ビットを入
力する。この回路の具体例を第３図に示す。
作をする。ノーマルモード時、すなわち、ＴＥ＝ ｒＬ
Ｊの時は、チェック・ビット・アレイ３ｂからのライト
・チェック・ビットｄを入力し、通常のＥＣＣ動作を行
なう。テストモード時、すなわち、ＴＥ＝ ｒＨｊの時
は、シンドローム発生回路５にライト・チェック・ビッ
ト・ラッチ回路１）からのデータ、すなわち、直前の書
き込み動作時に発生したライト・チェック・ビットを入
力する。この回路の具体例を第３図に示す。
第３図において、Ｂはにビットのライト・チェック・ビ
ットが入力される入力端子、３０は制御信号ＴＥが入力
される入力端子である。
ットが入力される入力端子、３０は制御信号ＴＥが入力
される入力端子である。
このような機能を有する回路により構成される装置のＥ
ＣＣテストモードの動作を以下に説明する。何らかの方
法、たとえば、ＥＣＣ機能を一時的に停止する方法によ
り、データ・ビット・アレイ３ａ、チェック・ビット・
アレイ３ｂの動作与ストが完了している、すなわち、メ
モリセル・アレイ３はすべて良品であることを確認して
いるものとする。テストモード時にリード・チェック・
ビット発生回路４に全ビット＝Ｏのデータが入力された
場合、この仮想データに対するリード・チェック・ビッ
トｅが発生される。したがって、その直前のライト動作
時に同じＥＣＣ回路系のデータ・ビットに全ビット＝０
のデータを書き込んでおくと、ＥＣＣ回路系が正常に動
作していれば、対象となっているデータ・ビットのいず
れに対してもデータ訂正は行なわれず、訂正データｈは
すべて「０」となる。直前の書き込み時に、あるビット
のみ「１」で他は「０」のデータを書き込んだ場合、「
１」を書き込んだビット位置に対してデータ訂正が行な
われるはずであり、訂正データｈがすべて「０」となっ
ていれば、ＥＣＣ回路系は正常に動作していることにな
る。このように仮想データを用いることにより、ＥＣＣ
回路系の機能テストを容易に行なうことができる。
ＣＣテストモードの動作を以下に説明する。何らかの方
法、たとえば、ＥＣＣ機能を一時的に停止する方法によ
り、データ・ビット・アレイ３ａ、チェック・ビット・
アレイ３ｂの動作与ストが完了している、すなわち、メ
モリセル・アレイ３はすべて良品であることを確認して
いるものとする。テストモード時にリード・チェック・
ビット発生回路４に全ビット＝Ｏのデータが入力された
場合、この仮想データに対するリード・チェック・ビッ
トｅが発生される。したがって、その直前のライト動作
時に同じＥＣＣ回路系のデータ・ビットに全ビット＝０
のデータを書き込んでおくと、ＥＣＣ回路系が正常に動
作していれば、対象となっているデータ・ビットのいず
れに対してもデータ訂正は行なわれず、訂正データｈは
すべて「０」となる。直前の書き込み時に、あるビット
のみ「１」で他は「０」のデータを書き込んだ場合、「
１」を書き込んだビット位置に対してデータ訂正が行な
われるはずであり、訂正データｈがすべて「０」となっ
ていれば、ＥＣＣ回路系は正常に動作していることにな
る。このように仮想データを用いることにより、ＥＣＣ
回路系の機能テストを容易に行なうことができる。
なお本実施例では、仮想データとして、固定データで全
ビット＝０である場合を示したが、これは固定で全ビッ
ト−〇でないデータでもよく、また、外部から与える可
変データでもよい。
ビット＝０である場合を示したが、これは固定で全ビッ
ト−〇でないデータでもよく、また、外部から与える可
変データでもよい。
また誤り訂正符号としてハミング符号を用いたＥＣＣの
場合を示したが、水平・垂直・パリティ・チェック方式
等の他の方式を用いたＥＣＣの場合であっても適用可能
である。
場合を示したが、水平・垂直・パリティ・チェック方式
等の他の方式を用いたＥＣＣの場合であっても適用可能
である。
以上説明したように本発明は、ライト・チェック・ビッ
トを一時記憶しておくためのライト・チェック・ビット
・ラッチ回路と、シンドローム発生回路へ入力するデー
タを制御信号に従って切り替える第１の切替手段と、リ
ード・チェック・ピント発生回路へ入力するデータを制
御信号に従って切り替える第２の切替手段とを設けるこ
とにより、ＥＣＣ回路系に仮想データを使用できるよう
にしたので、ＥＣＣ回路系の機能を独立にテストするこ
とができ、オンチップＥＣＣ付半導体記憶装置の機能テ
ストを容易に行なうことができる効果がある。
トを一時記憶しておくためのライト・チェック・ビット
・ラッチ回路と、シンドローム発生回路へ入力するデー
タを制御信号に従って切り替える第１の切替手段と、リ
ード・チェック・ピント発生回路へ入力するデータを制
御信号に従って切り替える第２の切替手段とを設けるこ
とにより、ＥＣＣ回路系に仮想データを使用できるよう
にしたので、ＥＣＣ回路系の機能を独立にテストするこ
とができ、オンチップＥＣＣ付半導体記憶装置の機能テ
ストを容易に行なうことができる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図、第２図は本装置を構成する入力切替回路の詳
細回路図、第３図は本装置を構成するチェック・ビット
切替回路の詳細回路図、第４図は従来の半導体記憶装置
を示す回路図である。 ｌ・・・・入力端子、２・・・・ライト・チェック・ビ
ット発生回路、３・・・・メモリセル・アレイ、３ａ・
・・・データ・ビット・アレイ、３ｂ・・・・チェック
・ビット・アレイ、４・・・・リード・チェック・ビッ
ト発生回路、５・・・・シンドローム発生回路、６・・
・・シンドロームデコーダ、７・・・・データ訂正回路
、８・・・・アドレスデコーダ、９・・・・出力端子、
１０・・・・入力切替回路、１）・・・・ライト・チェ
ック・ビット・ラッチ回路、１２・・・・チェック・ビ
ット切替回路。 第２５ 第３区
す回路図、第２図は本装置を構成する入力切替回路の詳
細回路図、第３図は本装置を構成するチェック・ビット
切替回路の詳細回路図、第４図は従来の半導体記憶装置
を示す回路図である。 ｌ・・・・入力端子、２・・・・ライト・チェック・ビ
ット発生回路、３・・・・メモリセル・アレイ、３ａ・
・・・データ・ビット・アレイ、３ｂ・・・・チェック
・ビット・アレイ、４・・・・リード・チェック・ビッ
ト発生回路、５・・・・シンドローム発生回路、６・・
・・シンドロームデコーダ、７・・・・データ訂正回路
、８・・・・アドレスデコーダ、９・・・・出力端子、
１０・・・・入力切替回路、１）・・・・ライト・チェ
ック・ビット・ラッチ回路、１２・・・・チェック・ビ
ット切替回路。 第２５ 第３区
Claims (3)
- （１）同一基板上に誤り検出・訂正機能のためのライト
・チェック・ビット発生回路とリード・チェック・ビッ
ト発生回路とシンドローム発生回路とを備えた半導体記
憶装置において、ライト・チェック・ビットを一時記憶
しておくためのライト・チェック・ビット・ラッチ回路
と、前記シンドローム発生回路へチェック・ビット・ア
レイ出力あるいは前記ライト・チェック・ビット・ラッ
チ回路出力のいずれかを制御信号に従って出力する第１
の切替手段と、リード・チェック・ビット発生回路へデ
ータ・ビット・アレイ出力あるいは仮想データのいずれ
かを制御信号に従って出力する第２の切替手段とを備え
たことを特徴とする半導体記憶装置。 - （２）第２の切替手段は、固定データを仮想データとす
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。 - （３）第２の切替手段は、外部から入力されるデータを
仮想データとすることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023182A JPH0646520B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体記憶装置 |
| US06/825,869 US4730320A (en) | 1985-02-07 | 1986-02-04 | Semiconductor memory device |
| DE19863603926 DE3603926A1 (de) | 1985-02-07 | 1986-02-07 | Halbleiter-speicherelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023182A JPH0646520B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182151A true JPS61182151A (ja) | 1986-08-14 |
| JPH0646520B2 JPH0646520B2 (ja) | 1994-06-15 |
Family
ID=12103501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023182A Expired - Lifetime JPH0646520B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646520B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122100A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | メモリ |
| US5056089A (en) * | 1988-02-08 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Memory device |
-
1985
- 1985-02-07 JP JP60023182A patent/JPH0646520B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122100A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | メモリ |
| US5056089A (en) * | 1988-02-08 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646520B2 (ja) | 1994-06-15 |
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