JPH0648779B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0648779B2 JPH0648779B2 JP60158584A JP15858485A JPH0648779B2 JP H0648779 B2 JPH0648779 B2 JP H0648779B2 JP 60158584 A JP60158584 A JP 60158584A JP 15858485 A JP15858485 A JP 15858485A JP H0648779 B2 JPH0648779 B2 JP H0648779B2
- Authority
- JP
- Japan
- Prior art keywords
- differential transistor
- pair
- transistor pair
- output
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the primary-secondary type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スキャン付きマスタースレーブ型フリップフ
ロップ（ＦＦ）回路に関し、特に外付け回路を用いずに
スキャン機能を実現可能とするものである。
ロップ（ＦＦ）回路に関し、特に外付け回路を用いずに
スキャン機能を実現可能とするものである。
従来、スキャン機能を有するマスタースレーブＦＦは、
第２図に示すようにスキャン機能のないマスタースレー
ブＦＦ１に外付け回路２〜６を付加して構成している。
この図で２，３はオアゲート、４，５はアンドゲート、
６はインバータで、オアゲート２はデータ入力、オアゲ
ート３はクロック入力に使用される。Ｄはデータ、Ｃは
クロック、Ｑは出力、ＮＱは反転出力で、これらは通常
のフリップフロップ動作で入出力されるものである。こ
れに対し、ＳＤはスキャンデータ、ＳＣはスキャンクロ
ツク、ＳＯはスキャンアウトである。Ｍはモード切替信
号で、これがＨ（ハイ）のときはゲート４が開いて通常
モードになり、またＬ（ロー）のときはゲート５が開い
てスキャンモードになる。
第２図に示すようにスキャン機能のないマスタースレー
ブＦＦ１に外付け回路２〜６を付加して構成している。
この図で２，３はオアゲート、４，５はアンドゲート、
６はインバータで、オアゲート２はデータ入力、オアゲ
ート３はクロック入力に使用される。Ｄはデータ、Ｃは
クロック、Ｑは出力、ＮＱは反転出力で、これらは通常
のフリップフロップ動作で入出力されるものである。こ
れに対し、ＳＤはスキャンデータ、ＳＣはスキャンクロ
ツク、ＳＯはスキャンアウトである。Ｍはモード切替信
号で、これがＨ（ハイ）のときはゲート４が開いて通常
モードになり、またＬ（ロー）のときはゲート５が開い
てスキャンモードになる。
上述した回路をＥＣＬ（エミッタ結合ロジック）カレン
トモードロジックＣＭＬ、或いはカレントスイッチＣＳ
とも呼ぶ）構成とする場合、オアゲート２，３は第３図
のようになる。同図においてＡ，Ｂは入力、Ｘは出力、
ＮＸは反転出力（ノアゲートの場合の出力）である。ト
ランジスタＱ１〜Ｑ３はＥＣＬ回路（差動トランジスタ
対）を構成し、基準電圧Vrefに対し２入力Ａ，ＢがＨか
ＬかによりトランジスタＱ３又はＱ１，Ｑ２がオンにな
る。Ｑ４は定電流用のトランジスタ、Ｑ５，Ｑ６は出力
用のエミッタホロアトランジスタである。入力Ａ，Ｂの
いずれか又は両方が基準電圧VrefよりＨであればＱ１及
びＱ２がオン、Ｑ３はオフで、Ｑ１及びＱ２のコレクタ
にＬ、Ｑ３のコレクタにＨの出力を生じ、出力ＸがＨ、
ＮＸはＬで、出力Ｘはオア出力、出力ＮＸはノア出力に
なる。なお本明細書ではエミッタが共通に接続されベー
スに入力信号を受けるＱ２，Ｑ３の如き構造を差動トラ
ンジスタ対と称する。
トモードロジックＣＭＬ、或いはカレントスイッチＣＳ
とも呼ぶ）構成とする場合、オアゲート２，３は第３図
のようになる。同図においてＡ，Ｂは入力、Ｘは出力、
ＮＸは反転出力（ノアゲートの場合の出力）である。ト
ランジスタＱ１〜Ｑ３はＥＣＬ回路（差動トランジスタ
対）を構成し、基準電圧Vrefに対し２入力Ａ，ＢがＨか
ＬかによりトランジスタＱ３又はＱ１，Ｑ２がオンにな
る。Ｑ４は定電流用のトランジスタ、Ｑ５，Ｑ６は出力
用のエミッタホロアトランジスタである。入力Ａ，Ｂの
いずれか又は両方が基準電圧VrefよりＨであればＱ１及
びＱ２がオン、Ｑ３はオフで、Ｑ１及びＱ２のコレクタ
にＬ、Ｑ３のコレクタにＨの出力を生じ、出力ＸがＨ、
ＮＸはＬで、出力Ｘはオア出力、出力ＮＸはノア出力に
なる。なお本明細書ではエミッタが共通に接続されベー
スに入力信号を受けるＱ２，Ｑ３の如き構造を差動トラ
ンジスタ対と称する。
第４図(a)は通常のマスタースレーブＦＦをＥＣＬ構成
としたもので、左側がマスター段、右側がスレーブ段で
ある。同図(b)はタイムチャートで、クロックＣがＨで
データ保持、Ｌでデータ取込みとなる。例えば、クロッ
クＣがＨのときは、マスター側では、トランジスタＱ
１１のベース電位は入力のＨレベルに対応する電位とな
り、トランジスタＱ１２のベース電位VBB2（VCCとVEEの
中間である基準値）より高い。従って、差動トランジス
タ対Ｑ１１，Ｑ１２のうちＱ１１がオンしているので、
差動トランジスタ対Ｑ１３，Ｑ１４が動作し、差動トラ
ンジスタ対Ｑ１５，Ｑ１６は動作できない。Ｑ１７，Ｑ
１８は出力回路を構成するエミッタホロア・トランジス
タである。トランジスタＱ１３，Ｑ１４は差動トランジ
スタ対Ｑ１５，Ｑ１６の出力をラッチする回路を構成
し、このラッチ回路はクロックＣがＨのときアクティブ
になる。クロックＣがＬでトランジスタＱ１１がオフ、
Ｑ１２がオンであるとデータＤによりオンオフが定まる
トランジスタＱ１５，Ｑ１６で構成される差動トランジ
スタ対がアクティブになる。即ちクロックＣがＬのとき
データの取込みが行なわれる。Ｄが基準電圧VBB1（VCC
とVEEの中間値）よりＨ（これは例えばデータ“１”に
相当）であればトランジスタＱ１６がオン、Ｑ１５はオ
フとなり、エミッタホロア・トランジスタＱ１７はＨ、
Ｑ１８はＬを出力する。これとは逆にＤ＝Ｌ＜VBB1であ
ればトランジスタＱ１５がオン、Ｑ１６はオフになり、
トランジスタＱ１７はＬ、Ｑ１８はＨを出力する。この
状態はクロックＣがＨのとき差動トランジスタ対
Ｑ１３，Ｑ１４へラッチされ、かつスレーブ段の差動ト
ランジスタ対Ｑ２５，Ｑ２６へ伝達される。
としたもので、左側がマスター段、右側がスレーブ段で
ある。同図(b)はタイムチャートで、クロックＣがＨで
データ保持、Ｌでデータ取込みとなる。例えば、クロッ
クＣがＨのときは、マスター側では、トランジスタＱ
１１のベース電位は入力のＨレベルに対応する電位とな
り、トランジスタＱ１２のベース電位VBB2（VCCとVEEの
中間である基準値）より高い。従って、差動トランジス
タ対Ｑ１１，Ｑ１２のうちＱ１１がオンしているので、
差動トランジスタ対Ｑ１３，Ｑ１４が動作し、差動トラ
ンジスタ対Ｑ１５，Ｑ１６は動作できない。Ｑ１７，Ｑ
１８は出力回路を構成するエミッタホロア・トランジス
タである。トランジスタＱ１３，Ｑ１４は差動トランジ
スタ対Ｑ１５，Ｑ１６の出力をラッチする回路を構成
し、このラッチ回路はクロックＣがＨのときアクティブ
になる。クロックＣがＬでトランジスタＱ１１がオフ、
Ｑ１２がオンであるとデータＤによりオンオフが定まる
トランジスタＱ１５，Ｑ１６で構成される差動トランジ
スタ対がアクティブになる。即ちクロックＣがＬのとき
データの取込みが行なわれる。Ｄが基準電圧VBB1（VCC
とVEEの中間値）よりＨ（これは例えばデータ“１”に
相当）であればトランジスタＱ１６がオン、Ｑ１５はオ
フとなり、エミッタホロア・トランジスタＱ１７はＨ、
Ｑ１８はＬを出力する。これとは逆にＤ＝Ｌ＜VBB1であ
ればトランジスタＱ１５がオン、Ｑ１６はオフになり、
トランジスタＱ１７はＬ、Ｑ１８はＨを出力する。この
状態はクロックＣがＨのとき差動トランジスタ対
Ｑ１３，Ｑ１４へラッチされ、かつスレーブ段の差動ト
ランジスタ対Ｑ２５，Ｑ２６へ伝達される。
スレーブ段もマスター段と同様な構成であり、差動トラ
ンジスタ対Ｑ２５，Ｑ２６は差動トランジスタ対
Ｑ１５，Ｑ１６に、差動トランジスタ対Ｑ２３，Ｑ２４
は差動トランジスタ対Ｑ１３，Ｑ１４に、エミッタホロ
アＱ２７，Ｑ２８は同Ｑ１７，Ｑ１８に、差動トランジ
スタ対Ｑ２１，Ｑ２２は差動トランジスタ対Ｑ１１，Ｑ
１２に対応する。Ｑ２９はＱ１９と同様なトランジスタ
で電圧VCSを与えられて定電流を構成する。スレーブ段
では、クロックＣがＬのとき差動トランジスタ対
Ｑ２１，Ｑ２２のトランジスタＱ２２がオフ、Ｑ２１が
オンであり、データ取込み用の差動トランジスタ対Ｑ
２５，Ｑ２６は不動作、代りにデータラッチ用の差動ト
ランジスタ対Ｑ２３，Ｑ２４がアクティブとなる。クロ
ックＣがＨになるとトランジスタＱ２２がオンになり、
トランジスタＱ２５，Ｑ２６は前段のトランジスタＱ
１７，Ｑ１８の出力に応じて一方がオン、他方がオフに
なり、コレクタにＨ，Ｌ出力を生じる。これはエミッタ
ホロア・トランジスタＱ３０，Ｑ３１を通して取出さ
れ、ＦＦの出力Ｑおよびその反転出力ＮＱとなる。つま
りこのフリップフロップではクロックＣがＬのときマス
ター段へのデータ取込み、スレーブ段での出力ラッチが
行なわれ、クロックＣがＨのときマスター段での出力ラ
ッチ、マスター段からスレーブ段へのデータ取込み、
Ｑ，ＮＱ出力発生が行なれ、クロックがＨ，Ｌを繰り返
すと上記のことが繰り返される。
ンジスタ対Ｑ２５，Ｑ２６は差動トランジスタ対
Ｑ１５，Ｑ１６に、差動トランジスタ対Ｑ２３，Ｑ２４
は差動トランジスタ対Ｑ１３，Ｑ１４に、エミッタホロ
アＱ２７，Ｑ２８は同Ｑ１７，Ｑ１８に、差動トランジ
スタ対Ｑ２１，Ｑ２２は差動トランジスタ対Ｑ１１，Ｑ
１２に対応する。Ｑ２９はＱ１９と同様なトランジスタ
で電圧VCSを与えられて定電流を構成する。スレーブ段
では、クロックＣがＬのとき差動トランジスタ対
Ｑ２１，Ｑ２２のトランジスタＱ２２がオフ、Ｑ２１が
オンであり、データ取込み用の差動トランジスタ対Ｑ
２５，Ｑ２６は不動作、代りにデータラッチ用の差動ト
ランジスタ対Ｑ２３，Ｑ２４がアクティブとなる。クロ
ックＣがＨになるとトランジスタＱ２２がオンになり、
トランジスタＱ２５，Ｑ２６は前段のトランジスタＱ
１７，Ｑ１８の出力に応じて一方がオン、他方がオフに
なり、コレクタにＨ，Ｌ出力を生じる。これはエミッタ
ホロア・トランジスタＱ３０，Ｑ３１を通して取出さ
れ、ＦＦの出力Ｑおよびその反転出力ＮＱとなる。つま
りこのフリップフロップではクロックＣがＬのときマス
ター段へのデータ取込み、スレーブ段での出力ラッチが
行なわれ、クロックＣがＨのときマスター段での出力ラ
ッチ、マスター段からスレーブ段へのデータ取込み、
Ｑ，ＮＱ出力発生が行なれ、クロックがＨ，Ｌを繰り返
すと上記のことが繰り返される。
上述したフリップフロップは各種ゲートと共にＩＣ内部
に多数用いられる。そしてＩＣでは各部へデータを与え
又は各部からデータを取出して各部が正常に動作してい
るか否か試験するが、その個所によってデータ入出力が
できず、動作試験ができない部分も生じる。そこで、外
部から任意にデータを入出力することができるようにＩ
Ｃ内部のフリップフロップにスキャン機能を付加し、こ
れらのフリップフロップの動作試験を行う。第２図の外
付け回路２〜６はこのスキャン機能のためのものであ
る。
に多数用いられる。そしてＩＣでは各部へデータを与え
又は各部からデータを取出して各部が正常に動作してい
るか否か試験するが、その個所によってデータ入出力が
できず、動作試験ができない部分も生じる。そこで、外
部から任意にデータを入出力することができるようにＩ
Ｃ内部のフリップフロップにスキャン機能を付加し、こ
れらのフリップフロップの動作試験を行う。第２図の外
付け回路２〜６はこのスキャン機能のためのものであ
る。
しかしながら、フリップフロップ１の他に外付け回路２
〜６があると構成が複雑化し、消費電力が増大し、また
動作速度が遅くなる。本発明はこの点が改善しようとす
るものである。
〜６があると構成が複雑化し、消費電力が増大し、また
動作速度が遅くなる。本発明はこの点が改善しようとす
るものである。
本発明は、データ取込み用のエミッタが共通接続されて
なる少なくとも１対のトランジスタ回路（以下差動トラ
ンジスタ対と称する）、及び出力ラッチ用差動トランジ
スタ対を備えるマスター段と、マスター段出力取込み用
差動トランジスタ対、及び出力ラッチ用差動トランジス
タ対を備えるスレーブ段とからなるマスタースレーブ型
のフリップフロップ回路において、該データ取込み用の
差動トランジスタ対と該マスター段出力ラッチ用差動ト
ランジスタ対を、通常クロックにより切り換える第１の
差動トランジスタ対と、該マスター段にスキャンデータ
を取込む第２の差動トランジスタ対と、該第１及び第２
の差動トランジスタ対のエミッタ共通接続部に各々のト
ランジスタが接続され、一方のトランジスタはスキャン
用クロックを受ける第３の差動対トランジスタとを有
し、また、該マスター段出力取込み用差動トランジスタ
と出力ラッチ用差動トランジスタ対を、通常クロックに
より切り換える第４の差動トランジスタ対と、スキャン
時のラッチを行なう第５の差動トランジスタ対と、該第
４及び第５の差動トランジスタ対のエミッタ共通接続部
に各々トランジスタが接続され、一方のトランジスタは
スキャン用クロックを受ける第６の差動トランジスタ対
とを有することを特徴とするが、その構成および作用の
詳細は以下の実施例で明らかにする。
なる少なくとも１対のトランジスタ回路（以下差動トラ
ンジスタ対と称する）、及び出力ラッチ用差動トランジ
スタ対を備えるマスター段と、マスター段出力取込み用
差動トランジスタ対、及び出力ラッチ用差動トランジス
タ対を備えるスレーブ段とからなるマスタースレーブ型
のフリップフロップ回路において、該データ取込み用の
差動トランジスタ対と該マスター段出力ラッチ用差動ト
ランジスタ対を、通常クロックにより切り換える第１の
差動トランジスタ対と、該マスター段にスキャンデータ
を取込む第２の差動トランジスタ対と、該第１及び第２
の差動トランジスタ対のエミッタ共通接続部に各々のト
ランジスタが接続され、一方のトランジスタはスキャン
用クロックを受ける第３の差動対トランジスタとを有
し、また、該マスター段出力取込み用差動トランジスタ
と出力ラッチ用差動トランジスタ対を、通常クロックに
より切り換える第４の差動トランジスタ対と、スキャン
時のラッチを行なう第５の差動トランジスタ対と、該第
４及び第５の差動トランジスタ対のエミッタ共通接続部
に各々トランジスタが接続され、一方のトランジスタは
スキャン用クロックを受ける第６の差動トランジスタ対
とを有することを特徴とするが、その構成および作用の
詳細は以下の実施例で明らかにする。
第１図は本発明の実施例で、第４図と同一部分と同一符
号が付してある。本回路は第４図(a)のマスター段にト
ランジスタＱ４０〜Ｑ４４およびダイオードＱ４５を追
加し、またスレーブ段にトランジスタＱ５１〜Ｑ５５を
追加したものである。マスター段の差動トランジスタ対
Ｑ４３，Ｑ４４は同Ｑ１５，Ｑ１６に対応するものでス
キャンデータＳＤの取込み用であり、ラッチには差動ト
ランジスタ対Ｑ１３，Ｑ１４を共用する。スレーブ段で
は差動トランジスタ対Ｑ５３，Ｑ５４が同Ｑ２３，Ｑ
２４に対応し、スキャン時のラッチを行なう。マスター
側からのデータ取込みは差動トランジスタ対Ｑ２５，Ｑ
２６を共用する。Ｒ３，Ｒ４，Ｒ３′，Ｒ４′はコレク
タ抵抗（負荷抵抗）、Ｒ１，Ｒ２，Ｒ１′，Ｒ２′はエ
ミッタホロアの負荷抵抗（分圧抵抗）である。電位関係
の一例で挙げると、VCC＝０Ｖ，VBB1＝−1.1Ｖ，VBB2＝
−1.9Ｖ，VBB3＝−2.7Ｖ，VCS＝−4.0Ｖ，VEE＝−5.2Ｖ
である。
号が付してある。本回路は第４図(a)のマスター段にト
ランジスタＱ４０〜Ｑ４４およびダイオードＱ４５を追
加し、またスレーブ段にトランジスタＱ５１〜Ｑ５５を
追加したものである。マスター段の差動トランジスタ対
Ｑ４３，Ｑ４４は同Ｑ１５，Ｑ１６に対応するものでス
キャンデータＳＤの取込み用であり、ラッチには差動ト
ランジスタ対Ｑ１３，Ｑ１４を共用する。スレーブ段で
は差動トランジスタ対Ｑ５３，Ｑ５４が同Ｑ２３，Ｑ
２４に対応し、スキャン時のラッチを行なう。マスター
側からのデータ取込みは差動トランジスタ対Ｑ２５，Ｑ
２６を共用する。Ｒ３，Ｒ４，Ｒ３′，Ｒ４′はコレク
タ抵抗（負荷抵抗）、Ｒ１，Ｒ２，Ｒ１′，Ｒ２′はエ
ミッタホロアの負荷抵抗（分圧抵抗）である。電位関係
の一例で挙げると、VCC＝０Ｖ，VBB1＝−1.1Ｖ，VBB2＝
−1.9Ｖ，VBB3＝−2.7Ｖ，VCS＝−4.0Ｖ，VEE＝−5.2Ｖ
である。
動作を説明するに、クロックＣ，ＳＣはＬ（ロー）アク
ティブであり、非動作時はＨである。スキャンクロック
ＳＣがＨであるとトランジスタＱ４１がオン、Ｑ４２は
オフ、Ｑ５１がオン、Ｑ５２がオフであるから本発明で
付加した回路は不動作となり（無いのと同じになり）、
本回路は第４図と同様なマスタスレーブ型ＥＣＬフリッ
プフロップ回路になる。
ティブであり、非動作時はＨである。スキャンクロック
ＳＣがＨであるとトランジスタＱ４１がオン、Ｑ４２は
オフ、Ｑ５１がオン、Ｑ５２がオフであるから本発明で
付加した回路は不動作となり（無いのと同じになり）、
本回路は第４図と同様なマスタスレーブ型ＥＣＬフリッ
プフロップ回路になる。
スキャンモードではクロックＣはＨ、クロックＳＣは
Ｈ，Ｌを繰り返す。スキャンクロックＳＣがＬになると
トランジスタＱ４２がオンになり、スキャン用の差動ト
ランジスタ対Ｑ４３，Ｑ４４が動作し、スキャンデータ
ＳＤを取込む。例えばスキャンデータＳＤがＨのときは
トランジスタＱ４３がオン、ＬのときはトランジスタＱ
４４がオンになる。このときスレーブ側ではトランジス
タＱ５２がオンしてスキャン時ラッチ用の差動トランジ
スタ対Ｑ５３，Ｑ５４が動作し、出力データのラッチを
行なう。スキャンクロックＳＣがＨになるとマスター側
ではトランジスタＱ４１がオンになって差動トランジス
タ対Ｑ１３，Ｑ１４が動作し、上記差動トランジスタ対
Ｑ４３，Ｑ４４の出力をエミッタホロアＱ１７，Ｑ１８
を介して取込み、これをラッチする。またスレーブ側で
はトランジスタＱ５１がオンになり、データ取込み用の
差動トランジスタ対Ｑ２５，Ｑ２６がアクティブにな
り、エミッタホロアＱ１７，Ｑ１８が出力する上記差動
トランジスタ対Ｑ４３，Ｑ４４の出力を取込む。これは
エミッタホロアＱ５５を通してスキャンアウトＳＯとし
て出力する。この出力はスキャンクロックＳＣがＬのと
きエミッタホロアＱ２８，Ｑ２７を通して差動トランジ
スタ対Ｑ５３，Ｑ５４へラッチされることは上述の通り
である。こうしてクロックＣはＨ一定、クロックＳＣは
Ｈ，Ｌ繰り返しのときスキャンモードになり、クロック
ＳＣがＬのときマスターではスキャンデータ取込み、ス
レーブでは出力ラッチ、クロックＳＣがＨのときマスタ
ーでは出力ラッチ、スレーブではマスターからのスキャ
ンデータ取込み、同出力が行なわれる。
Ｈ，Ｌを繰り返す。スキャンクロックＳＣがＬになると
トランジスタＱ４２がオンになり、スキャン用の差動ト
ランジスタ対Ｑ４３，Ｑ４４が動作し、スキャンデータ
ＳＤを取込む。例えばスキャンデータＳＤがＨのときは
トランジスタＱ４３がオン、ＬのときはトランジスタＱ
４４がオンになる。このときスレーブ側ではトランジス
タＱ５２がオンしてスキャン時ラッチ用の差動トランジ
スタ対Ｑ５３，Ｑ５４が動作し、出力データのラッチを
行なう。スキャンクロックＳＣがＨになるとマスター側
ではトランジスタＱ４１がオンになって差動トランジス
タ対Ｑ１３，Ｑ１４が動作し、上記差動トランジスタ対
Ｑ４３，Ｑ４４の出力をエミッタホロアＱ１７，Ｑ１８
を介して取込み、これをラッチする。またスレーブ側で
はトランジスタＱ５１がオンになり、データ取込み用の
差動トランジスタ対Ｑ２５，Ｑ２６がアクティブにな
り、エミッタホロアＱ１７，Ｑ１８が出力する上記差動
トランジスタ対Ｑ４３，Ｑ４４の出力を取込む。これは
エミッタホロアＱ５５を通してスキャンアウトＳＯとし
て出力する。この出力はスキャンクロックＳＣがＬのと
きエミッタホロアＱ２８，Ｑ２７を通して差動トランジ
スタ対Ｑ５３，Ｑ５４へラッチされることは上述の通り
である。こうしてクロックＣはＨ一定、クロックＳＣは
Ｈ，Ｌ繰り返しのときスキャンモードになり、クロック
ＳＣがＬのときマスターではスキャンデータ取込み、ス
レーブでは出力ラッチ、クロックＳＣがＨのときマスタ
ーでは出力ラッチ、スレーブではマスターからのスキャ
ンデータ取込み、同出力が行なわれる。
この回路では差動トランジスタ対を３段積み重ねている
が上記のようにVCC＝０Ｖ，VEE＝−5.2Ｖの通常電源に
より充分動作する。また差動トランジスタ対群の消費電
流は定電流源Ｑ１９，Ｑ２９により定まるが、これは第
４図のそれと同じであり、特に増加することはない（切
換え用などの付加回路分の消費電流が加わるだけ）。そ
して第２図のように切換用ゲートがフリップフロップの
入力側に２個直列に入ることはないので、これらのゲー
トによる動作遅れはなく、スキャン機能なしフリップフ
ロップに比べれば若干寄生容量が増加するのでその分の
遅れが加わる程度である。
が上記のようにVCC＝０Ｖ，VEE＝−5.2Ｖの通常電源に
より充分動作する。また差動トランジスタ対群の消費電
流は定電流源Ｑ１９，Ｑ２９により定まるが、これは第
４図のそれと同じであり、特に増加することはない（切
換え用などの付加回路分の消費電流が加わるだけ）。そ
して第２図のように切換用ゲートがフリップフロップの
入力側に２個直列に入ることはないので、これらのゲー
トによる動作遅れはなく、スキャン機能なしフリップフ
ロップに比べれば若干寄生容量が増加するのでその分の
遅れが加わる程度である。
以上述べたように本発明によれば、外付け回路を用いる
ことなくＦＦ単体でスキャン動作もさせることができる
ので、回路全体の消費電力を低減でき、且つ動作速度を
速くできる利点がある。
ことなくＦＦ単体でスキャン動作もさせることができる
ので、回路全体の消費電力を低減でき、且つ動作速度を
速くできる利点がある。
また本発明では差動対を縦に配列している（積み上げて
いる）ので、スキャン動作時に通常クロツクが異常にな
ってフリップフロップを動作させてもスキャンデータの
読込みには支障がない、という効果がある。
いる）ので、スキャン動作時に通常クロツクが異常にな
ってフリップフロップを動作させてもスキャンデータの
読込みには支障がない、という効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は従来
のスキャン付マスタースレーブＦＦの構成図、第３図は
ＥＣＬ回路による２入力ＯＲ／ＮＯＲの説明図、第４図
は従来のマスタースレーブＦＦの説明図である。 図中、Ｑ１０〜Ｑ１６はマスター段の通常回路、Ｑ２１
〜Ｑ２６はスレーブ段の通常回路、Ｑ４１，Ｑ４２およ
びＱ５１，Ｑ５２はモード切替用差動トランジスタ対、
Ｑ４３，Ｑ４４およびＱ５３，Ｑ５４はスキャン用差動
トランジスタ対である。
のスキャン付マスタースレーブＦＦの構成図、第３図は
ＥＣＬ回路による２入力ＯＲ／ＮＯＲの説明図、第４図
は従来のマスタースレーブＦＦの説明図である。 図中、Ｑ１０〜Ｑ１６はマスター段の通常回路、Ｑ２１
〜Ｑ２６はスレーブ段の通常回路、Ｑ４１，Ｑ４２およ
びＱ５１，Ｑ５２はモード切替用差動トランジスタ対、
Ｑ４３，Ｑ４４およびＱ５３，Ｑ５４はスキャン用差動
トランジスタ対である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野渡 親寛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−157638（ＪＰ，Ａ) 特開 昭52−132767（ＪＰ，Ａ) 特公 昭46−43927（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】データ取込み用のエミッタが共通接続され
てなる少なくとも１対のトランジスタ回路（以下差動ト
ランジスタ対と称する）、及び出力ラッチ用差動トラン
ジスタ対を備えるマスター段と、マスター段出力取込み
用差動トランジスタ対、及び出力ラッチ用差動トランジ
スタ対を備えるスレーブ段とからなるマスタースレーブ
型のフリップフロップ回路において、 該データ取込み用の差動トランジスタ対と該マスター段
出力ラッチ用差動トランジスタ対を、通常クロックによ
り切り換える第１の差動トランジスタ対と、 該マスター段にスキャンデータを取込む第２の差動トラ
ンジスタ対と、 該第１及び第２の差動トランジスタ対のエミッタ共通接
続部に各々のトランジスタが接続され、一方のトランジ
スタはスキャン用クロックを受ける第３の差動対トラン
ジスタとを有し、 また、該マスター段出力取込み用差動トランジスタと出
力ラッチ用差動トランジスタ対を、通常クロックにより
切り換える第４の差動トランジスタ対と、 スキャン時のラッチを行なう第５の差動トランジスタ対
と、 該第４及び第５の差動トランジスタ対のエミッタ共通接
続部に各々トランジスタが接続され、一方のトランジス
タはスキャン用クロックを受ける第６の差動トランジス
タ対とを有することを特徴とするフリップフロップ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158584A JPH0648779B2 (ja) | 1985-07-18 | 1985-07-18 | フリップフロップ回路 |
| DE8686401587T DE3677422D1 (de) | 1985-07-18 | 1986-07-16 | Flip-flop-schaltung vom master-slave-typ. |
| EP86401587A EP0209464B1 (en) | 1985-07-18 | 1986-07-16 | Master-slave type flip-flop circuit |
| KR8605745A KR900001776B1 (en) | 1985-07-18 | 1986-07-16 | The master-slave type flip-flop circuit |
| US06/886,828 US4779009A (en) | 1985-07-18 | 1986-07-18 | Master-slave type flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158584A JPH0648779B2 (ja) | 1985-07-18 | 1985-07-18 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218818A JPS6218818A (ja) | 1987-01-27 |
| JPH0648779B2 true JPH0648779B2 (ja) | 1994-06-22 |
Family
ID=15674881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158584A Expired - Lifetime JPH0648779B2 (ja) | 1985-07-18 | 1985-07-18 | フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4779009A (ja) |
| EP (1) | EP0209464B1 (ja) |
| JP (1) | JPH0648779B2 (ja) |
| KR (1) | KR900001776B1 (ja) |
| DE (1) | DE3677422D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975595A (en) * | 1987-06-12 | 1990-12-04 | National Semiconductor Corporation | Scannable register/latch circuit |
| GB2213008B (en) * | 1987-11-30 | 1992-01-29 | Plessey Co Plc | Improvements in or relating to flip-flops |
| US5001361A (en) * | 1988-05-13 | 1991-03-19 | Fujitsu Limited | Master-slave flip-flop circuit |
| FR2633052B1 (fr) * | 1988-06-17 | 1990-11-09 | Labo Electronique Physique | Circuit comparateur synchronise |
| US4970417A (en) * | 1988-07-07 | 1990-11-13 | Fujitsu Limited | Emitter coupled logic latch circuit |
| US5017814A (en) * | 1989-12-13 | 1991-05-21 | Tektronix, Inc. | Metastable sense circuit |
| JP2614345B2 (ja) * | 1990-04-20 | 1997-05-28 | 株式会社東芝 | スキャンフリップフロップ |
| US5134312A (en) * | 1991-04-25 | 1992-07-28 | Digital Equipment Corporation | Shared current source for alpha particle insensitive bipolar latch |
| US5155383A (en) * | 1992-02-03 | 1992-10-13 | Motorola, Inc. | Circuit and method of resetting a master/slave flipflop |
| US5391935A (en) * | 1993-07-22 | 1995-02-21 | International Business Machines Corporation | Assertive latching flip-flop |
| JP2861763B2 (ja) * | 1993-12-01 | 1999-02-24 | 日本電気株式会社 | 半導体集積回路 |
| US5541545A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | High speed bipolar D latch circuit with reduced latch clocking output corruption |
| JP2888182B2 (ja) * | 1995-10-09 | 1999-05-10 | 日本電気株式会社 | フリップフロップ回路 |
| JP3715066B2 (ja) * | 1997-03-25 | 2005-11-09 | 三菱電機株式会社 | 電流モードロジック回路 |
| US6140845A (en) * | 1998-12-04 | 2000-10-31 | The Texas A&M University System | Pseudo-dynamic differential flip-flop |
| JP2004072426A (ja) * | 2002-08-06 | 2004-03-04 | Renesas Technology Corp | マスタースレーブフリップフロップ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289979A (en) * | 1978-08-28 | 1981-09-15 | Burroughs Corporation | Transistorized master slave flip-flop having threshold offsets generated by circuit size variations |
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
| US4441075A (en) * | 1981-07-02 | 1984-04-03 | International Business Machines Corporation | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
| US4535467A (en) * | 1982-11-30 | 1985-08-13 | International Business Machines Corporation | Switch logic for shift register latch pair |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
| US4628277A (en) * | 1985-05-01 | 1986-12-09 | General Electric Company | Femtoammeter |
-
1985
- 1985-07-18 JP JP60158584A patent/JPH0648779B2/ja not_active Expired - Lifetime
-
1986
- 1986-07-16 KR KR8605745A patent/KR900001776B1/ko not_active Expired
- 1986-07-16 EP EP86401587A patent/EP0209464B1/en not_active Expired
- 1986-07-16 DE DE8686401587T patent/DE3677422D1/de not_active Expired - Lifetime
- 1986-07-18 US US06/886,828 patent/US4779009A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4779009A (en) | 1988-10-18 |
| EP0209464B1 (en) | 1991-02-06 |
| JPS6218818A (ja) | 1987-01-27 |
| KR900001776B1 (en) | 1990-03-24 |
| EP0209464A3 (en) | 1988-07-06 |
| DE3677422D1 (de) | 1991-03-14 |
| EP0209464A2 (en) | 1987-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845675A (en) | High-speed data latch with zero data hold time | |
| EP0800272B1 (en) | Periodic Waveform generating circuit | |
| KR100394841B1 (ko) | 데이터 래치 회로와 그 구동 방법 | |
| US3976949A (en) | Edge sensitive set-reset flip flop | |
| US4779009A (en) | Master-slave type flip-flop circuit | |
| US3971960A (en) | Flip-flop false output rejection circuit | |
| EP0330971A2 (en) | Flip-flop circuit | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| KR880008539A (ko) | 논리 집적 회로 | |
| EP0448263B1 (en) | Semiconductor integrated circuit device having a test circuit | |
| JP2560698B2 (ja) | ラツチ回路 | |
| US4771187A (en) | Bistable circuit | |
| JP2580289B2 (ja) | カスコード論理回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| KR100348123B1 (ko) | 래치 회로 | |
| JPH07131302A (ja) | レジスタ回路 | |
| JPH0366221A (ja) | ラツチ回路 | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JP2849222B2 (ja) | 半導体記憶装置 | |
| US3497718A (en) | Bipolar integrated shift register | |
| SU1027802A1 (ru) | Д-триггер | |
| KR100245080B1 (ko) | 디 플립-플롭 회로 | |
| KR900008101B1 (ko) | 트라이 스테이트 인버터를 이용한 플립플롭 | |
| US5541545A (en) | High speed bipolar D latch circuit with reduced latch clocking output corruption | |
| JPH061898B2 (ja) | 順序回路 |