SU1109687A1 - Устройство дл функционального контрол больших интегральных схем - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ . СХЕМ, содержащее блок аналоговых компараторов , первый и второй триггеры , два триггера пам ти, выходной триггер, блок задержки, блок комму тации, три входные и выходные клеммы клемму дл  подключени  объекта контрол , вход блока аналоговых компараторов соединен с клеммой дл  подключени  объекта контрол , а выходы раздельно соединены с первыми входами триггеров пам ти, вторые входы которых соединены с входом блока задержки и первой входной клеммой, выходы триггеров пам ти раздельно соединены с первым ;и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выг ход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, отличающеес  тем, что, с целью повьшени  частоты контрол  ; путем уменьшени  ширины зон неопределенности , выходной, первый и второй триггеры вьшолнены в виде iD-тригге§ ров, первые входы первого и второго (Л триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки с вторым входом выходного триггера, третий вход которого соединен с высо ходом второго триггера. о 00 ч1

Description

1 Изобретение относитс  к контрольно-измерительной технике, а более конкретно к измерительному оборудованию дл  полупроводниковых приборов и может быть использовано в системах автоматического контрол  динамического функционировани  цифровых узлов электронной аппаратуры. Известно устройство аналогового назначени , содержащее компараторы iiQii 1 подключенные своими входами к контролируемой БИС, схему управлени  строб-импульсами, св занную с компараторами, коммутатор, входы которого раздельно соединены с выходами компараторов и входной клеммо дл  подключени  источника эталонной информации, а выход коммутатора соединен с выходной клеммой дл  подключени  средств обработки результат контрол  C1} . Недостатком известного устройства  вл етс  относительно низка  частота контрол . Наиболее близким техническим решением к предлага.емому  вл етс  устройство , содержащее сопр гаемую цепь состо щую из инвертора и параллельно соединенных диодно-резистивных це почек, контактное устройство дл  включени  испытуемой БИС, блок анало говых компараторов, п ть триггеров, два из которыхJJ-триггеры пам ти, а осталь нЫе R -триггеры, узел коммутации , выполненный на логических эле ментах И-НЕ, блок коммутации, образованный двум  логическими элементами И-НЕ и четьфехвходовым элементом ИЛИ, линию задержки, инвертор, . два логических элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, шесть входных клемм дл  подключени  источников управл ющих сигнало и выходную клемму дл  вывода результата контрол  на информационную обра ботку 2J . Недостатком данного устройства  вл етс  относительно низка  частота контрол  БИС, обусловленна  наличием зон неопределенного состо ни  узлов устройства, имеющих место в начале и конце контролируемого периода, Ширин этих зон определ етс  разбросом задержек распространени  управл ющих сигналов, поступающих наR-входы В -триггеров и входы логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также шириной стробирующего сигнала, посту пающего на вторые входы)-триггеров и через линию задержки - fta входы ло 7 гических элементов И-НЕ блока коммутации . Так, при выполнении узлов устройства на микросхемах ЭСЛ-логики (например, серии 500), имеющих задержки переключени  сигналов пор дка 3-4 НС, точности установки указанных управл ющих сигналов относит тельно друг друга пор дка +1-2 не и длительности стробимпульса 3-5 не ширина указанных зон составит 10-15 не. Дл  гарантированного обеспечени  достоверности контрол  строб-импульс необходимо устанавливать так, чтобы его длительность не перекрывалась |шириной зоны, т,е, не позднее, чем за 10-15 НС до конца периода. Если, например, период контрол  равен 100 НС, то строб-импульс устанавливают в интервале 5-85 не. Это приводит к снижению частоты функционального контрол , поскольку с увеличением частоты уменьшаетс  рабочий интервал , где возможно установление строб-импульса. При этом известное устройство обеспечивает лишь контроль БИС с рабочими частотами, не превьш1ающими 20 МГц (50,0 не), в противном случае не исключена возможность попадани  контролируемого сигнала в зону неопределенности с низ|кой достоверностью контрол . Цель изобретени  - повышение частоты контрол  путем уменьшени  ширины зон неопределенности. Поставленна  цель достигаетс  тем, что в устройстве дл  функционального контрол  БИС, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера пам ти, выходной триггер, блок задержки, блок коммутации , три входные и выходную клеммы , клемму дл  подключени  объекта контрол , вход блока аналоговых компараторов соединен с клеммой дл  подключени  объекта контрол , а выходы раздельно соединены с первыми входами триггеров пам ти, вторые входы которвк соединены с входом блока задержки и первой входной клеммой,выходы триггеров пам ти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, выходной,.первый и второй триггеры вьтолнены в виде -триггеров, первые входы первого и

второго триггеров раздельно соединены с второй и третьей входньми клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки - с вторым входом вьгходного триггера , третий вход которого соединен с выходом второго триггера.

При таком вьтолнении предлагаемое устройство позвол ет исключить вли  ние на ширину зоны задержек распространени  управл ющих сигналов, поступающих на D -входы управл ющих триггеров (первого и второго) з.а счет одновременного стробировани  триггеров пам ти и управл ющих триггеров а также исключить вли ние длительности строб-импульса на ширину зоны за счет прив зки работы выходного триггера к временному положению задержанного строб-импульса и тем самым свести ширину зоны неопределенности к точности установки управл ющих сигналов относительно друг друга, т, е, к 1-2 НС. Это, в свою очередь, позволило значительно повысить частоту контрол  (до 100 МГц при длительности строб-импульса 5 НС, т.е. в 5 раз по,

сравнению с известным техническим решением).

На фиг. 1 изображена функциональ-: на  схема устройства дл  функционального контрол  БИС по одному выводуJ на фиг. 2 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов, вьшолненный на усилител х 2 и 3, триггеры 4 и 5 пам ти ,выходной триггер 6, триггеры 7 и 8, блок 9 задержки, блок 10 коммутации , вьшолненный на логических элементах И 11 и 12, ИЛИ 13, клемму 14 дл  подключени  объекта контрол , входные клеммы 15-17 и выходную клемму 18.

Первые входы усилителер 2 и 3 блока 1 аналоговых компараторов соединены с клеммой 14 дл  подключени  контактного устройства с испытуемой БИС (не показано). Вторые входы усилителей 2 и 3 соединены с источниками 19 (,.) и 20 (Ыонр) опорных напр жений , задающих программируемые значени  логических уровней 1 и О соответственно . Выходы усилителей 2 и 3 раздельно соединены с первыми входами триггеров 4 и 5 пам ти.

предназначенных дл  запоминани  выходных состо ний соответствующих усилителей. Усилитель 2 конструктивно объединен с триггером 4 пам ти и выполнен на микросхеме 597СА1. Аналогичным образом усилитель 3 совмещен с триггером 5 в указанной микросхеме . Вторые входы триггеров 4 и 5 соединены с первыми входамиТ)-триггеров 7 и 8, входом блока 9 задержки и входной клеммой 15 устройстваi Триггер 7 служит дл  временного хранени  сигнала управлени  выбором соответствующего коммутатора, триггер 8 - дл  временного хранени  сигнала управлени  работой выходного триггера 6, служащего дл  формировани  сигнала , несущего информацию о результате контрол  (годен-брак). Триггеры 6-8 выполнены на микросхемах 500ТМ23 Выходы триггеров 4 и 5 пам ти раздельно соединены с первыми входами логических элементов И 11 и 12, образующими первый и второй входы блока 10 коммутации; выходы триггера 7 раздельно соединены с вторыми входами этих элементов, образующими третий и четвертый входы блока 10 коммутации. Логические элементы И 11 и 12 дл  пропускани  сигналов с выходов триггеров 4 и 5 пам ти на логический элемент ИЛИ 13 по сигналам управлени  с триггера 7. Логический элемент ИЛИ 13 предназначен дл  пропускани  сигналов на вход выходного триггера 6. Блок 10 коммутации выполнен на микросхеме 500 ЛК 117. Второй вход выходного триггера 6 соединен с выходом триггера 8, а третий вход триггера 6 - с выходом блока 9 задержки , служащего дл  задержки стробимпульса , поступающего на входную клемму 15 устройства, на врем  переключени  триггеров 4 и 5 и элементов блока 10 коммутации (в данном случае врем  задержки составл ет 6 не). Блок 9 задержки выполнен на микросхемах серии 500. Входна  клемма 16 служит дл  подключени  источника эталонной информации (не показан), входна  клемма 17 - дл  подключени  источника управл ющих сигналов записи-считьгоани  информации (не показан ),а выходна  клемма 18 - дл  подключени  средств обработки информациирезультата контрол (не показаны).

Работа устройства при контроле . БИС по одному выводу происходит следующим образом. На входную клемму 14 устройства (входы усилителей 2 и 3 блока аналоговых компараторов) поступает импульсна  последовательность (отклик испытуемой БИС на воздействие) с заданной частотой контрол  (фиг, 2а), В блоке 1 аналоговых.компараторов происходит сравнение сигналов этой последовательности суровн ми 1 и 0, задаваемыми источниками 19 и 20 опорных напр жений. На входную клемму 16 и, следовательно, второй вход триггера 7 поступает сигнал эталонной информации (фигч 2§), на входную клемму 17 (второй вход триггера 8) поступает сигнал ,управлени  работой выходного триггера (фиг, 26)-, По дос тижении контролируемым сигналом уровн  О (фиг, 2cfj момент времени t ) срабатывает усилитель 3 блока 1 аналоговых компараторов, и на его выходе формиру втс  сигнал, показанньй на фиг, 2.Аналогичным образом в момент времени t 2 срабатьшает усилитель 2 (фиг, 2о), С приходом стробирзтощего импульса на входную клемму 15 и. следовательно,вторыевходы триггеров 4-8 (фиг, момент времениtg), в последние записьшаетс  информаци , установленна  на первых входах наз ванных триггеров. При этом на выходе триггера А устанавливаетс  сигнал, показанный на фиг, , На выходе триггера 5 - сигнал, показанный на фиг, 2j; на пр мом и инверсном выходах триггера 7 - сигналы,показанные: на фиг, 2йуЛ, соответственно на вькоде триггера 8 - сигнал, изоб-раженный на фиг. 2, Выходные сигналы, поступающие с. пр мого и инверсного выходов триггера 7 на входы блока 10 коммутации, разрешают прохождение сигналов с выходов триггеров 4 и 5 пам ти на вход выходного триггера 6, Если,на входную клемму 16 (первьй вход триггера 7) приходит 1, то через блок 10 коммутаций разрешено прохождение сигнала с выхода триггера 4, если О, то проход т сигналы с выхода триггера 5. Выходна  информаци  с выхода блока 10 коммутации (фиг. ) посредством задержанного в блоке 9 стробимпульса (фиг, 2н, момент времени / ) переписываетс  в триггер 6 йри сигнале разрешени  с выхода триггера 8 (О - сигнал разрешени , 1 - сигнал запрета). Если контролируема  импульска  последовательность сигналов соответствует по своим уровн м   заданным значени м О и 1, а также соответствует своему ожидаемому местоположению, фиксируемому стробимпульсом , поступающим на входную 1слемму 15, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируема  БИС  вл етс  год- ной, В противном случае на выходе триггера б формируетс  сигнал несоответстви  входной импульсной поеледовательности заданньы значени м, т, е, сигнал Брак (фиг, 20, момент временк-Ь ). Таким образом, в предлагаемом устройстве обеспечиваетс  одновременна  запись-сигнальной и управл ющей информации в соответстующие триггеры пам ти и управл ющие триггеры посредством строб-импульса. Тем самым исключаютс  задержки распространени  управл ющих сигналов в узлах устройства, вли ющие на ширину зоны неопределенности. Кроме того, изменение пути прохождени  строб-импульса с выхода блока задержки на выходной триггер (не через блок коммутации, как имеет место в известном устройстве , а.мину  его) также позволило исключить вли ние длительности стробимпульса на ширину зоны неопределенности , Преимущество предлагаемого устройства заключаетс  в повьшении частоты и, следовательно, достоверности контрол  схем с высокими рабочими частотами .

8

Claims (1)

1. УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ . СХЕМ, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходные клеммы^ клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которых соединены с входом блока задержки и первой входной клеммой, выходы триггеров памяти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, отличающееся тем, что, с целью повышения частоты контроля путем уменьшения ширины зон неопределенности, выходной, первый и второй триггеры выполнены в виде -триггеров, первые входы первого и второго триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки с вторым входом выходного триггера, третий вход которого соединен с выходом второго триггера.

   SU .... 1109687