SU1149268A1 - Устройство дл записи и коррекции программ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ЗАПИСИ И КОРРЕКЦИИ ПРОГРАММ, содержащее блок клавиатуры, блок формировани  и коммутации адресов, блок оперативной пам ти, блок индикации и блок внешней пам ти, причем блок формировани  и коммутации адресов содержит первый и второй регистры, первый выход блока клавиатуры соединен с входами записи первого и второго регистров блока формировани  и коммутации адресов, второй выход блока клавиатуры соединен с информахщонными входами первого и второго регистров блока формировани  и коммутации адресов, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены блок задани  режима, блок сравнени , блок записи в посто нную пам ть и коммутатор, а в блок формировани  и коммутации адресов введены сумматор , схема сравнени , первый и второй коммутаторы -и счетчик, причем блок записи в посто нную пам ть содержит генератор импульсов, первый и второй счетчики, первый и второй мультиплексоры, одновибратор, дешиф-i ратор, первый и второй преобраэователи уровней сигналов, блок посто нной пам ти, схему сравнени , триггер четьфе элемента И и элемент НЕ, блок задани  режима содержит коммутатор, триггер, переключатель, два элемента задержки, элемент И, элемент ИЛИ и два элемента И-НЁ, причем третий, четвертый, п тый, шестой и седьмой выходы блока клавиатуры соединены соответственно с управл ющим входом коммутатора, первым входом первого элемента И-НЕ, первым входом элемента ИЛИ, первым входом элемента И и управл ющим входом переключател  блока задани  режима, § выход готовности блока внешней пам ти соединен с первым информационным (Л входом коммутатора блока задани  режима, выход коммутатора блока задани  режима соединен с первым дом триггера и через первый элемент задержки с вторым входом триггера и первым входом второго элемента И-НЕ, выход которого через второй элемент задержки соединен с вторым входом элемента И и счетным входом счетчика блока формировани  и коммутации адресов , выход элемента И блока задани  режима соединен с вторым входом элемента ШШ, выход которого соединен с первым информационным входом переключател  блока задани  режима, вход обращени  устройства соединен с вторым информационным входом переключател  блока задани  режима, выход которого соединен с входом чтени  блока внешней пам ти и первым входом триггера блока записи в посто нную пам ть, выход триггера блока задани  режима соединен с входом обращени  блока оперативной пам ти, информа

Description

ционный выход которого соединен с первым входом коммутатора и первым входом блока сравнени , выход блока сравнени  соединен с вторым входом первого элемента И-НЕ блока задани  режима, выход первого элемента И-НЕ блока задани  режима соединен с вторым входом второго элемента И-НЕ блока задани  режима, информационный выход первого регистра блока формировани  и коммутации адресов соедине с входом первого операнда сумматора и с первым информационным входом первого коммутатора, выход которого соединен с входом блока индикации, информационньй выход второго регистра блока формировани  и коммутации адресов соединен с вторым информационным входом первого коммутатора и первым входом схемы сравнени , выход которой соединен с третьим-входом второго элемента И-НЕ блока задани  режима, вход записи счетчика блока формировани  и коммутации адресов соединен с первым выходом блока клавиатуры , информационный выход счетчика соединен с вторым входом схемы сравнени , третьим информационным входом первого коммутатора, входом второго сумматора и адресным входом блока оперативной пам ти, адресный вход устройства соединен с первым информационным входом второго коммутатора блока формировани  и коммутации адресов, выход которого соединен с четвертым информационным входом первого коммутатора блока формировани  и коммутации адресов, адресными входами блока внешней пам ти, адресными входами блока посто нной пам ти, блока записи в посто нную пам ть, первый выход блока клавиату|ры соединен с управл ющими входами

первого и второго коммутаторов блока формировани  и коммутации адресов второй выход блока клавиатуры соедиг иен. с вторым информационным входом коммутатора, вьгход которого соединен с вторым входом блока индикации, входом блока сравнени , с информационными входами блока оперативной пам ти, блока внешней пам ти, с информационным входом первого мультиплексора , блока записи в посто нную пам ть, восьмой, дев тый и дес тый выходы блока клавиатуры соединены соответственно с управл к цим входом коммутатора, с входом записи блока

внешней пам ти, с первь|м входом первого элемента И блока записи в посто нную пам ть, выход первого элемента И блока записи в посто нную пам ть соединен с вторым входом триггера, единичный выход которого соединен с входом разрешени  счета первого счетчика и счетным входом второго счетчика блока записи в посто нную пам ть,выход генератора импульсов соединен со счетным входом первого счетчика, информационный выход которого соединен с первыми входами второго и третьего элеметов И блока записи в посто нную пам ть, выход переполнени  первого счетчика блока записи в посто нную пам ть через элемент НЕ соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента И блока записи в посто нную пам ть, выход схемы сравнени  блока записи в посто нную пам ть соединен с вторым входом четвертого элемента И, выход которого соединен с информационным входом второго счетчика, информационый выход которого соединен с информационными входами первого и второго мультиплексоров и первым входо дешифратора блока записи в посто нную г лм ть, выходы первого и второго мультиплексоров блока записи в посто нную пам ть соединены соответственно с первым и вторым входам ) сравнени , выход первого мультиплексора блока записи в посто нную пам ть соединен с вторым входом второго элемента И, выход которого соединен с вторым входом дешифратора и первым входом первого преобразовател  уровней сигналов, выход которого соединен с информационным входом блока посто нной пам ти и через второй преобразователь уровней с вторым входом мультиплексора и с третьим информационным входом коммутатора, вькод второго счетчика блока записи в посто нную пам ть через одновибратор соединен с вторым входом первого элемента И блока записи в посто нную пам ть и с вторым информационньм входом коммутатора блока задани  режима, выход дешифратора блока записи в посто нную пам ть соединен с вторым входом первого преобразовател  уровней сигналов , информационньй выход блока внешней пам ти соединен с четвертым информационным входом коммутатора и  вл етс  информационным выходом уст1149268 ройства, одиннадцатьй выход блокаклавиатуры соединен с входом чтени  блока оперативной пам ти.

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  отладки программ микроЭВМ и микропроцессорных устройств. Известно устройство отладки прог рамм дл  посто нного запоминакнцего устройства, содержащее блок регистров , распределитель, блоки формировани  адреса и адреса участка, блок управлени , запоминающее устройство без разрушени  информации, блок приема и выд-ачи команд, блок подключени  посто нного запоминакиде го устройства, числовые, адресные и командную шины l . Недостатками данного устройства  вл ютс  отсутствие возможности занесени  откорректированной программы в ПЗУ, а также необходимость ручного набора адреса исправл емой команды, что затрудн ет корректиров ку, св занную со значительными изменени ми программ. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  отладки программ, со держащее блок клавиатуры, регистры, оперативную пам ть, перфоратор, накопитель на магнитной ленте 2J. Недостатками известного устройст ва  вл ютс  необходимость применени дополнительной аппаратуры дл  занесени  программ в посто нное запоминакицее устройство, а также сложност введени  пропущенных команд и, как следствие, низка  производительност при отладке программ. Целью изобретени   вл етс  повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  записи и коррекции программ, содержащее блок клавиатуры, блок формировани  и ком мутации адресов, блок оперативной пам ти, блок индикации и блок внешней пам ти, причем блок формировани  и коммутации адресов содержит первый и второй регистры, первь(й вькод блока клавиатуры соединен с входами записи первого и второго регистров блока формировани  и коммутации адресов, второй выход блока клавиатуры соединен с информационными входами первого и второго регистров блока формировани  и коммутации адресов, введены блок задани  режима , блок сравнени , блок записи в посто нную пам ть и коммутатор, а в блок формировани  и коммутации адресов введены сумматор, схема сравнени  первый и второй коммутаторы и счетчик, причем блок записи в посто нную пам ть содержит генератор импульсов, первый и второй счетчики, первьй и второй мультиплексоры , одновибратор, дешифратор, первый и второй преобразователи уровней сигналов, блок посто нной пам ти, схему сравнени , триггер, четыре элемента И и элемент НЕ, блок задани  режима содержит коммутатор, триггер, переключатель,два элемента задержки, элемент И, элемент ИЛИ и два элемента И-НЕ, причем третий, четвертый, п тый,шестой и седьмой выходы блока клавиатуры соединены соответственно с управл ю1цим входом коммутатора, первым входом первого элемента И-НЕ, первым входом элемента ШШ, первым входом элемента И и уп14авл ющим входом перек:вочател  блока задани  режима, выход готовности блока внешней пам ти соединен с первым информахшонным входом коммутатора блока задани  режима, выход коьо утатора блока задани  режима соединен с nepaiM входом триггера и через первый элемент задержки с вторьм входом триггера и первьм входом второго элемента И-НЕ, выход которого через второй элемент задержки соединен с вторьм входом элемента И и счетнь входом счетчика блока формировани  и коммутации адресов , выход элемента И блока задани  режима соединен с вторым входом элемента ИЛИ, выход которого соединен с первьм информационным входом переключател  блока задани  режима, вход обращени  устройства соединен с вторым информационным входом переключател  блока задани  режима, выход которого соединен с входом чтени  блока внешней пам ти и первым входом триггера блока записи в посто нную пам ть, выход триггера блока задани  режима соединен с входом обращени  блока оперативной пам ти информационньй выход которого соединен с первым входом коммутатора и первым входом блока сравнени , выход блока сравнени  соединен с вторым входом первого элемента И-НЕ блока задани  режима, выход первого элемента И-НЕ блока задани  режима соединен с вторым входом второго элемента И-НЕ блока задани  режима, информационньй вькод первого регистра блока формировани  и коммутации адресов соединен с входом первого операнда сумматора и с первым информационным входом первого коммутатора выход которого соединен с входом блока индикации, информационный выхой второго регистра блока формировани  и коммутадаи адресов соединен с вторым информационным входом первого коммутатора и первым входом схемы сравнени , вькод которой соединен с третьим входом второго элемента И-НЕ блока задани  режима, вход записи счетчика блока формировани  и коммутации адресов соединен с первым выходом блока клавиатуры, информационный выход счетчика соединен с вторьм входом схемы сравнени  третьим информационным входом первого коммутатора, входом второго операнда сумматора и адресным входом блока оперативной пам ти, адресный вход устройства соединен с первым информационным входе второго коммутатора блока формировани  и коммутации адресов, вькод которого соединен с четвертьи информационным входом первого коммутатора блока формироваНИИ и коммутации адресов, адресными входами блока внешней пам ти, адресньй4и входами блока посто нной пам ти блока записи в посто нную пам ть, первьй выход блока клавиатуры соедиг ней с управл ющими входами первого и второго коммутаторов блока формиро вани  и коммутации адресов, второй выход блока клавиатуры соединен с вторым информационным входом коммута-j тора, выход которого соединен с вторым входом блока индикации, входом блока сравнени , с информационными входами блока оперативной пам ти, блока внешней пам ти, с информационным- входом первого мультиплексора, блока записи в посто нную пам ть, восьмой, дев тьй и дес тый выходы блока клавиатуры соединены соответственно с управл ющим входом коммутатора , с входом записи блока внешней пам ти, с первым входом первого элемента И блока записи в посто нную пам ть, выход первого элемента И блока записи в посто нную пам ть соединен с вторым входом триггера, единичный выход которого соединен с входом разрешени  счета первого счетчика и счеткым входом второго счетчика блока записи в посто нную пам ть , выход генератора импульсов соединен со счетным входом первого счетчика , информационный выход которого соединен с первыми входами второго и третьего элементов И блока записи в посто нную пам ть, выход переполне ни  первого счетчика блока записи в посто нную пам ть через элемент НЕ соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента И блока записи в посто нную пам ть, выход схемы сравнени  блока записи в посто нную пам ть соединен с вторым входом четвертого элемента И, выход которого соединен с информационным входом второго счетчика , информационный выход которого соединен с информационными входами первого и второго мультиплексоров и первым входом дешифратора блока запи си в посто нную пам ть, выходы первого и второго мультиплексоров блока записи в посто нную пам ть соединены соответственно с первым и вторым входами схемы сравнени , выход первого мультиплексора блока записи в посто нную пам ть соединен с вторым входом второго элемента И, выход которого соединен с вторым входом дешифратора и первым входом первого преобразовател  уровней сигналов, выход которого соединен с информационным входом блока посто нной пам ти и через второй преобразователь уровней с вторым входом мультиплексора и с третьим информационным входом коммутатора, выход второго счетчика блока записи в посто нную пам ть через одновибратор соединен с вторым входом первого элемента И блока записи в посто нную пам ть и с вторым информационным входом коммутатора блока задани  режима, выход дешифратора блока записи в пос то нную пам ть соединен с вторым входом первого преобразовател  уров ней сигналов, информациоиньй выход блока внешней пам ти соединен с четвертым информационным входом коммутатора и  вл етс  информационнь1м выходом устройства, одиннадцатый выход блока клавиатуры соединен с входом чтени  блока оперативной пам ти. На фиг. 1 приведена структурна  схема устройства дл  записи и корре ции программ; на фиг. 2 - структурные схемы блока записи в посто нную пам тьi на фиг. 3 - блок формировани  и коммутации адресов; на фиг.4 блок задани  режима. Устройство содержит блок 1 задани  режима, блок 2 сравнени , блок 3 формировани  и коммутации адресов блок А индикации, блок 5 оперативной пам ти, коммутатор 6, блок 7 клавиатуры, блок 8 записи в посто н . кую пам ть, блок 9 внешней пам ти; вход 10 блока 1, вьпсод 11 блока 7, входы 12-17 блока 1, блока 3 формировани  и коммутации адресов, блоков 5 и 8, блока 9 внешней пам ти и коммутатора 6, выходы 18-20 блока 1, выходы 21 и 22 блоков 9 и 8, выход 23 блока 3 формировани  и коммутации адресов, выход 24 сигнала Совпадение блока 2 сравнени , адресные входы 25 блоков 8 и 9, адрес ный вход 26 блока 5, адресный вход 27 устройства, выход 28 блока 7, информационные входы 29 и 30 блока 3 формировани  и коммутации адресов и коммутатора 6, выход 31 индикации блока 3 формировани  и коммутации адресов, выход 32 коммутатора, выходы 33 и 34 блоков 8 и 9 и триггер 35, элемент И 36, генератор 37 импульсов , счетчик 38, элемент НЕ 39, элементы И 40 и 41, мультиплексор 42, схему 43 сравнени , элемент И 4 счетчик 45, мультиплексор 46, однов ратор 47, дешифратор 48, преобразователи 49 и 50 уровней сигналов; 686 блок 51 посто нной пам ти, выход 52 мультиплексора 42, выход 53 мультиплексора 46, выход 54 схемы сравнени , вход/выход 55 блока 51, выход 56 преобразовател  50 уровн , счетчик 57, регистры 58 и 59, схему 60 сравнени , сумматор 61, коммутаторы 62 и 63, входы 64-66 занесени  информации счетчика.и регистров, входы 67 и 68 коммутаторов, коммутатор 69, элемент 70 задержки, элементы И-НЕ 71 и 72, элемент 73 задержки, элемент И 74, элемент ИЛИ 75, триггер 76, переключатель 77, входы 7882 . Блок 9 обеспечивает стирание, запись хранение к вьщачу по выходу 34 на вход коммутатора 6 и выход устройства кодов программ, а также формирование на выходе 21 стробового импульса, сопровождающего при чтении установление на выходе блока кода, считьшаемого с блока посто нной пам ти слова, или конец операции при стирании и записи кода в блок посто нной пам ти. Задание вида операции производитс  по входу 16 с блока 7, стробовый сигнал начала операции подаетс  с выхода 19 блока 1, коды записываемых в блок посто нной пам ти слов пересылаютс  с выхода 32 коммутатора 6. Блок 8 служит дл  записи кодов в блок посто нной пам ти, считывани  информации на вход ко «1утатора 6 и формировани  на выходе 22 стробового импуль-. са окончани  записи слова в блок посто нной пам ти. Сигнал Запись подаетс  по управл ющему входу 15 с выхода 11 блока 7, стробовый сигнал начала записи - с выхода 19 блока 1, код прожигаемого слова поступает с выхода 32 коммутатора 6. Блок 8 обес печивает также формирование и индикацию сигнала неисправимой ошибки, возникающей при программировании лишнего разр да или при несоответствии адресации блока посто нной пам ти паспортным данным. Кою утатор 6 служит дл  подключени  на вход блсжа пам ти, в который записываетс  информаци , выхода блока-источника информации. В качестг не последнего могут выступать блоки 5-9, соединенные своиьш выходами с информационнь ш входами коммутатора . Приемникаьш могут быть блоки 5, 8 и 9, соединенные своиими информационными входами;i с выходом 32 коммутатора 6, а также блок 4 индикации , посто нно воспроизвод щий код выхода коммутатора на световом табло. Адрес коммутируемого канала задаетс  по управл к цему входу 17 блока 7.

Блок 7, соединенный информационным выходом 28 через вход блока 3 . формировани  и коммутации адресов с информационными входами счётчика 57 адресов, регистров 58 и 59, а также через коммутатор 6 - с информационнь1ми входами блоков 5, 8 и 9 и блока 4 индикации, осуществл ет подачу начального и конечного адресов выбираемого сегмента пам ти с произвольным доступом блока 5 и кода смещени  адреса внешней пам ти относительно адреса в блок 3, подачу кодов слов в запоминающие устройства с их одновременной индикацией блоком 4,

Выкод 11 блока 7 соедин етс  груповыми лини ми св зи с входами 12, 13, 16 и 17 блока 1, блока 3 формир вани  и коммутации адресов, блока 9 внешней пам ти, коммутатора 6 и одиночными лини ми св зи с входами 14 и 15 блока 5 пам ти с произвольным доступом и блока 8.

С выхода 11 блока 7 задаютс  режим работы устройства (работы с вычислительным устройством, автоматического чтени , контрол  или записи участка программы, однократного чтени  или записи по адресу), вид выполн емой операции - запись в блок 5 (вход 14), запись в блок 9 внешней пам ти (вход 16) прожиг блока 51 (входы 15 и 78), стирание информации в блоке 51 (вход 16),

Управл кйций выход служит также дл  подачи стробов занесени  информации в счетчик 57 (вход 64) и ре .гистры 58 и 59 (входы 65 и 66) дл  разрешени  или запрещени  подачи синала сравнени  на элемент И-НЕ 71, (вход 79) дл  подачи стробового сигнала Пуск (вход 80) в блок 1.

Блок t формирует на выходах 18 и 19 сигналы стробировани  счетчика 57 адресов, блоков 9 и 8, а также н выходе 20 сигнал Выбор микросхемы блока 5, используемый последним при записи информации. Необходима  длительность цикла считывани  информации с блока внешней пам ти обеспечиваетс  элементами 70 и 73 задержки, длительность импульса Выбор микросхемы в режиме записи и момент его подачи - элементом 70, котора  также задерживает прохождение стробового импульса с коммутатора 69 на элемент И-НЕ 71 до момента установлени  сигнала сравнени  на втором ее входе

Элемент И-НЕ 71 служит дл  запрещени  или разрешени  прохождени  стробового сигнала на счетчик 57 и элемент И 74 по уровн м сигналов со схем 2 и 60 сравнени  сигнала по входу 79.

Блок 3 формировани  и коммутации адресов осуществл ет адресацию блоков 5, 8 и 9, с помощью коммутатора 62 по выходу 31 производит выдачу кодов текущего адреса блоков 5 и 9 и блока 5 конечного адреса и кода смещени  в блок 4 индикации, выполн ет коммутацию коммутатором 63 адреса блока 9 внешней пам ти с внешнего источника адреса, поступающего на вход 27, или осуществл ет с выхода сумматора 61 формирование схемой 60 сравнени  сигнала Окончание операции при совпадении текущего адреса блока 5 и конечного адреса, записанного в регистре 58.

БЛОК 8 обеспечивает подачу импульсов высокого напр жени  в режиме прол; 1 3 на информационные входы-выходы 5./ блока 51, а также на входы Питание и Выбор микросхемы путем инверсии и умощнени  импульсов с выходов дешифратора 48 и элемента И 40 преобразователем 49 уровней сигналов. Дешифратор 48, соединенный адресньм входом с выходом счетчика 45 прожигаемого разр ди -и управл ющим входом с выходом элемента И 40, формирук цего импульс записи при единичном значении программируемого разр да , служит дл  подачи импульса прожига через преобразователь 49 уровн  на тот вход блока 51, который подлежит программированию. Генератор 37 тактовых импульсов, счетчик 38, элемент НЕ 39, элементы И 40 и 41 предназначены дл  формировани  пос ,ледовательности импульсов записи ( элемента 40) и чтени  (выход элемента 4,1) с заданной длительностью и скважностью. Триггер 35, соединенный выходом со схемами установки в ноль счетчиков 38 и 45, управл ет работой, последних, устанавли9 ва  их в исходное (нулевое) состо ние и разреша  или запреща  изменение значений на выходе. Счетчик 45 номера программируемого разр да (кроме дешифратора) задает номер коммутируемого канала мультиплексору 42, пропускающему поразр дно код программируемого слова и мультиплексору- 46, входом которого  вл етс  информационный выход блока 51, пропускаемый через преобразователь 50 уровн . Разр д программируе мого слова с выхода мультиплексора 42 проходит на третий вход элемент И 40 и в зависимости от значени  пропускает или запрещает прохождени импульса записи на его выход. Одноразр дна  схема 43 сравнени  вьшолн ет сравнение значений разр дов программируемого слова и выхода блока 51, разреша  проход импульса чтени  через элемент И 44 на счетчик 45 разр дов при совпадении и запреща  при несовпадении, а также, вырабатывает и индицирует сигнал Неисправима  ошибка, если значени разр да блока 51 равно 1, а програм мируемого слова - 0. Устройство работает следующим Ьбразом. I Отладки программ осуществл ют выполнением операций первоначального занесени  кодов команд программы с блока 7 в блок 5, визуальной про верки по индикации блока 4 правильности занесени  кодов программы, перезаписи программы в блок 9, конт рол  перезаписи сравнением содержимого блоков 5 и 9 схемой 2 сравнени вы влени  ошибок в программе путем анализа ее выполнени  на вычислительном устройстве, подключаемом к блоку 9 внешней пам ти (если конкретное выполнение ВУ не допускает размещение программы во внешней пам ти , последн   также может быть пе реписана с блока внешней пам ти в пам ть ВУ через стандартные блоки параллельного обмена) корректировки программы в блоках 5 и 9 и записи ее отлаженного варианта (в случае необходимости) в интегральные схемы блока 51. Корректировка программы может заключатьс  в исправлении кодов команд , вставке или удалении отдельных команд, или целых блоков программы . Исправление ошибок в кодах 68 команд в зависимости от вида ошибки (замена 1 на О или О на Г ) и с интегральных схем перепрограммируемых посто нных запоминающих устройств (ИС ПИЗУ), примен емых в блоке 9, может быть выполнено непосредственной записью правильного кода в блок внешней пам ти с блока 7 либо с предварительным исправлением информации в блоке 5, стиранием содержимого блока -9, записью в блок 9 исправленной программы, сравнением содержимого блоков 5 и 9 с целью контрол  правильности записи информации . При вставке или удалении команд программа переписываетс  из блока внешней пам ти в блок пам ти с произвольным доступом, причем та часть программы, в которой изменилась нумераци  команд, переписываетс  с соответствующим смещением адресации блока 9 относительно блока 5, задаваемьм с блока 7.После записи добавл емых команд исправленна  программа вновь заноситс  в блок внешней пам ти. Помимо отладки программ устройство позвол ет также дублировать содержимое блока 51 с программами или таблицами, записанными ранее, исправл ть восстановившиес  или запрограммировавшиес  в процессе эксплуатации разр ды, осуществл ть контроль правильности занесенной в блок 51 информации. При дублировании содержимого блока 51 эталонна  схема устанавливаетс  в блоке 8, после переписи информации со схемы в блок 5 пам ти она замен етс  на схему, подлежащую программированию (прожигу). Управление работой устройства осуществл етс  с блока 7, при этом устройство может записьгаать коды команд с блока 7 в один из блоков 5 и 9 или программировать блок 51, переписывать информацию из одного блока пам ти в другой, переписывать информацию в выбранный блок пам ти, сравнивать содержимое блока 5 пам ти с содержимым внешней пам ти блока 51 или с кодом, набираемым на блоке 7, индицировать содержимое блоков пам ти , выхода блока 7 или блока 51, выводить информацию из внешней пам ти по запросу и адресации другого стройства. Вид операции, выполн емой устройтвом , задаетс  с помощью переключа-, елей блока 7.

Адреса блоков 5 и 9 могут совпадать или различатьс  на величину, задаваемую с блока 7, адрес внешней пам ти может вводитьс  также извне устройства по входу 27. Формируемые адреса и смещение индицируютс  на блоке 4 индикации.

Перед началом выполнени  операций 1C помощью переключателей блока 7

задаетс  вид выполн емой операции, режим подачи стробовых сигналов в блок 7 формировани  и коммутации адресов (одиночный или автоматический ) , разр д Разрешение операции сравнени , устанавливаютс  коды управлени  коммутаторами 6, 62 и 63, в блок 3 пересылаютс  коды начального и конечного адресов, пёресьшаетс  код смещени  адресов блока 8 относительно адресов блока 5. Подачей стробового импульса Пуск осуществл етс  запуск устройства. Если производитс  пересьшка информации с внешней пам ти на выход устройства .по запросу и адресации с другого устройства, задание адресов и смещение не производ тс  и стробовьй импульс с блока 7 не подаетс . При пересыпке начального и конечного адресов и кода смещени  в счетчик 57 и регистры 58 и 59 блока 3 переключател ми блока 7, соединенными с управл к цими входами коммутатора 6, набираетс  код канала блока 7, что позвол ет контролировать набираемые коды на световом табло блока 4. На информационном выходе блока 7 набира етс  код пересьшаемого слова и с управл кщего выхода через вход блока 3 подаетс  строб занесени  в выбранньй регистр или счетчик, фиксирующий установленную на соединенных параллельно информационных входах блоков 57-59 информацию.

Изменение кода счетчика 57 производитс  импульсами, подаваемыми на стробовый вход 18 счетчика с первого выхода блока 1. По достижении кодом на выходе значени  конечного адреса, зафиксированного регистром 58, на выходе 23 блока устанавливаетс  сигнал совпадени , формируемый схемой 60 сравнени , запрещающий прохождение импульсов через элемент И-НЕ 71 блока 1 на стробовый вход 18 счетчика. 57.

Адрес блока 5 пам ти подаетс  непосредственно с выхода 26 счетчика 57, адрес внешней пам ти и блока 51 либо пропускаетс  коммутатором 63 от внешнего источника, либо получаетс  суммированием кодов счетчика 57 и регистра 59 смещени  на сумматоре 61.

Формирование импульсов стробировани  счетчика адреса осуществл етс  блоком 1 по стробовым импульсам,

пропускаемым по входу 22 переключателем 69 с блока 8 при выполнении операции программировани  блока 51 или же по входу 21 с блока 9 во всех остальных случа х. Инвертированный импульс с выхода переключател  69 через элемент 70 задержки подаетс  на вход элемента И-НЕ 71. Если на двух других его входах держитс  .высокий потенциал, стробовый

импульс проходит на выходе 18 блока 1, если при кысоком потенциале на шине 79 Разрешение на втором входе элемента 72 установитс  высокий потенциал , соответствующий несовпадению кодов на входах блока 2, элемент 71 также, как и при совпадении кодов на входе схемы 60, запретит проход стробовых импульсов на выход 18 блока 1 и навход элемента 73

0 задержки. При низком потенциале на шине 79 Разрешение вли ние результата сравнени  кодов блоком 2 на прохождение импульсов через элемент И-НЕ 71 исключаетс .

5 Стробовые импульсы, проход щие с выхода элемента И-НЕ 71 через элемент задержки, поступают на элемент И 74, второй .вход которого соединен с выходом 81 переключател  режимов

0 блока 7. Если выбран режим автоматический , высокий потенциал на этом входе не преп тствует проходу импульса через элементы И 74 и ИЛИ 75, переключатель 77 на выход 19 устройства. В режиме подачи одиночных импульсов (нулевое значени е на управл емом входе элемента И 74 посто м но держит нулевое значение и на его выходе) через элемент ШШ 75 могут проходить только стробовые импульсы по входу 80 с блока 7.

Переключатель 77 в зависимости от уровн  сигнала на управл илдем входе 82 пропускает на выход импульсы

3 либо с выхода элемента 75, либо по входу 10 с внешнего источника.

Триггер 76 формирует импульсы записи информации блоку 5, длительность которых равна времени задержк сигнала на элементе 70 задержки. Запись и стирание информации бло ком 9 производитс  по стробовому импульсу, подаваемому на вход синхр низации блока 9 с выхода 19 блока 1 Адрес  чейки записи и код записывае мого слова устанавливаютс  на входе 25 до момента подачи импульса. Сигналом с выхода 19 блока 1 осу ществл етс  и запуск блока 8 при выполнении операции прожига. Заносимьй в блок 51 код с выхода 32 коммутатора 6 поступает на вход мультиплексора 42, ас небольшой задержкой с выхода 19 на вход синхронизации блока 8 подаетс  стробовый импульс, устанавливающий на выходе триггера 35 низкий потенциал, разрешающий работу счетчикам 38 и 45. Генератор 37 импульсов, счетчик 38, элементы И 40 и 41 и НЕ 39 служат дл  формировани  импульсов запи си-чтени . Мультиплексор 42, управл емый счетчиком 45, пропускает поочередно разр ды программируемого слова на входы элемента И 40 и схемы 43, когда программируемый разр д отличен от нул , т.е. должен записы ватьс , и сформированные импульсы с выхода И 40 пропускаютс  на вход преобразовател  49 уровн  и на упра л ющий вход дешифратора 48. С выхода преобразовател  49 высоковольтны импульсы подаютс  на входы питани  и разрешени  блока 51. Адресные вхо ды дешифратора также соединены с выходом счетчика 45, что обеспечивает синхронное формирование с импульсами питани  и разрешени  импульсов программировани  разр дов, подаваемых на информационные блоки 51 . Дл  считывани  информации с блок 51 примен етс  преобразователь 50 6814 уровн , запрещающий прохождение импульсов программировани  высокого напр жени  на входы мультиплексора 46 и информационньм выход 33 блока. Сравнение кодов программируемого разр да входного слова и выхода блока 51 производитс  поразр дно схемой 43 сравнени  в паузах между импульсами программировани . Если оравнение не произошло, импульс считывани  задерживаетс  на элементе И 44.сигналом с выхода схемы 43 и код на счетчике 45 не измен етс  до тех пор, пока разр д не запрограммируетс . После программировани  всех разр дов импульс с одновибратора 47, формируемый по заднему фронту старшего разр да счетчика 45, устанавливает триггер в единичное состо ние , при этом счетчики 42 и 45 сбрасываютс  в ноль и блок ожидает прохода следукнцего запускающего стробового импульса. В режиме чтени  триггер 35 посто нно находитс  в единичном состо нии и формирование импульсов программировани  не происходит. Такое построение предлагаемого устройства позвол ет достаточно просто осуществл ть занесение информации с блока в пам ть с произвольным доступом во внешнк о пам ть, выполненную на ППЗУ, выполн ть коррекцию программы, записанной во внешнюю пам ть, причем введение смещени  адресов обеспечивает достаточно простое внедрение пропущенных операторов, переписывать отработанные полностью программы в блоки посто нной пам ти. Применение в качестве внешней пам ти устройства ППЗУ позвол ет проводить отработку программ в течение длительных промежутков времени.

16

/J

м

/

57

5,8

Фиг. 2

27

±

165

f

59

6 Г

/ W f

62

26

23

Л Ф{/г.J

/

67

68

5J

25

78 Запись ПЗУ

Фиг,4 79 Pff3psu/efff/e 80 Луск 81 Режи/ 82 Робота с npocfeccopffff

Claims (1)

1. УСТРОЙСТВО ДЛЯ ЗАПИСИ И КОРРЕКЦИИ ПРОГРАММ, содержащее блок клавиатуры, блок формирования и коммутации адресов, блок оперативной памяти, блок индикации и блок внешней памяти, причем блок формирования и коммутации адресов содержит первый и второй регистры, первый выход блока клавиатуры соединен с входами записи первого и второго регистров блока формирования и коммутации адресов, второй выход блока клавиатуры соединен с информационными входами первого и второго регистров блока формирования и коммутации адресов, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены блок задания режима, блок сравнения, блок записи в постоянную память и коммутатор, а в блок формирования и коммутации адресов введены сумматор, схема сравнения, первый и второй коммутаторы и счетчик, причем блок записи в постоянную память содержит генератор импульсов, первый и второй счетчики, первый и второй мультиплексоры, одновибратор, дешиф-> ратор, первый и второй преобразовав тели уровней сигналов, блок постоянной памяти, схему сравнения, триггер четыре элемента И и элемент НЕ, блок задания режима содержит коммутатор, триггер, переключатель, два элемента задержки, элемент И, элемент ИЛИ и два элемента И-НЁ, причем третий, четвертый, пятый, шестой и седьмой выходы блока клавиатуры соединены соответственно с управляющим входом коммутатора, первым входом первого элемента И-НЕ, первым входом элемента ИЛИ, первым входом элемента И и управляющим входом переключателя блока задания режима, выход готовности блока внешней памя- © ти соединен с первым информационным входом коммутатора блока задания режима, выход коммутатора блока задания режима соединен с первым вхол дом триггера и через первый элемент задержки с вторым входом триггера и первым входом второго элемента И-НЕ, выход которого через второй элемент задержки соединен с вторым входом элемента И и счетным входом счетчика блока формирования и коммутации адресов, выход элемента И блока задания режима соединен с вторым входом элемента ИЛИ, выход которого соединен с первым информационным входом переключателя блока задания режима, вход обращения устройства соединен с вторым информационным входом переключателя блока задания режима, выход которого соединен с входом чтения блока внешней памяти и первым входом триггера блока записи в постоянную память, выход триггера блока задания режима соединен с входом обращения блока оперативной памяти, информаSU .„.1149268 ционный выход которого соединен с первым входом коммутатора и первым входом блока сравнения, выход блока сравнения соединен с вторым входом первого элемента И-НЕ блока задания режима, выход первого элемента И-НЕ блока задания режима соединен с вторым входом второго элемента И-НЕ блока задания режима, информационный выход первого регистра блока формирования и коммутации адресов соединен с входом первого операнда сумматора и с первым информационным входом первого коммутатора, выход которого соединен с входом блока индикации, информационный выход второго регистра блока формирования и коммутации адресов соединен с вторым информационным входом первого коммутатора и первым входом схемы сравнения, выход которой соединен с третьим-входом второго элемента И-НЕ блока задания режима, вход записи счетчика блока формирования и коммутации адресов соединен с первым выходом блока клавиатуры, информационный выход счетчика соединен с вторым входом схемы сравнения, третьим информационным входом первого коммутатора, входом второго сумматора и адресным входом блока оперативной памяти, адресный вход устройства соединен с первым информационным входом второго коммутатора блока формирования и коммутации адресов, выход которого соединен с четвертым информационным входом первого коммутатора блока формирования и коммутации адресов, адресными входами блока внешней! памяти, адресными входами блока постоянной памяти, блока записи в постоянную память, первый выход блока клавиатуры соединен с управляющими входами первого и второго коммутаторов блока формирования и коммутации адресов, второй выход блока клавиатуры соединен. с вторым информационным входом коммутатора, выход которого соединен с вторым входом блока индикации, входом блока сравнения, с информационными входами блока оперативной памяти, блока внешней памяти, с информационным входом первого мультиплексора, блока записи в постоянную память, восьмой, девятый и десятый выходы блока клавиатуры соединены соответственно с управляющим входом коммутатора, с входом записи блока внешней памяти, с первым входом первого элемента И блока записи в постоянную память, выход первого элемента И блока записи в постоянную память соединен с вторым входом триггера, единичный выход которого соединен с входом разрешения счета первого счетчика и счетным входом второго счетчика блока записи в постоянную память,выход генератора импульсов соединен со счетным входом первого счетчика, информационный выход которого соединен с первыми входами второго и третьего элементов И блока записи в постоянную память, выход переполнения первого счетчика блока записи в постоянную память через элемент НЕ соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента И блока записи в постоянную память, выход схемы сравнения блока записи в постоянную память соединен с вторым входом четвертого элемента И, выход которого соединен с информационным входом второго счетчика, информационный выход которого соединен с информационными входами первого и второго мультиплексоров и первым входом дешифратора блока записи в постоянную измять, выходы первого и второго мультиплексоров блока записи в постоянную память соединены соответственно с первым и вторым входами схемы сравнения, выход первого мультиплексора блока записи в постоянную память соединен с вторым входом второго элемента И, выход которого соединен с вторым входом дешифратора и первым входом первого преобразователя уровней сигналов, выход которого соединен с информационным входом блока постоянной памяти и через второй преобразователь уровней с вторым входом мультиплексора и с третьим информационным входом коммутатора, вькод второго счетчика блока записи в постоянную память через одновибратор соединен с вторым входом первого элемента И блока записи в постоянную память и с вторым информационным входом коммутатора блока задания режима, выход дешифратора блока записи в постоянную память соединен с вторым входом первого преобразователя уровней сигналов, информационный выход блока внешройства, одиннадцатый выход блока^- клавиатуры соединен с входом чтения блока оперативной памяти.

   ней памяти соединен с четвертым информационным входом коммутатора и является информационным выходом уст-