SU320008A1 - УСТРОЙСТВО дл АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ ГЕТЕРОДИНА ПРИЕЛ1НИКА СИГНАЛОВ ЧАСТОТНОЙТЕЛЕГРАФИИ - Google Patents

УСТРОЙСТВО дл АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ ГЕТЕРОДИНА ПРИЕЛ1НИКА СИГНАЛОВ ЧАСТОТНОЙТЕЛЕГРАФИИ

Info

Publication number
SU320008A1
SU320008A1 SU1455433A SU1455433A SU320008A1 SU 320008 A1 SU320008 A1 SU 320008A1 SU 1455433 A SU1455433 A SU 1455433A SU 1455433 A SU1455433 A SU 1455433A SU 320008 A1 SU320008 A1 SU 320008A1
Authority
SU
USSR - Soviet Union
Prior art keywords
frequency
signals
heterodine
automatic adjustment
discriminator
Prior art date
Application number
SU1455433A
Other languages
English (en)
Original Assignee
М. В. Юрков, Д. И. Петров , В. Ф. Сверчков
Publication of SU320008A1 publication Critical patent/SU320008A1/ru

Links

Description

Изобретение может найти применение в системах приема сигналов частотной телеграфии с «-качественным кодом любой значности (произвольное соотношение между нул ми и единицами в коде) и при любых соотношени х между нестабильностью манипулируемых частот и разносом между ними.
Известное устройство дл  автоматической подстройки частоты гетеродина приемника содержит частотный дискриминатор, импульсные счетчики, сумматор, эталонный генератор и управл юший элемент.
Цель изобретени  - исключение вли ни  неравнозначности кода на точность подстройки частоты и обеспечение подстройки частоты при любых соотношени х между нестабильностью манипулируемых частот и их разносом.
Дл  этого в предлагаемом устройстве выход частотного дискриминатора через пороговый каскад с числом порогов срабатывани , завис щим от основани  кода, и ключи, управл емые органиченным напр жением промежуточной частоты приемника и напр жением эталонного генератора, соединен с входами цифровых дискриминаторов, вырабатывающих импульсы в случае отличи  частоты сигналов на входе частотного дискриминатора от номинального значени  и включающих в себ  по два импульсных счетчика со взаимным сбросом по мере накоплени .
На чертел е изобрал ена блок-схема предлагаемого устройства.
Сигнал частотной телеграфии с частотами fb fz, , fn поступает на вход 1 смесител  2. На смеситель подаетс  также, сигнал с управл емого гетеродина 3, частота -которого ниже частоты сигнала. С выхода смесител  2 сигнал промежуточной частоты проходит через усилитель-ограничитель 4 и поступает на
ключи 5, 6 и линейный дискриминатор 7. Демодулированный линейным дискриминатором сигнал подаетс  на пороговую схему 8, котора , в свою очередь, управл ет ключами 5, 6, 9 и 10.
Дискриминатор 7, схема 8 и ключи 5, 6, 9 и 10 представл ют собой распределительное устройство, с помощью которого сигн-алы с ограничител  4 и эталонного генератора 11 поступают на входы импульсных счетчиков 12 и
13 цифрового дискриминатора 14 в те моменты времени, когда во входном сигнале идет частота /ь а на входы импульсных счетчиков 12 и 13 цифрового дискриминатора 15 в те моменты, когда идет частота /п- Количество
цифровых дискриминаторов определ етс  числом манипулируемых частот и требованием к скорости автоподстройки.
эталонного генератора /эт- Поскольку номиналы частот /прп отличаютс  на частоту разноса, а сравниваютс  с одной и той же частотой эталонного генератора, то необходимо подобрать емкости импульсных счетчиков У2 и 13 таким образом, чтобы выполн лось равенство /прп Дп/эт, где /Сп - коэффициент пропорциональности .
Сигнал с частотой /при поступает на счетчик 13, а сигнал с частотой /эт - на счетчик 12. По заполнению счетчика 13 на его выходе по вл етс  импульс, наличие которого говорит о том, что /прп Сп/эт, и в ЭТОТ же момент срабатывает устройство 16 обнулени , которое сбрасывает счетчики/2 и У5 в нулевое состо ние . По заполнению счетчика 12 на его выходе по вл етс  импульс, свидетельствующий о том, что /при -/Сп/эт- Устройство 17 сбрасывает счетчики 12 и 13 до того, как счетчик 13 заполнитс , и импульса на счетчике 13 не будет .
В данной схеме частота гетеродина 3 выбрана ниже частоты /п-А/ш где А/ц - максимальное отклонение частоты сигнала, вызванное дестабилизирующими факторами и эффектом Доплера. Поэтому в момент включени  устройства, когда выходное напр жение схемы 18 формировани  управл ющего напр жени  равно нулю, а /прп изменилось в сторону уменьщени , когда обеспечиваетс  условие /прп Сп/эт и формирование управл ющего напр жени . Импульсы на выходе цифровых дискриминаторов по вл ютс  до тех пор, пока /прп Кп/эт, и поступают на сумматор 19. Выходные импульсы последнего запуекают ждущий релаксационный генератор схемы 18. В схеме 18 импульсы релаксационного генератора формируютс  в нростейщем случае интегрирующей 7 С-цепью в управл ющее напр жение и, воздейству  на управл ющий элемент 20, увеличивают частоту управл емого гетеродина до тех пор, пока fnpn не станет равной или меньщей /(п/этПри /прп 1/Сп/эт импульсы с цифровых Дискриминаторов не поступают, так как счетчик 12 сбрасывает до того, как он заполнитс , и в схеме 18 происходит разр д конденсатора интегрирующей цепи, что вызывает уменьщение частоты гетеродина 3 (увеличение /прп)На выходе цифровых дискриминаторов 14 и 15 оп ть по вл ютс  импульсы, и /прп стремитс  к Knfai- в результате управл ющее напр жение колеблетс  около некоторого среднего значени , поддержива  /прп /Сп/эт с точностью щага перестройки, выбранного в устройстве .
Предмет изобретени 
Устройство дл  автоматической подстройки частоты гетеродина приемника сигналов частотной телеграфии, содержащее частотный дискриминатор, импульсные счетчики, сумматор , эталонный генератор и управл ющий элемент , отличающеес  тем, что, с целью исключени  вли ни  неравнозначности кода на точность подстройки частоты и обеспечени  подстройки частоты при любых соотнощени х между нестабильностью манипулируемых частот и их разносом, выход частотного дискриминатора через пороговый каскад с числом порогов срабатывани , завис щим от основани  кода, и ключи, управл емые ограниченным напр жением промежуточной частоты приемника и напр жением эталонного генератора , соединен с входами цифровых дискриминаторов , вырабатывающих импульсы в случае отличи  частоты сигналов на входе частотного дискриминатора от номинального значени  и включающих в себ  по два импульсных счетчика со взаимным сбросом по мере накоплени .
SU1455433A УСТРОЙСТВО дл АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ ГЕТЕРОДИНА ПРИЕЛ1НИКА СИГНАЛОВ ЧАСТОТНОЙТЕЛЕГРАФИИ SU320008A1 (ru)

Publications (1)

Publication Number Publication Date
SU320008A1 true SU320008A1 (ru)

Family

ID=

Similar Documents

Publication Publication Date Title
US4131856A (en) Electrical synchronizing circuits
US9362924B1 (en) Method and apparatus for fast frequency acquisition in PLL system
US4929916A (en) Circuit for detecting a lock of a phase locked loop
JPH07303042A (ja) Pll周波数シンセサイザ
US2962666A (en) Oscillator synchronizing circuit with variable pull in range
US4119902A (en) Acceleration/deceleration control circuit for a stepping motor
KR100417752B1 (ko) 고주파신호의주파수변조방법및장치
JPH07264055A (ja) 周波数ロックドループ
SU320008A1 (ru) УСТРОЙСТВО дл АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ ГЕТЕРОДИНА ПРИЕЛ1НИКА СИГНАЛОВ ЧАСТОТНОЙТЕЛЕГРАФИИ
DE102007027331B4 (de) Phasenregelkreis mit zweistufiger Steuerung
US3375461A (en) Automatic frequency control loop with frequency scanning
US5073973A (en) Method and circuitry for automatic control of the frequency for a radio telephone
JPH05252153A (ja) ディジタル・ループフィルタ
US4771442A (en) Electrical apparatus
SE502901C2 (sv) Digital faskomparator
US3212023A (en) Digital stabilized master oscillator with auxiliary high frequency loop
US3411103A (en) Angle-lock signal processing system including a digital feedback loop
WO2011061520A1 (en) A phase locked loop
CN111371523A (zh) 一种时钟信号处理装置和方法
US2549776A (en) Pulse discriminating apparatus
US10374619B2 (en) Oscillator circuit
US4337509A (en) Method and apparatus for controlling firing phases of thyristors
GB1591045A (en) Oscillator phase control circuits
US5195044A (en) Digital oscillator for generating a signal of controllable frequency
US5349613A (en) Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop