JPH07303042A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPH07303042A
JPH07303042A JP6095154A JP9515494A JPH07303042A JP H07303042 A JPH07303042 A JP H07303042A JP 6095154 A JP6095154 A JP 6095154A JP 9515494 A JP9515494 A JP 9515494A JP H07303042 A JPH07303042 A JP H07303042A
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昌彦 尾坂
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 アナログスイッチの切り換えによるノイズや
制御電圧の変動を発生させることなく常に安定した周波
数引き込み動作を行い、さらに、発振周波数のオーバー
シュートを抑えることにより、高速周波数切り換えので
きるＰＬＬ周波数シンセサイザを提供すること。 【構成】 電圧制御発振器５の出力信号の周波数を切り
換える際、演算器１３が、切り換え前の周波数と切り換
え後の周波数との間の所定の周波数の信号を電圧制御発
振器５が出力するための分周数を可変周波数分周器６に
対して出力し、その後、カウンタ９およびレジスタ１０
により検出した電圧制御発振器５の出力信号の周波数が
記憶回路１２に予め記憶された周波数に達したときに可
変周波数分周器６に対して出力する分周数を切り換え後
の周波数の信号を電圧制御発振器５が出力するための分
周数に変更する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ周波数シンセサイ
ザに関し、特に高速で周波数の切り換えを行うＰＬＬ周
波数シンセサイザに関する。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイザは、無線機等
において所望の周波数を作り出すのに用いられる。
【０００３】一般にＰＬＬ周波数シンセサイザは、周波
数の安定した信号を出力するために時定数の大きなルー
プフィルタを有しており、これが周波数の引込時間を遅
らせる原因の１つとなっている。
【０００４】このため従来、ＰＬＬ周波数シンセサイザ
において周波数切り換えを速める方法として、たとえば
特開平３−２１４９２５号公報に開示されるように周波
数引き込み開始時にはループフィルタの入出力を短絡し
てループフィルタを介さないようにする方法等がとられ
ている。以下に、特開平３−２１４９２５号公報に開示
されている従来のＰＬＬ周波数シンセサイザの一例を説
明する。
【０００５】図６は従来のＰＬＬ周波数シンセサイザの
ブロック図である。
【０００６】このＰＬＬ周波数シンセサイザは、制御電
圧ｄによって出力周波数を変化させることができる電圧
制御発振器５と、電圧制御発振器５の出力ｅを分周する
可変周波数分周器６と、基準となる周波数を発生する基
準周波数発生器１と、基準周波数発生器１の出力ａを分
周する固定周波数分周器２と、可変周波数分周器６の出
力ｆと固定周波数分周器２の出力ｂとを位相比較し位相
差ｐに応じた制御電圧ｃを発生する位相比較器３と、位
相比較器３の出力ｃを平滑化し安定な制御電圧ｄにする
コンデンサを有するループフィルタ４とから成るＰＬＬ
回路７を有し、ループフィルタ４と並列にアナログスイ
ッチ１６を備え、このアナログスイッチ１６のＯＮ／Ｏ
ＦＦ制御を、位相比較器３から位相差ｐを検出する検出
回路１７の出力信号ｑにより行う。
【０００７】次に図６に示した従来のＰＬＬ周波数シン
セサイザの動作を説明する。
【０００８】まず、図示しない演算器により算出された
分周数のデータを可変周波数分周器６に与えると、可変
周波数分周器６は電圧制御発振器５の出力ｅをその与え
られた分周数で分周し始める。
【０００９】次に可変周波数分周器６の出力ｆと、基準
周波数発生器１の出力ａを固定の分周数で分周した固定
周波数分周器２の出力ｂとを位相比較器３で位相比較す
るわけだが、分周数のデータを与えられた直後は可変周
波数分周器６の出力ｆと固定周波数分周器２の出力ｂと
は位相差ｐを生じる。
【００１０】検出回路１７は、この位相差ｐを検出し、
位相差ｐが所定値を越える場合には信号ｑによりアナロ
グスイッチ１６を閉じる（ＯＮする）。その結果、位相
比較器３の出力である制御電圧ｃがループフィルタ４を
介さずに電圧制御発振器５に与えられる。電圧制御発振
器５は、与えられた制御電圧ｃに応じた周波数の信号ｅ
を出力する。
【００１１】アナログスイッチ１６を閉じた状態で、以
上説明した動作を繰り返していくうちに位相比較器３に
よる位相比較の結果である位相差ｐが徐々に小さくなっ
ていく。そして、検出回路１７が検出するこの位相差ｐ
が所定値以下になった場合には信号ｑによりアナログス
イッチ１６を開き（ＯＦＦする）ループフィルタ４を介
するようにし、通常のＰＬＬ周波数シンセサイザの安定
したロック動作を行う。
【００１２】
【発明が解決しようとする課題】図６に示した従来のＰ
ＬＬ周波数シンセサイザでは、位相差ｐが所定値以下に
なった場合にアナログスイッチ１６をＯＦＦする制御を
行っているため、このＯＦＦの瞬間にループの応答特性
が不安定になったり、スイッチングノイズが生じてしま
う。
【００１３】また、ループフィルタ４にすでに充電され
ている電圧と、目的の周波数を発生させる制御電圧とが
異なっているため、アナログスイッチ１６を開いたとき
に電圧制御発振器５に供給される制御電圧が変動してし
まう。
【００１４】通常、電圧制御発振器５としては、小さな
制御電圧の変化で発振周波数が大きく変化する変調感度
の高いものを用いるため、上述のようにノイズが生じた
り制御電圧が変動すると、発振周波数が目的の周波数に
近づいていたにもかかわらず変動してしまい、結局周波
数引き込み時間を引き延ばしてしまうという問題があっ
た。
【００１５】また、従来最適な定数でＰＬＬ回路を設計
しても、発振周波数のオーバーシュートを繰り返しなが
ら目的の周波数に安定させ周波数の引き込みを行うこと
になり、このオーバーシュートが周波数引き込み時間を
引き延ばしているという問題があった。
【００１６】本発明は上記の点にかんがみてなされたも
ので、アナログスイッチの切り換えによるノイズや制御
電圧の変動を発生させることなく常に安定した周波数引
き込み動作を行い、さらに、発振周波数のオーバーシュ
ートを抑えることにより、高速周波数切り換えのできる
ＰＬＬ周波数シンセサイザを提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、入力された制御電圧に応じた周波数の信
号を出力する電圧制御発振器と、この電圧制御発振器の
出力信号の周波数を入力された分周数で分周する第１の
可変周波数分周器と、基準となる周波数の信号を発生す
る基準周波数発生器と、この基準周波数発生器の出力信
号の周波数を予め定められた分周数で分周する固定周波
数分周器と、前記第１の可変周波数分周器の出力信号と
前記固定周波数分周器の出力信号との位相差に応じた電
圧を出力する位相比較器と、この位相比較器の出力電圧
を平滑化し安定な制御電圧として前記電圧制御発振器に
対して出力するループフィルタとから成るＰＬＬ回路を
有し、前記第１の可変周波数分周器における分周数に応
じて前記電圧制御発振器の出力信号の周波数を切り換え
ることができるＰＬＬ周波数シンセサイザにおいて、前
記電圧制御発振器の出力信号の周波数を検出する出力周
波数検出手段と、前記電圧制御発振器の出力信号の周波
数を切り換える際、前記電圧制御発振器が切り換え前の
周波数と切り換え後の周波数との間の第１の所定の周波
数の信号を出力するための分周数を前記第１の可変周波
数分周器に対して出力し、その後、前記出力周波数検出
手段により検出された前記電圧制御発振器の出力信号の
周波数が、前記第１の所定の周波数と前記切り換え後の
周波数との間でオーバーシュートを少なくするように予
め定めた第２の所定の周波数に達したときに、前記第１
の可変周波数分周器に対して出力している分周数を、前
記電圧制御発振器が前記切り換え後の周波数の信号を出
力するための分周数に変更する制御手段とを備えた。
【００１８】
【作用】本発明は以上の構成によって、電圧制御発振器
の出力信号の周波数を切り換える際、制御手段が、切り
換え前の周波数と切り換え後の周波数との間の第１の所
定の周波数の信号を前記電圧制御発振器が出力するため
の分周数を前記可変周波数分周器に対して出力し、その
後、前記出力周波数検出手段により検出された前記電圧
制御発振器の出力信号の周波数が第２の所定の周波数に
達したときに前記可変周波数分周器に対して出力してい
る分周数を前記切り換え後の周波数の信号を前記電圧制
御発振器が出力するための分周数に変更する。
【００１９】
【実施例】以下本発明を図面に基づいて説明する。
【００２０】図１は、本発明によるＰＬＬ周波数シンセ
サイザの第１の実施例のブロック図である。
【００２１】まず、一般的なＰＬＬ周波数シンセサイザ
の構成であるＰＬＬ回路７について説明する。
【００２２】基準周波数発生器１の出力ａは固定周波数
分周器２によって所定の周波数に分周され、電圧制御発
振器５の出力ｅは可変周波数分周器６によって所定の周
波数に分周される。
【００２３】そして、位相比較器３は、固定周波数分周
器２の出力ｂと、可変周波数分周器６の出力ｆとの位相
差を検出し、この位相差に応じた制御電圧ｃを出力す
る。制御電圧ｃはループフィルタ４によって平滑化され
安定な制御電圧ｄとなり、電圧制御発振器５に与えられ
る。電圧制御発振器５の出力ｅの周波数はループフィル
タ４からの制御電圧ｄによって制御される。
【００２４】さて、図１に示したＰＬＬ周波数シンセサ
イザの演算器１３は、シンセサイザから最終的に出力さ
せたい目的の周波数を指示するデータｓが入力される
と、ＰＬＬ周波数シンセサイザがその目的の周波数を出
力する際に可変周波数分周器６に指示する分周数よりも
小さな分周数を信号ｒとして出力する。こうすると、信
号ｒが入力されたＰＬＬ回路７は目的の周波数よりも低
い周波数でロックするように動作する。
【００２５】演算器１３からは、カウンタ９に対して一
定時間ごとにカウンタ９をリセットするリセット信号ｎ
が出力される。電圧制御発振器５の出力ｅはカウンタ９
に入力されてその波の数がカウントされ、このカウント
結果のデータｈは随時レジスタ１０に蓄積されており、
演算器１３からの制御信号ｏを受けるとそのときのデー
タｈがデータｉとしてデータ比較器１１に対して出力さ
れる。制御信号ｏはリセット信号ｎと同じ時間間隔で出
力されるようになっているので、データ比較器１１に
は、データｉとして出力ｅの周波数が入力されることに
なる。
【００２６】記憶回路１２には所定の周波数値ｊが格納
されており、データ比較器１１ではデータｉと記憶回路
１２からの周波数値ｊとを比較し一致した場合に一致信
号ｋを出力する。この一致信号ｋを受けた演算器１３
は、目的の周波数を出力する際に可変周波数分周器６に
指示する分周数を信号ｒとして出力する。
【００２７】すなわち、本実施例は、初めにＰＬＬ周波
数シンセサイザが目的の周波数よりも低い周波数を出力
するような分周数を可変周波数分周器６に指示し、出力
ｅが所定の周波数になったならば可変周波数分周器６に
指示する分周数を変更して目的の周波数に応じた分周数
にするものである。この分周数変更のタイミングはオー
バーシュートを少なくし素早く目的の周波数にロックす
ることができるように予め実験等で求めておく。すなわ
ち、本実施例では分周数変更のタイミングとなる所定の
周波数値ｊを予め実験等で求め記憶回路１２に格納して
おく。
【００２８】図２は、図１に示したＰＬＬ周波数シンセ
サイザの出力周波数を示す。
【００２９】図２において、実線で示した曲線Ａは図１
に示したＰＬＬ周波数シンセサイザの出力周波数を示
し、破線で示した曲線ＢはＰＬＬ周波数シンセサイザが
目的の周波数を出力するような分周数を初めから可変周
波数分周器６に指示した場合の出力周波数を示し、鎖線
で示した曲線ＣはＰＬＬ周波数シンセサイザが目的の周
波数よりも低い周波数を出力するような分周数を初めか
ら可変周波数分周器６に指示した場合の出力周波数を示
す。
【００３０】図２に示すように、曲線ＢおよびＣはオー
バーシュートを繰り返しながら、可変分周器６に指示し
た分周数に応じた周波数に収束していくが、本実施例に
よる曲線Ａは、途中まで（演算器１３により可変周波数
分周器６に対する分周数を変更する点Ｄまで）は曲線Ｃ
と同じ軌跡をたどり、その後、オーバーシュートが少な
い状態で曲線Ｂよりも素早く目的の周波数（切り換え後
の周波数）に安定する。
【００３１】図３は、本発明によるＰＬＬ周波数シンセ
サイザの第２の実施例のブロック図であり、図１と同じ
構成部分には同じ参照番号を付してある。
【００３２】本実施例において第１の実施例との違い
は、電圧制御発振器５の出力ｅを直接カウンタ９に入力
せずに可変周波数分周器８を介して入力している点にあ
る。可変周波数分周器８は演算器１３により、可変周波
数分周器８の出力ｇの周波数が可変周波数分周器６の出
力ｆの周波数よりも高くなるように信号ｍにより分周数
が指示される。
【００３３】このようにすることにより、カウンタ９に
おけるカウント数を少なくし、カウンタ９をカウント数
の最大値が少ないようなカウンタで構成することがで
き、すなわちカウンタ９の負担を軽減することができ
る。
【００３４】図４は、本発明によるＰＬＬ周波数シンセ
サイザの第３の実施例のブロック図であり、図１と同じ
構成部分には同じ参照番号を付してある。
【００３５】本実施例において第１の実施例との違い
は、演算器１３により書き込みが可能な記憶回路１４を
設けた点にある。
【００３６】ＰＬＬ周波数シンセサイザのロック動作に
おけるオーバーシュートは、ＰＬＬ周波数シンセサイザ
の出力する周波数の切り換えの前後の差によって変化す
るので、最適なタイミングで可変周波数分周器６の分周
数の切り換えが行えるように、記憶回路１４には切り換
え前の周波数を記憶しておく。そして、演算器１３にお
いて切り換え前の周波数と切り換え後の周波数との差を
求め、この周波数差に基づいて可変周波数分周器６の分
周数の切り換えのタイミングを求める。
【００３７】このようにすることにより、ロック動作に
おけるオーバーシュートを低減することができる。
【００３８】図５は、本発明によるＰＬＬ周波数シンセ
サイザの第４の実施例のブロック図であり、図３と同じ
構成部分には同じ参照番号を付してある。
【００３９】本実施例において第２の実施例との違い
は、記憶回路１２の代わりに演算器１３により書き込み
が可能な記憶回路１５を設けた点にある。
【００４０】本実施例においては、電圧制御発振器５の
出力ｅの周波数に応じて、最適な可変周波数分周器８の
出力ｇを選択でき、これに対応するようにデータ比較器
１１における比較の基準となる周波数値ｊを変えられる
ようにしてある。
【００４１】このようにすることにより、データｓに応
じて演算器１３がデータ比較器１１における比較の基準
となる周波数値ｊを書き換えることができるので、適正
な比較を行うことができる。
【００４２】なお、上述した実施例では、初めにＰＬＬ
周波数シンセサイザが目的の周波数よりも低い周波数を
出力するような分周数を可変周波数分周器６に指示し、
出力ｅが所定の周波数になったならば可変周波数分周器
６に指示する分周数を変更して目的の周波数に応じた分
周数にするようにしたが、本発明はこれに限らず、たと
えば、初めにＰＬＬ周波数シンセサイザが目的の周波数
よりも低い周波数を出力するような分周数を可変周波数
分周器６に指示し、出力ｅの周波数を常に監視し、この
周波数が直前よりも低い周波数になったならば可変周波
数分周器６に指示する分周数を変更して目的の周波数に
応じた分周数にするようにしてもよい。
【００４３】また、上述した実施例では、ＰＬＬ周波数
シンセサイザによって発生させる周波数を低い周波数か
ら高い周波数に切り換える場合について説明したが、本
発明が高い周波数から低い周波数に切り換える場合にも
適用できることはいうまでもない。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
周波数引き込み時に出力周波数を監視しつつ分周数を切
り換えるようにしたので、アナログスイッチの切り換え
によるノイズや制御電圧の変動を発生させることなく常
に安定した周波数引き込み動作を行うことができる。
【００４５】さらに、発振周波数のオーバーシュートを
抑えることができるので、高速周波数切り換えのできる
ＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ周波数シンセサイザの第１
の実施例のブロック図である。
【図２】図１に示したＰＬＬ周波数シンセサイザの出力
周波数を示す図である。
【図３】本発明によるＰＬＬ周波数シンセサイザの第２
の実施例のブロック図である。
【図４】本発明によるＰＬＬ周波数シンセサイザの第３
の実施例のブロック図である。
【図５】本発明によるＰＬＬ周波数シンセサイザの第４
の実施例のブロック図である。
【図６】従来のＰＬＬ周波数シンセサイザのブロック図
である。
【符号の説明】
１ 基準周波数発生器 ２ 固定周波数分周器 ３ 位相比較器 ４ ループフィルタ ５ 電圧制御発振器 ６ 可変周波数分周器 ７ ＰＬＬ回路 ８ 可変周波数分周器 ９ カウンタ １０ レジスタ １１ データ比較器 １２ 記憶回路 １３ 演算器 １４ 記憶回路 １５ 記憶回路 １６ アナログスイッチ １７ 検出回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力された制御電圧に応じた周波数の信
    号を出力する電圧制御発振器と、 該電圧制御発振器の出力信号の周波数を入力された分周
    数で分周する第１の可変周波数分周器と、 基準となる周波数の信号を発生する基準周波数発生器
    と、 該基準周波数発生器の出力信号の周波数を予め定められ
    た分周数で分周する固定周波数分周器と、 前記第１の可変周波数分周器の出力信号と前記固定周波
    数分周器の出力信号との位相差に応じた電圧を出力する
    位相比較器と、 該位相比較器の出力電圧を平滑化し安定な制御電圧とし
    て前記電圧制御発振器に対して出力するループフィルタ
    とから成るＰＬＬ回路を有し、前記第１の可変周波数分
    周器における分周数に応じて前記電圧制御発振器の出力
    信号の周波数を切り換えることができるＰＬＬ周波数シ
    ンセサイザにおいて、 前記電圧制御発振器の出力信号の周波数を検出する出力
    周波数検出手段と、 前記電圧制御発振器の出力信号の周波数を切り換える
    際、前記電圧制御発振器が切り換え前の周波数と切り換
    え後の周波数との間の第１の所定の周波数の信号を出力
    するための分周数を前記第１の可変周波数分周器に対し
    て出力し、その後、前記出力周波数検出手段により検出
    された前記電圧制御発振器の出力信号の周波数が、前記
    第１の所定の周波数と前記切り換え後の周波数との間で
    オーバーシュートを少なくするように予め定めた第２の
    所定の周波数に達したときに、前記第１の可変周波数分
    周器に対して出力している分周数を、前記電圧制御発振
    器が前記切り換え後の周波数の信号を出力するための分
    周数に変更する制御手段とを備えたことを特徴とするＰ
    ＬＬ周波数シンセサイザ。
  2. 【請求項２】 前記出力周波数検出手段が、 前記電圧制御発振器の出力信号の波の数をカウントする
    カウンタと、 該カウンタを所定の時間間隔でリセットするカウンタリ
    セット手段と、 該カウンタリセット手段によりリセットする直前の前記
    カウンタのカウント数を蓄積するレジスタとを有する請
    求項１に記載のＰＬＬ周波数シンセサイザ。
  3. 【請求項３】 前記出力周波数検出手段が、 前記電圧制御発振器の出力信号の周波数を前記第１の可
    変周波数分周器における分周数よりも小さな所定の分周
    数で分周する第２の可変周波数分周器と、 該第２の可変周波数分周器の出力信号の波の数をカウン
    トするカウンタと、 該カウンタを所定の時間間隔でリセットするカウンタリ
    セット手段と、 該カウンタリセット手段によりリセットする直前の前記
    カウンタのカウント数を蓄積するレジスタとを有する請
    求項１に記載のＰＬＬ周波数シンセサイザ。
  4. 【請求項４】 前記制御手段が、前記切り換え前の周波
    数と前記切り換え後の周波数との差に基づいて前記第２
    の所定の周波数を決定する請求項１に記載のＰＬＬ周波
    数シンセサイザ。
  5. 【請求項５】 前記制御手段が、前記第１の所定の周波
    数を記憶する第１の記憶手段と前記第２の所定の周波数
    を記憶する第２の記憶手段とを有する請求項１ないし４
    のいずれか１項に記載のＰＬＬ周波数シンセサイザ。
  6. 【請求項６】 前記第２の記憶手段が書き換え可能な記
    憶手段である請求項５に記載のＰＬＬ周波数シンセサイ
    ザ。
  7. 【請求項７】 入力された制御電圧に応じた周波数の信
    号を出力する電圧制御発振器と、 該電圧制御発振器の出力信号の周波数を入力された分周
    数で分周する可変周波数分周器と、 基準となる周波数の信号を発生する基準周波数発生器
    と、 該基準周波数発生器の出力信号の周波数を予め定められ
    た分周数で分周する固定周波数分周器と、 前記可変周波数分周器の出力信号と前記固定周波数分周
    器の出力信号との位相差に応じた電圧を出力する位相比
    較器と、 該位相比較器の出力電圧を平滑化し安定な制御電圧とし
    て前記電圧制御発振器に対して出力するループフィルタ
    とから成るＰＬＬ回路を有し、前記可変周波数分周器に
    おける分周数に応じて前記電圧制御発振器の出力信号の
    周波数を切り換えることができるＰＬＬ周波数シンセサ
    イザにおいて、 前記電圧制御発振器の出力信号の周波数を検出する出力
    周波数検出手段と、 前記電圧制御発振器の出力信号の周波数を切り換える
    際、前記電圧制御発振器が切り換え前の周波数と切り換
    え後の周波数との間の所定の周波数の信号を出力するた
    めの分周数を前記可変周波数分周器に対して出力し、そ
    の後、前記出力周波数検出手段により検出された前記電
    圧制御発振器の出力信号の周波数が、前記切り換え後の
    周波数に初めて近づき遠ざかったときに、前記可変周波
    数分周器に対して出力している分周数を、前記電圧制御
    発振器が前記切り換え後の周波数の信号を出力するため
    の分周数に変更する制御手段とを備えたことを特徴とす
    るＰＬＬ周波数シンセサイザ。
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