SU419982A1 - ЗАПОМИНАЮЩЕЕ УСТРОЙСТВОЦП•'t-li - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств.

Известио запоминающее устройство (ЗУ), содержащее регистр адреса, соединенный со входами перестраиваемого дещифратора, выходы которого соединены с управл ющими входами адресных ключей, другие входы которых Объединены и подключены через общие адресные ключи к источникам напр жени  пол ризации и считывани , дополнительный общий адресный ключ, лодсоединепный к одному источнику напр жени  частичной нол ризации , матрицу за:поми1нающих пьезотрансформаторов , адресные шины которых подключены к выходам адресных ключей, экранирующие шины - к .выходам разр дных ключей, входы которых объединены и соединены через общие разр дные ключи соответственно с источником напр жени  пол ризации и другим источником напр жени  частичной пол ризации , разр дные шины - ко входам дифференциональиых усилителей считывани .

Предложенное ЗУ отличаетс  от известного тем, что содержит вономогательиьп оби;ий адресный ключ, вход которого подсоединен ко входам адресных ключей, а выход - к выходу дополнительного общего адресного ключа и Через резисторы - к адресным шинам.

Эти отличи  позвол ют снизить мощность, потребл емую устройством.

На чертеже изображена блок-схема устройства .

Устройство содержит блок 1 управлени  но адресу, матрицу 2 запоминающих ujHpoKonoлосных пьезотрансформаторов, блок 3 управлени  по разр ду и блок 4 усилителей считывани .

Блок 1 управлени  ,по адресу содержит регистр 5 адреса, перестраиваемый дешифратор

6 с представлением выходных переменных в системе высоких и низких лотеициалов, выходы которого соединены с управл ющими входами составных адресных ключей 7. Каждьп из составных адресных ключей состоит из

ключа 8, через который адресные шины 9 матрицы 2 соединены с тиной нулевого потенциала , и из ключа 10, через которьп адресные шины 9 1иодключены к шине 11 управл ющих напр жений. Шина 11 через обидий адресный

ключ 12 соединена с источником напр жении считываии  - бч-ч (клемма 13) и через другой общий адресный ключ 14 соединена с источником напр жени  пол ризации - lj, (клемма 15). Клеммы 16 и 17  вл ютс  управл ющими входами соответственно ключей 12 и 14. Кроме того, управл ющие входы запрета адресных ключей 10 соединены с шиной 18 «Запрет. Адресные шины 9 через резисторы 19 подключены к выходу дополнительного

общего адресного ключа 20, вход которого

(клем.ма 21) соединен с источником напр жени  частичной пол ризации - Up3, составл ющего одну треть нанр л ени  нол ризации. Клемма 22  вл етс  управл ющим входом ключа 20. Выход ключа 20 через всномогательный общий адресный ключ 23 соединен с щиной управл ющих напр жений 11, т. е. с входами адресных ключей 7. Клемма 24  вл етс  управл ющим входом ключа 23. В матрин 2 входные электроды 25 щироконолосных запоминающих пьезотрансформаторов 26 (запоминающих элементов) соединепы с адресными шинами 9. Экранирующие электроды 27 пьезотрансформаторов объединены но разр дам в экранирующие щипы 28. Выходные электроды 29 и 30 (то два на каждый разр д) пьезотрансформаторов объединены в разр дlibie шипы 31 и 32, которые соединепы с входами диф ферен|циальпых усилителей считывани  33 блока 4. Пьезокерамические пластины 34 генераторной секции пьезотрансформаторов имеют жесткую пол ризацию, противоположного направлени  под выходными электродамп 29 и 30. Пластина 35 секции возбуждени  может иметь различную пол ризацию, направление ее определено записанной информацией . Экранирующие шины 28 подключены к выходам составных разр дных ключей 36, каждый из которых состоит из двух ключей: ключа 37, через который экранирующие щины соединены с шиной нулевого потенциала , и ключа 38, через который экранирующие щины соединены с щипой напр жений 39. Управл ющие входы разр дных ключей соединены с входами регистра числа 40. Шипа 39 соединена через один ключ 41 с источником напр жени  пол ризации - LJy (клемма 42) и через второй ключ 43 с источником напр  t/p (клемл еии  частичной пол ризации

ма 44), составл ющего две третьих нанр жени  пол ризации. Клеммы 45 и 46  вл ютс  управл ющими входами соответственно ключей 41 и 43.

Запись информации по данному адресу производитс  с предварительной подготовкой элементов , при этом ранее записанна  информаци  стираетс , что производитс  следующим образом. Все разр ды регистра 40 устанавливаютс  в «О, и потенциалы на выходных шинах регистра открывают ключи 38 и закрывают ключи 37. Дешифратор адреса перестраиваетс  в состо ние с представлением выходных переменных в системе низких потенциалов . При этом в исходном режиме положительным потенциалом на всех выходных щинах дешифратора ключи 8 закрыты, закрыты и ключи 10 положительным потенциалом на щине 18 «Запрет. По сигналу стирани  потенциал на выходной шине дешифратора, соответствующий коду в регистре адреса 5, снижаетс  до нул , на остальных шинах потенциал остаетс  высоким, вследствие чего открываетс  только ключ 8 выбранного адреса и соответствующа  адресна  шина 9 подключаетс  к шине нулевого нотенциала. Одновременно сигналы стирани  поступают па управл ющие входы 17, 24, 45 соответственно ключей 14, 23, 41.

К экранирующим шинам через ключи 38 и к адресным шииам через резисторы 19, за исключением выбранной адресной шины, прикладываетс  напр жепие - U,. В выбранном адресе напр жение - Up к шине 9 не. прикладываетс , так как соответствующий ключ 8 открыт и эта щина подключена к щине нулевого потенциала. Таким образом, к электродам 27 и 25 ньезотрансформаторов только выбранного адреса прикладываетс  разница

напр жени  - Up. Под действием этого напр жени  пол ризаци  пластин 35 принимает направление, соответствующее значению «О, т. е. стираетс  ранее записанна  информаци  и данный адрес подготавливаетс  к записи

пового числа.

Записываемое число принимаетс  в регистр 40. При этом под действием потенциалов на выходных щинах регистра экранирующие щины 28, соответствующие тем разр дам регистра , которые наход тс  в «1, подключаютс  через ключи 37 к шине нулевого потенциала, а экранирующие шины, соответствующие тем разр дам регистра, которые наход тс  в состо нии «О, подключаютс  через ключи 38 к щине 39. Дешифратор адреса перестраиваетс  в состо ние с представлением выходных перемепных в системе высоких потенциалов. В исходном состо нии нулевым потенциалом на

всех выходных щипах дещифратора ключи 10 закрыты. Снижением до нул  нанр жени  смещени  - бсм (на чертеже не показано) закрываютс  и ключи 8 всех адресов. По сигналу записи положительный импульс напр жеПИЯ на выходной щине дещифратора, соответствующей коду адреса в регистре 5, открывает выбранный ключ 10. Одновременно с этим сигналы записи прикладываютс  к управл ющим входам 17, 22, 46 ключей, и ключи 14, 20, 43 открываютс . При этом к выбранной адресной шине 9 через открытый ключ 10 прикладываетс  напр жение - Up, к невыбранным адресным шинам через резисторы 19 прикладываетс  напр жение -

-Up. К экранирующим шинам 28, которые

иодключены к шине 39.через ключи 38, открытые согласно коду регистра числа 40, при2 ,,

кладываетс  напр жениеUp, остальные

экранирующие щины через открытые ключи 37 иодключены к шине нулевого потенциала. Вследствие этого к электродам 27, 25 элементов невыбранных адресов приложено напр жение -|Up илиUp, к электродам элементов выбранного адреса, в которые записы1 ,, ваютс  нули приложено напр жение

а к электродам элементов, в которые записываютс  единицы, приложено напр жение i-Up. При действием напр жени  измен етс  направление пол ризации пластин 35 соответствующих элементов, т. е. происходит запись «1. Дл  изменени  пол ризации пластин 32 напр жени  - Up недостаточно, поэтому разрун ени  информации в невыбранных адресах и записи ложной информации в вы бранном адресе не происходит. Таким образом после стирани  предыдущей информации и записи новой пьезокерамические пластины 35 элементов выбранного адреса пол ризованы в направлени х, которые соответвуют записываемому числу.

В режиме считывани  информации все разр ды регистра 40 наход тс  в состо нии «1, ключи 37 открыты и экранирующие щины подключены к щине нулевого потенциала. Дешифратор 6 находитс  в состо нии, при котором выходные переменные дешифратора представлены в системе высоких потенциалов . При этом в исходном состо нии ключи 10 закрыты, а ключи 8 открыты, вследствие чего адресные шины 9 подключены к щине нулевого потенциала. К щине 11 через открытый ключ 12 приложено досто нное напр жени  - t/сч. По сигналу чтени  короткий положительный импульс с соответствующего выхода дешифратора прикладываетс  к управл ющему входу выбранного адресного ключа. При этом ключ 8 закрываетс , ключ 10 открываетс  и во врем  действи  импульса с выхода дешифратора к адресной шине прикладываетс  напр жение - Uc4- Импульс напр л ени , приложенный к адресной шине, вызывает импульсную деформацию пластины 35 элементов данного адреса и одновременно с этим импульсную деформацию пластины 34, причем направление этой деформации зависит от направлени  пол ризации пластины 35, т. е. от записанной информации. При этом на разр дных шинах 31 и 32 по вл ютс  разнопол рные сигналы, так как участки пьезокерамики

под электрода.ми 29 и 30 пол ризованы встречно, причем пол рность выходных сигналов определ етс  направлением механической деформации пластины 32, т. е. записанной информацией . Эти сигналы поступают на входы разр дных усилителей считывани , и на выходах усилителей по вл ютс  импульсы, пол рность которых однозначно св зана с записанной информации. Данное устройство донускает многократное считывание, причем считывание  вл етс  неразрущающим, благодар  чему подобное устройство целесообразно использовать в качестве полупосто нного запоминающего устройства.

Предмет и з о -б р е т е н и  

Запоминающее устройство, содержаш,ее регистр адреса, соединенный со входами перестраиваемого дещифратора, вы.чоды которого соединены с управл ющими входа.ми адресных ключей, другие входы которых объединены и подключены через общие адресные ключи к источникам напр жени  пол ризации и считывани , донолнительный общий адресный ключ, подсоединенный к одно.му источнику напр жени  частичной пол ризации, матрицу

запо.минающих пьезотрансформаторов, адресные шины которых подключены к выходам адресных ключей, экранирующие шины - к выходам разр дных ключей, входы которых объединены и соединены через общие разр дные ключи соответственно с источником напр жени  пол ризации и другим источником напр жени  частичной пол ризации, разр дные щины - ко входам дифференциальных усилителей считывани , отличающеес 

тем, что, с целью снижени  потребл емой мощности, оно содержит вспомогательный общий адресный ключ, вход которого подсоединен ко входам адресных ключей, а выход - к выходу дополнительного общего адресного

ключа и через резисторы - к адресным шинам .