JPS6059599A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS6059599A JPS6059599A JP58168689A JP16868983A JPS6059599A JP S6059599 A JPS6059599 A JP S6059599A JP 58168689 A JP58168689 A JP 58168689A JP 16868983 A JP16868983 A JP 16868983A JP S6059599 A JPS6059599 A JP S6059599A
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- 238000012360 testing method Methods 0.000 claims abstract description 34
- 239000000872 buffer Substances 0.000 claims abstract description 23
- 230000005669 field effect Effects 0.000 claims 1
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- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発生半導体メモリに関し、特に紫外線照射
等によシメモリ内容を消去可能な不揮発性半導体メモリ
に関する。
等によシメモリ内容を消去可能な不揮発性半導体メモリ
に関する。
近年、マイクロコンピュータの急激な発展につれて、大
きく伸びてきた分野として読出し専用メモリ（以下、Ｒ
ＯＭという。）がある。ＲＯＭは、構造が比較的簡単で
集積度が高く、コストが安い、又、書込機能はないか、
あってもランダムアクセスメモリに比較して、性能的に
は低くてもよいとするメモリである。
きく伸びてきた分野として読出し専用メモリ（以下、Ｒ
ＯＭという。）がある。ＲＯＭは、構造が比較的簡単で
集積度が高く、コストが安い、又、書込機能はないか、
あってもランダムアクセスメモリに比較して、性能的に
は低くてもよいとするメモリである。
最も基本的なＲＯＭは、ＩＣ製造工程で使用するマスク
のパターンに情報を入れておくもので、マスクＲＯＭと
呼ばれる。メモリ内容の変更は不可能であるが、書込み
の確実性、記憶の安定性が非常によく、同一記憶内容の
ものを大量に作る場合には嚇価が安くなる利点があるが
、少量多品種製品には適さず、ユーザからそのパターン
情報を入手してから製品となるまで相当の期間を要する
。
のパターンに情報を入れておくもので、マスクＲＯＭと
呼ばれる。メモリ内容の変更は不可能であるが、書込み
の確実性、記憶の安定性が非常によく、同一記憶内容の
ものを大量に作る場合には嚇価が安くなる利点があるが
、少量多品種製品には適さず、ユーザからそのパターン
情報を入手してから製品となるまで相当の期間を要する
。
一方、使用者がフィールドで自由にメモリ内容を書込め
るようにしたＲＯＭがプログラム可能ＲＯＭで、本発明
における紫外線照射等によりメモリ内容容を消去可能な
不揮発性半導体メモＩＪ （１′Ｊ、下ＥＰ−ＲＯＭと
いう。）はこの一種である。ＥＰＲＯＭは紫外線照射の
ために特殊なパッケージが必要であシ、ＲＯＭに比べ単
価が高いという欠点がある・しかし、フィールドでの利
用性に優れており大きな市場を形成している。
るようにしたＲＯＭがプログラム可能ＲＯＭで、本発明
における紫外線照射等によりメモリ内容容を消去可能な
不揮発性半導体メモＩＪ （１′Ｊ、下ＥＰ−ＲＯＭと
いう。）はこの一種である。ＥＰＲＯＭは紫外線照射の
ために特殊なパッケージが必要であシ、ＲＯＭに比べ単
価が高いという欠点がある・しかし、フィールドでの利
用性に優れており大きな市場を形成している。
ところで、ＥＰＲＯＭの記憶の安定性、すなわち情報書
込み後の保持特性は極めて良好であり、ＲＯＭの代わり
として十分使用出来るものであることが知られている。
込み後の保持特性は極めて良好であり、ＲＯＭの代わり
として十分使用出来るものであることが知られている。
そこで、特殊なパッケージを使用せず、プラスチックパ
ッケージ等ＲＯＭと同様なパッケージとしてメモリ内容
の消去は無くし、１回の書込みのに限定して使用するこ
とにより、小計多品種はもちろん、大量に使う場合でも
単価は極めて安くなり、フィールドでの利便性もあり、
ユーザが製品全入手するのも短期間となり得るＥＰＲＯ
Ｍ（以下、ワンライトｌＰＲＯＭという。）が考えられ
た。しかし、この場合、製品としての機能チェックは組
立前のウェーハの状態のときだけとなり、組立後は、全
くデータが記憶されていない状態のみのチェックに限定
されてしまうことになる。単価は安いが、ユーザにおけ
るデータ書込み不良となる製品の混入比率が高いことに
なる・又、通常データの読出し時間、いわゆるアクセス
タイムについても十分チェック出来ないことになる。
ッケージ等ＲＯＭと同様なパッケージとしてメモリ内容
の消去は無くし、１回の書込みのに限定して使用するこ
とにより、小計多品種はもちろん、大量に使う場合でも
単価は極めて安くなり、フィールドでの利便性もあり、
ユーザが製品全入手するのも短期間となり得るＥＰＲＯ
Ｍ（以下、ワンライトｌＰＲＯＭという。）が考えられ
た。しかし、この場合、製品としての機能チェックは組
立前のウェーハの状態のときだけとなり、組立後は、全
くデータが記憶されていない状態のみのチェックに限定
されてしまうことになる。単価は安いが、ユーザにおけ
るデータ書込み不良となる製品の混入比率が高いことに
なる・又、通常データの読出し時間、いわゆるアクセス
タイムについても十分チェック出来ないことになる。
Ｎ１図は従来のＥＰＲＯＭの一例の構成を示すブロック
図である。本従来例は入出力８ビツト構成で、アドレス
入力Ａ からＡｒｎにより、列デコーダ２、行デコーダ
３の選択によってメモリセルマトリックス６への情報の
入出力が、入出力コントローラーによって入出力バッフ
ァ４′ｆ：介して行われる。なお同図で５は列セレクタ
、Ｃは制御信号、凸。〜６．は入出力データ信号である
。
図である。本従来例は入出力８ビツト構成で、アドレス
入力Ａ からＡｒｎにより、列デコーダ２、行デコーダ
３の選択によってメモリセルマトリックス６への情報の
入出力が、入出力コントローラーによって入出力バッフ
ァ４′ｆ：介して行われる。なお同図で５は列セレクタ
、Ｃは制御信号、凸。〜６．は入出力データ信号である
。
この構成においては、ＫＦＲＯＭの機能をチェックする
チェック機能が付加されていないので、上記のごとく製
品としての機能チェックはウェーッ為状態において探針
によるチェックしか出来ず、組立以後においては十分な
チェックが出来ないと言５− う欠点がある◎ 〔発明の目的〕 本発明の目的は、上記欠点を除去することにより、試験
回路を備えだ高歩留り、高信頼性の不揮発性半導体メモ
リを提供することにあるＯ〔発明の構成〕 本発明の不揮発性半導体メモリは、試験時にのみ選択さ
れる行線によって駆動される複数の行ダミーセル群と、
該行ダミーセル群を選択する行ダミーセル群選択手段と
、試験時にのみ選択される列線に接続され各入出力ビッ
トごとに少くとも一列設けられた列ダミーセル群と、該
列ダミーセル群を選択する列ダイ−セル群選択手段とを
含むことから構成される。
チェック機能が付加されていないので、上記のごとく製
品としての機能チェックはウェーッ為状態において探針
によるチェックしか出来ず、組立以後においては十分な
チェックが出来ないと言５− う欠点がある◎ 〔発明の目的〕 本発明の目的は、上記欠点を除去することにより、試験
回路を備えだ高歩留り、高信頼性の不揮発性半導体メモ
リを提供することにあるＯ〔発明の構成〕 本発明の不揮発性半導体メモリは、試験時にのみ選択さ
れる行線によって駆動される複数の行ダミーセル群と、
該行ダミーセル群を選択する行ダミーセル群選択手段と
、試験時にのみ選択される列線に接続され各入出力ビッ
トごとに少くとも一列設けられた列ダミーセル群と、該
列ダミーセル群を選択する列ダイ−セル群選択手段とを
含むことから構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の一実施例の構成を示すブロック図であ
る。なお、本図は入出力２ビツトで構成されているｌＰ
ＲＯＭの１ビツト分について示した６一 ものである。
る。なお、本図は入出力２ビツトで構成されているｌＰ
ＲＯＭの１ビツト分について示した６一 ものである。
本実施例は、試験時にのみ選択される行線によって駆動
される２行の行ダミーセル群２３．２４と、この行ダミ
ーセル群２３．２４を選択するダ試験時にのみ選択され
る列線に接続され、各人出カビットごとに一列設けられ
た列ダミーセル群２５と、この列ダミーセル群２５′ｆ
ｔ選択するダミー列群選択手段とを含むことから構成さ
れる・本実施例は、アドレス人力Ａ。からＡ、ｌｌｌに
ょシ、列デコーダ１２、行デコーダ１３の選択にょシメ
モリセルマ） ＋７ツクス１６への情報の入出力が入出
力コントローラ１１により人出カバッ７ア１４を介して
行われる。なお、図において、１５は列セレクタ、Ｃは
制御信号、′ｏｚは入出力データ信号である・ 第３図ないしＩ第８図は本実施例の動作を説明するため
の部分的詳細回路図で、第３図は行ダミーセル群を、第
４図は列ダミーセル群とダミー列セレクタを、第５図は
行デコーダを、第６図は列デコーダを、第７図はダミー
行デコーダ全、第８図はダミー列デコーダをそれぞれ示
している。
される２行の行ダミーセル群２３．２４と、この行ダミ
ーセル群２３．２４を選択するダ試験時にのみ選択され
る列線に接続され、各人出カビットごとに一列設けられ
た列ダミーセル群２５と、この列ダミーセル群２５′ｆ
ｔ選択するダミー列群選択手段とを含むことから構成さ
れる・本実施例は、アドレス人力Ａ。からＡ、ｌｌｌに
ょシ、列デコーダ１２、行デコーダ１３の選択にょシメ
モリセルマ） ＋７ツクス１６への情報の入出力が入出
力コントローラ１１により人出カバッ７ア１４を介して
行われる。なお、図において、１５は列セレクタ、Ｃは
制御信号、′ｏｚは入出力データ信号である・ 第３図ないしＩ第８図は本実施例の動作を説明するため
の部分的詳細回路図で、第３図は行ダミーセル群を、第
４図は列ダミーセル群とダミー列セレクタを、第５図は
行デコーダを、第６図は列デコーダを、第７図はダミー
行デコーダ全、第８図はダミー列デコーダをそれぞれ示
している。
次に、これらの図を参照して、本実施例の動作について
説明する。
説明する。
第２図において試験用列アドレスバッファ（ＢＹ）１７
は、列デコーダ１２へのアドレス人力Ａ。からＡｎのう
ち、Ａｎに電源電圧以上のある一定電圧が入力された時
に、ダミー列デコーダ１９をアクティブに、列デコーダ
１２はすべて非選択にな一ダ１３へのアドレス人力Ａｎ
＋１からＡ□のうち、Ａ、、に電源電圧以上のある一定
電圧が入力されたときに、ダミー行デコーダ２０．２１
をアクティブに、行デコーダ１３はすべて非選択になる
ような信号ＤＡＸとその反転信号Ｄｘを出力する。
は、列デコーダ１２へのアドレス人力Ａ。からＡｎのう
ち、Ａｎに電源電圧以上のある一定電圧が入力された時
に、ダミー列デコーダ１９をアクティブに、列デコーダ
１２はすべて非選択にな一ダ１３へのアドレス人力Ａｎ
＋１からＡ□のうち、Ａ、、に電源電圧以上のある一定
電圧が入力されたときに、ダミー行デコーダ２０．２１
をアクティブに、行デコーダ１３はすべて非選択になる
ような信号ＤＡＸとその反転信号Ｄｘを出力する。
今、アドレス入力Ａｒｎに高電圧が入力され、ダミー行
デコーダ２０．２１がアクティブになった状態を考える
。第２図ではダミー行デコーダが２個配置された場合で
あシ、アドレス入力Ａｎ＋１によってどちらかを選択す
る。このダミー行デコーダ２０．２１によって選択され
る行線によって駆動されるダは−セル群２３．２４はメ
モリセルマトリックス１６を挟むように配置される。
デコーダ２０．２１がアクティブになった状態を考える
。第２図ではダミー行デコーダが２個配置された場合で
あシ、アドレス入力Ａｎ＋１によってどちらかを選択す
る。このダミー行デコーダ２０．２１によって選択され
る行線によって駆動されるダは−セル群２３．２４はメ
モリセルマトリックス１６を挟むように配置される。
第３図は第２図に示す行ダミーセル群２３゜２４の回路
図である。Ｍ −Ｍゆからなるメモ■ リセルマトリックス１６に対して、 ＤＭ ｕ −ＤＭ
ｌ）’及ヒＤＭ□〜ＤＭｌｙからなるダは−セル群２３
．２４が両端に配置されている。今、列ａｄｏ〜ｄヶの
列線ｄ１１が列デコーダ１２によって選択されたとする
。列線ｄ１１には、浮遊ゲート構造を有する絶縁ゲート
型電界効果トランジスタからなるメモリセルＭ３．〜Ｍ
Ｘ、及びダは−セルＤＭｓｓとＤＭ□のソース（あるい
はドレイン）が共通に接続されている。又、各ドレイン
（あるいはソース）が接地電位Ｇに共通に接続され、そ
れらの制御ゲートには行デコーダ１３あるいはダミー行
デコーダ２０゜９− ２１の出力である行線が接続されている。通常の使用状
態ではダミーセルＤＭＩＩ、ＤＮｌｉ２Ｉ は無視され
、ＭｌｌからＭＸ、のメモリセルのみの動作となる。
図である。Ｍ −Ｍゆからなるメモ■ リセルマトリックス１６に対して、 ＤＭ ｕ −ＤＭ
ｌ）’及ヒＤＭ□〜ＤＭｌｙからなるダは−セル群２３
．２４が両端に配置されている。今、列ａｄｏ〜ｄヶの
列線ｄ１１が列デコーダ１２によって選択されたとする
。列線ｄ１１には、浮遊ゲート構造を有する絶縁ゲート
型電界効果トランジスタからなるメモリセルＭ３．〜Ｍ
Ｘ、及びダは−セルＤＭｓｓとＤＭ□のソース（あるい
はドレイン）が共通に接続されている。又、各ドレイン
（あるいはソース）が接地電位Ｇに共通に接続され、そ
れらの制御ゲートには行デコーダ１３あるいはダミー行
デコーダ２０゜９− ２１の出力である行線が接続されている。通常の使用状
態ではダミーセルＤＭＩＩ、ＤＮｌｉ２Ｉ は無視され
、ＭｌｌからＭＸ、のメモリセルのみの動作となる。
ワンライ） Ｆｌ：ＦＲＯＭとしての使用の場合、ＭＩ
ｌからＭｘｌのメモリセルは消去状態にあり、読出しの
みのチェックでは列線ｄｌｌのレベルは常に一定なレベ
ルでしかチェックされない。更に、書込み機能チェック
は全く無視されてしまう。そこで、ＤＭｕ 。
ｌからＭｘｌのメモリセルは消去状態にあり、読出しの
みのチェックでは列線ｄｌｌのレベルは常に一定なレベ
ルでしかチェックされない。更に、書込み機能チェック
は全く無視されてしまう。そこで、ＤＭｕ 。
ＤＭ□のダミーセルにより、書込み時、続出し時の機能
チェックを行なうものであり、列線ｄｉｇに対して最低
２個のダミーセルによって、ＤＭ、１． ＤＭ、ｌに相
反するデータを書込み、又読出すことにより、ＭＨから
ＭＸｉのメモリセルが何らかの欠陥によって列線ｄ□に
与える悪影響をもチェック出来る。
チェックを行なうものであり、列線ｄｉｇに対して最低
２個のダミーセルによって、ＤＭ、１． ＤＭ、ｌに相
反するデータを書込み、又読出すことにより、ＭＨから
ＭＸｉのメモリセルが何らかの欠陥によって列線ｄ□に
与える悪影響をもチェック出来る。
又、列線ｄｌｌとｄ□の間において、ダミーセルのＤＭ
ｕと０Ｍ１意、 ＤＭＩＩとＤＭｏに相反するデータを
書込むことによシ、列線ｄｌｌとｄ□間の短絡等のチェ
ックも可能であり、同時に列デコーダ系の回路機能チェ
ックも可能となる。
ｕと０Ｍ１意、 ＤＭＩＩとＤＭｏに相反するデータを
書込むことによシ、列線ｄｌｌとｄ□間の短絡等のチェ
ックも可能であり、同時に列デコーダ系の回路機能チェ
ックも可能となる。
続いて、アドレス入力Ａｎに高電圧が入力され、１０−
ダミー列ｆコーダ１９がアクティブになった状態を考え
る。第２図ではダミー列デコーダ１９が１個配置された
場合であ如、このダミー列デコーダ１９によって選択さ
れる列線によって駆動される列ダミーセル群２５はメモ
リセルマトリックス１６の一端に一列配置される。
る。第２図ではダミー列デコーダ１９が１個配置された
場合であ如、このダミー列デコーダ１９によって選択さ
れる列線によって駆動される列ダミーセル群２５はメモ
リセルマトリックス１６の一端に一列配置される。
第４図は第２図に示す列ダミーセル群の回路図である◎
行デコーダ１３の出力Ｘ１．からＸｌｘ によって選択
されるダミーメモリセルＤＭ、〜ＤＭｘの浮遊ゲート構
造を有する絶縁ゲート型電界効果トランジスタからｆＪ
る列ダンーセル群２５が一列にメモリセルマトリックス
１６の一端に配置されている。
されるダミーメモリセルＤＭ、〜ＤＭｘの浮遊ゲート構
造を有する絶縁ゲート型電界効果トランジスタからｆＪ
る列ダンーセル群２５が一列にメモリセルマトリックス
１６の一端に配置されている。
この列ダミーセル群２５の各セルのソース（あるいはド
レイン）はダミー列デコーダ１９によって選択される列
線Ｄｄに接続され、各セルのドレイン（あるいはソース
）は接地電位ＧＩＣ！続され、セルの制御ゲートが行デ
コーダ１３の出力に接続されている。通常列デコーダ出
力Ｙ１１〜Ｙ１ｙにより列セレクタ１５を形成するトラ
ンジスタＱ、〜Ｑｙによって列線ｄ、からｄｙのいづれ
かが選択され、データの入出力がなされる。この場合、
列線Ｄｄ に接続されるダミーセルＤＭ１〜ＤＭＸは、
ダミー列セレクタを形成するトランジスタＱｄのゲート
にはダミー列デコーダ１９の出力ＤＹ、が出力されない
ので、無視され使用されない。ワンライトＥ３ＦＲＯＭ
として使用の場合、メモリセルマトリックス１６はすべ
て消去状態にあり、行デコーダ１３の出力によって選択
され、出力されるデータはいづれの場合でも一定値でし
か読出されない。従って行デコーダ１３が正常に動作し
ているか、また行デコーダ出力間の短絡等は十分にチェ
ック出来ない。そこで、ダミー列デコーダ１９の出力Ｄ
Ｙ、を１Ｈ”レベルにすることにより列線Ｄｄに接続さ
れた列ダミーセルＤＭ、〜ＤＭｘに、データの書込み読
出しを行なうことにより、行デコーダ１３及びその出力
間のチェックを可能ならしめるものである。このダミー
列デコーダ１９により選択される列ダミーセル群２５は
各入出力ビットごとに最低１列づつ配置することにより
、各人出カビットのデータの組合せにより効率よく機能
チェックが可能となる。従って、入出力２ビツトであれ
ば２列のダミーセル群を設けることになる。
レイン）はダミー列デコーダ１９によって選択される列
線Ｄｄに接続され、各セルのドレイン（あるいはソース
）は接地電位ＧＩＣ！続され、セルの制御ゲートが行デ
コーダ１３の出力に接続されている。通常列デコーダ出
力Ｙ１１〜Ｙ１ｙにより列セレクタ１５を形成するトラ
ンジスタＱ、〜Ｑｙによって列線ｄ、からｄｙのいづれ
かが選択され、データの入出力がなされる。この場合、
列線Ｄｄ に接続されるダミーセルＤＭ１〜ＤＭＸは、
ダミー列セレクタを形成するトランジスタＱｄのゲート
にはダミー列デコーダ１９の出力ＤＹ、が出力されない
ので、無視され使用されない。ワンライトＥ３ＦＲＯＭ
として使用の場合、メモリセルマトリックス１６はすべ
て消去状態にあり、行デコーダ１３の出力によって選択
され、出力されるデータはいづれの場合でも一定値でし
か読出されない。従って行デコーダ１３が正常に動作し
ているか、また行デコーダ出力間の短絡等は十分にチェ
ック出来ない。そこで、ダミー列デコーダ１９の出力Ｄ
Ｙ、を１Ｈ”レベルにすることにより列線Ｄｄに接続さ
れた列ダミーセルＤＭ、〜ＤＭｘに、データの書込み読
出しを行なうことにより、行デコーダ１３及びその出力
間のチェックを可能ならしめるものである。このダミー
列デコーダ１９により選択される列ダミーセル群２５は
各入出力ビットごとに最低１列づつ配置することにより
、各人出カビットのデータの組合せにより効率よく機能
チェックが可能となる。従って、入出力２ビツトであれ
ば２列のダミーセル群を設けることになる。
第５図は第２図に示す一実施例の行デコーダの一例の回
路図である。
路図である。
第５図において、番号２６は行デコーダ出力パッファで
ある。第２図に示す試験用行アドレスバッファ１８から
の出力ＤＡＸが１Ｈ＃レベルの場合行デコーダはトラン
ジスタＱＤＸがオンとなるため非選択となり、試験モー
ドになる・従って、通常は出力ＤＡＸは”Ｌ”レベルに
なっている。
ある。第２図に示す試験用行アドレスバッファ１８から
の出力ＤＡＸが１Ｈ＃レベルの場合行デコーダはトラン
ジスタＱＤＸがオンとなるため非選択となり、試験モー
ドになる・従って、通常は出力ＤＡＸは”Ｌ”レベルに
なっている。
第６図は列デコーダ１２０回路図である。第６図におい
て、２７は列デコーダ出力パッ７アである。試験用列ア
ドレスバッファ１７の出力ＤＡＹが１■”レベルの場合
トランジスタＱＤＹがオンとなるため、列デコーダは非
選択とな〕、テストモードになる。従って、通常は出力
６台′は”Ｌ”レベルになっている。
て、２７は列デコーダ出力パッ７アである。試験用列ア
ドレスバッファ１７の出力ＤＡＹが１■”レベルの場合
トランジスタＱＤＹがオンとなるため、列デコーダは非
選択とな〕、テストモードになる。従って、通常は出力
６台′は”Ｌ”レベルになっている。
第７図、第８図はダミー行デコーダ２０．２１およびダ
ミー列デコーダ１９の回路図である。
ミー列デコーダ１９の回路図である。
１３−
試験用行アドレスバッファ１８および試験用列アドレス
バッファ１７の出力ＤＡＸ及びＤＡＹが通常共に”Ｈ＃
レベルになっており、トランジスタＱｄｘ及びＱｄｙが
オンとなるため、非選択状態にあるが、試験モードで出
力ＤＡＸ及びＤＡＹが″Ｌ”レベルになると、アドレス
入力に応じた出力が選択される。
バッファ１７の出力ＤＡＸ及びＤＡＹが通常共に”Ｈ＃
レベルになっており、トランジスタＱｄｘ及びＱｄｙが
オンとなるため、非選択状態にあるが、試験モードで出
力ＤＡＸ及びＤＡＹが″Ｌ”レベルになると、アドレス
入力に応じた出力が選択される。
第８図においては、第２図でダミーセル群２５は１列の
場合であるため、アドレス入力は無いが、２列以上設け
た場合には、第７図同様、アドレス入力で選択可能とな
る。なお、２８．２９はそれぞれダミー行デコーダ出力
バッファ及びダミー列デコーダ出力バッファである。
場合であるため、アドレス入力は無いが、２列以上設け
た場合には、第７図同様、アドレス入力で選択可能とな
る。なお、２８．２９はそれぞれダミー行デコーダ出力
バッファ及びダミー列デコーダ出力バッファである。
なお、上記実施例はＮチャネル型ＥＰＲＯＭについて説
明したがＰチャネル型及びＣＭＯ８型ｌＰＲＯＭの場合
も同様に実施出来ることは言うまでもない。
明したがＰチャネル型及びＣＭＯ８型ｌＰＲＯＭの場合
も同様に実施出来ることは言うまでもない。
以上、詳細に説明したとおり、本発明の不揮発性半導体
メモリは、試験時のみに選択される行線及び列線に接続
されたダミーセル群とそれを選択する周辺回路からなる
試験回路を備えているので、１４− 製品化された後においても十分に試験することが出来、
高歩り、高信頼性の紫外線照射等によ）メモリ内容を消
去可能な不揮発生半導体メモリが得られると酊う効果を
有している・従って１本発明をワンライテングＥＰＲＯ
Ｍに適用すると特にその効果が発揮される。
メモリは、試験時のみに選択される行線及び列線に接続
されたダミーセル群とそれを選択する周辺回路からなる
試験回路を備えているので、１４− 製品化された後においても十分に試験することが出来、
高歩り、高信頼性の紫外線照射等によ）メモリ内容を消
去可能な不揮発生半導体メモリが得られると酊う効果を
有している・従って１本発明をワンライテングＥＰＲＯ
Ｍに適用すると特にその効果が発揮される。
第１図は従来の不揮発性半導体メモリの一例の構成を示
すプ目ツク図、ｉ＠２図は本発明の一実施例の構成を示
すブロック図、第３図ないしＩ第８図はそれぞれ第２図
の部分詳細回路図で、第３因は行ダミーセル群へ第４図
は列ダミーセル群とダミー列セレクタの、第５図は行デ
コーダの、第６図は列デコーダの、第７図はダミー行デ
コーダの、第８図はダば一列デコーダの詳細回路図であ
る。 １・・・・・・入出力コントローラ、２・・・・・・列
デコーダ、３・・・・・・行デコーダ、４・・・・・・
入出力バッファ、５・・・・・・列セレクタ、６・・・
・・−メモリセルマトリックス、１１・・・・・・入出
力コントローラ、１２・・団・列デコーダ、】３・・・
・・・行デコーダ、１４・・川・入出力バッファ、１５
・・・・・・列セレクタ、１６・・・・・・メモリセル
マトリックス、】７・・・・・・試験用列アドレスバッ
ファ（ＢＹ）、１８・・・・・・試験用行アドレスバッ
ファ（ＢＸ）、１９・・・・・・ダミー列デコーダ、２
０．２１・・・・・・ダミー行デコーダ、２２・・団・
ダミー列セレクタ、２３．２４・・・・・・行ダンーセ
ル、２５・・・・・・列ダミーセル、２６・・・・・・
行デコーダ出力バッファ、２７・旧・・列デコーダ出力
バッファ、２８・・・・・・ダミー行デコーダ出力バッ
ファ、２９・・・・・・ダミー列デコーダ出力バッファ
％Ａ ｏ、Ａ−・・・・・アドレス入力、Ｃ・・・・・
・制御信号、００〜０１．Ｏｚ・・・・・・入出力デー
タ信号、Ｘ１１〜Ｘ１Ｋ ・・・・・・行デコーダ出力
信号、Ｙｌｌ〜Ｙ１ｙ・・・・・・列デコーダ出力信号
、ＤＸｌ、ＤＸ、・・−・・ダミー行デコーダ出力信号
、ＤＹ、・・・・・・ダミー列デコーダ出力信号、Ｍｌ
、〜Ｍｘｙ・・・・・・メモリセル、ＤＭ１１〜ＤＭ、
、ＤＭ□〜ＤＭＥｙ 、ＤＭＩ〜ＤＭ、・・・・・・Ｄ
ＡＸ 、ＤＡＸ 、ＤＡＹ、ＤＡＹ・・・・・・試験用
アドレスバッファ出力、ｖｏ。・・・・・・電源電圧、
Ｇ・・・・・・接地電位％Ｑ＊ ・Ｑ冨ｅ Ｑ ｙ ｅ
Ｑ（１＃ Ｑ Ｂｚ ＊ ＱＤＹ ＊Ｑｄｘ・Ｑｄｙ
・・・・・・ＮチャネルＭＯ８）ランジスタ。 １７− ３ 第１図 阜４目 第６図 第７園 牟８ 図
すプ目ツク図、ｉ＠２図は本発明の一実施例の構成を示
すブロック図、第３図ないしＩ第８図はそれぞれ第２図
の部分詳細回路図で、第３因は行ダミーセル群へ第４図
は列ダミーセル群とダミー列セレクタの、第５図は行デ
コーダの、第６図は列デコーダの、第７図はダミー行デ
コーダの、第８図はダば一列デコーダの詳細回路図であ
る。 １・・・・・・入出力コントローラ、２・・・・・・列
デコーダ、３・・・・・・行デコーダ、４・・・・・・
入出力バッファ、５・・・・・・列セレクタ、６・・・
・・−メモリセルマトリックス、１１・・・・・・入出
力コントローラ、１２・・団・列デコーダ、】３・・・
・・・行デコーダ、１４・・川・入出力バッファ、１５
・・・・・・列セレクタ、１６・・・・・・メモリセル
マトリックス、】７・・・・・・試験用列アドレスバッ
ファ（ＢＹ）、１８・・・・・・試験用行アドレスバッ
ファ（ＢＸ）、１９・・・・・・ダミー列デコーダ、２
０．２１・・・・・・ダミー行デコーダ、２２・・団・
ダミー列セレクタ、２３．２４・・・・・・行ダンーセ
ル、２５・・・・・・列ダミーセル、２６・・・・・・
行デコーダ出力バッファ、２７・旧・・列デコーダ出力
バッファ、２８・・・・・・ダミー行デコーダ出力バッ
ファ、２９・・・・・・ダミー列デコーダ出力バッファ
％Ａ ｏ、Ａ−・・・・・アドレス入力、Ｃ・・・・・
・制御信号、００〜０１．Ｏｚ・・・・・・入出力デー
タ信号、Ｘ１１〜Ｘ１Ｋ ・・・・・・行デコーダ出力
信号、Ｙｌｌ〜Ｙ１ｙ・・・・・・列デコーダ出力信号
、ＤＸｌ、ＤＸ、・・−・・ダミー行デコーダ出力信号
、ＤＹ、・・・・・・ダミー列デコーダ出力信号、Ｍｌ
、〜Ｍｘｙ・・・・・・メモリセル、ＤＭ１１〜ＤＭ、
、ＤＭ□〜ＤＭＥｙ 、ＤＭＩ〜ＤＭ、・・・・・・Ｄ
ＡＸ 、ＤＡＸ 、ＤＡＹ、ＤＡＹ・・・・・・試験用
アドレスバッファ出力、ｖｏ。・・・・・・電源電圧、
Ｇ・・・・・・接地電位％Ｑ＊ ・Ｑ冨ｅ Ｑ ｙ ｅ
Ｑ（１＃ Ｑ Ｂｚ ＊ ＱＤＹ ＊Ｑｄｘ・Ｑｄｙ
・・・・・・ＮチャネルＭＯ８）ランジスタ。 １７− ３ 第１図 阜４目 第６図 第７園 牟８ 図
Claims (1)
- 【特許請求の範囲】 （１）試験時にのみ選択される行線によって駆動される
複数の行ダミーセル群と、該行ダミーセル群全選択する
行ダミーセル群選択手段と、試験時にのみ選択される列
線に接続され各入出力ビットごとに少くとも一列設けら
れた列ダミーセル群と、該列ダミーセル群を選択する列
ダミーセル群選択手段とを含むことを特徴とする不揮発
性半導体メモリ。 （２ダミーセルが浮遊ゲート構造を有する絶縁ゲート型
電界効果トランジスタからなる特許請求の範囲第（１）
項記載の不揮発性半導体メモリ。 （３）複数の行ダミーセル群を選択する複数のダミー行
デコーダと、行線を選択するアドレス入力の少くとも一
人力に電源電圧以上の所定の電圧が入力されたとき所定
の前記ダミー行デコーダを選択し行デコーダ全体を非選
択とする試験用行アドレスバッファとからなる行ダミー
セル群選択手段と、列ダミーセル群を選択するダミー列
セレクタ及びダミー列デコーダと、列線を選択するアド
レス入力の少くとも一人力に電源電圧以上の所定の電圧
が入力されたとき所定の前記ダミー列デコーダ選択し列
デコーダ全体を非選択とする試験用列アドレスバッファ
とからなる列ダミーセル群選択手段とを有する特許請求
の範囲第（１）項記載の不揮発性半導体メモリ。 （４）行線及び列線を選択するアドレス入力に電源電圧
以上の所定の電圧が入力されたときに、その出力信号が
反転される試験用行アドレスバッファ及び試験用列アド
レスバッファを有する特許請求の範囲第（３）項記載の
不揮発性半導体メモリ◎
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059599A true JPS6059599A (ja) | 1985-04-05 |
| JPH0313680B2 JPH0313680B2 (ja) | 1991-02-25 |
Family
ID=15872637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168689A Granted JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059599A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251319A (ja) * | 1985-08-28 | 1987-03-06 | インターナショナル ビジネス マシーンズ コーポレーション | モデム受信機における利得調節方法 |
| JPS6254900A (ja) * | 1985-04-26 | 1987-03-10 | エステーミクロエレクトロニクス ソシエテ アノニム | プログラム可能な読出し専用メモリ |
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6334800A (ja) * | 1986-07-28 | 1988-02-15 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| JPS6467797A (en) * | 1987-09-09 | 1989-03-14 | Toshiba Corp | Semiconductor memory device |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
| JP2007080477A (ja) * | 2005-09-09 | 2007-03-29 | Samsung Electronics Co Ltd | セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
-
1983
- 1983-09-13 JP JP58168689A patent/JPS6059599A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6334800A (ja) * | 1986-07-28 | 1988-02-15 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPS6467797A (en) * | 1987-09-09 | 1989-03-14 | Toshiba Corp | Semiconductor memory device |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
| JP2007080477A (ja) * | 2005-09-09 | 2007-03-29 | Samsung Electronics Co Ltd | セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313680B2 (ja) | 1991-02-25 |
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