SU714395A1 - Устройство дл ускоренного умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛИ УСКОРЕННОЮ УМНбЖЕНИЯ

VI

Изобретение относитс  к области вычислительной технгаси и мОжет найти применение в арифметических устройочвах цифровых вычислительных машин и в цифровых фильтрах.

Известны устройства дл  ут шоже и , использующие алгоритмы уменьшений длины, анализа очередных ni разр дов, количества единиц и нулей регистра множител  1,23,3.

Наиболее близким по технической сущности аналогом  вл етс  устройство дл  ускоренного умножени  43, позвол ющее нар ду с устранением распространени  переносов в каждом цикле умножать одновременно на четьфе разр да множител . Это достигаетс  за счет применени  в арифметическом устройстве одноразр дных сумматоров на семь входов, что позвол ет складывать одновременно до семи слагаемых. Устройство содержит сумматор, регистр множимого, регистр множител , регистры запоминани  сумм и поразр дных переносов, причем выход

суммы i -го разр да сумматора через схемы срвдаденй  И сборки подключен к ( i -1)-му и ( -1 -4)-му разр дам регистра айпоминани  поразр дных сумм, выход перенос-двойка i -го разр да сумматора через схемы совпо.дп:и  и сборки подключен к i -му и ( i -3) разр дам репюТра запоминани  пора  дных пёрёнОсов-двоек, выход переносчетверка 1 -го разр да сумматора через схемы совпадени  и сборки соединен с ( 1 +1)-м и ( i -2)-м разр дами регистра запоминани  поразр дных переносов-четверок , дополнительный выход суммы i -го разр да сумматора через

5 схему совпадени  и сборки подключен ко входу i -го разр да регистра запомтгани  сумм, а дополнительный выход перенос-двойка 1 -го разр да сумматора через схемы совпадени  и сборки соединен с ( -J +1)-м разр дом сумматора и ( -i +1)-м разр дом регистра запоминани  поразр дных перепосов-днэоск, nopnt.iA вход i -го разр да каждого сумматора соединен с выходом -j -го раф да ре-- гистра запоминатта сумм, вторО11 ег6 вход соединен с выходом i-го разр да регистра запоминани5Г поразр дных переносов-четверок и дополнительным выходом переноса ( i -1)-го разр да сумматора , третий вход его соединен с выходом (i 4-1)-го разр да регистра запоминани  поразр дных переносов-двоек, на четвертый, п тый, шестой и седьмой входы 1-го разр да сумматора подключены соответственно выходы i -го, ( i +1)го ,- ( i +2)-го, {i +3)-го разр дов ре- , гистра множимого. Недостатком известного устройства  вл етс  ограниченное быстродействие, вследствие неэффективного использовани  в нем одноразр дных сумматоров на семь входов. Целью предлагаемого изобретени   вл етс  повышение быстродействи . Дл  достижени  поставленной цели устройство дл  ускоренного умножени , содержаш:ее сумматор, построенный на основе одноразр дных семивходовьйс сумматоров, регистры множимого и множител , регистры запоминани  сумм и поразр дных пере носов, двоек и четвёрок, причем выход суммы 1 -го разр да сумматора подключен к ( 1 -1)-му разр ду регистра запоминани  сумм, выход перенос-двойка i -го разр да сумматора подключен к i -му разр ду рехистра запоминани  поР .,®Р °Я° ° ® Ь1ход переноЪ-чётверка i-го разр да сумматора соединен с ( i+1)-м разр дом регистра запоминани  поразр дных переносов-четвёрок , дополнительный выход суммы -го разр да сумматора подключен ко входу i -го разр да регистра запоминани  сумм, а дополнительный выход перенос-двойка i-гчэ разр да сумматора соединен с ( i +1)-м разр дом сум матора и ( i +1)-м раёр дб рёгйстра за помйнани  . поразр дных переносов- двоек, первый вход i -го разр да сумматора соединен с выходом i -го разр да регистра запоминани  сумм, второй его вход соединен с выходом -j -го разр да регистра запоминани  поразр дных переносов-четверок и дополнительным выходом переноса ( 1 -1)-го разр да сумматЬра, третийВХ :)д Ш Ш еДИИен с выходом i -го раэр йа регистра запоминани  поразр дных переносов-двоек, дополнительно содержит преобразователь кода, четьфе узла сдвига, элемент задержки , регистр множител  содержит до714395 полнительный разр д, причем выходы младших восьми разр дов и дополнительного разр да регистра множител  подключены ко входам преобра:зовател  кода, выход регистра множимого подключен к первым входам узлов сдвига, выходы каждых двух соседних разр дов преобразовател  кода, начина  с младшего, подключены ко второмучи третьему входам соответствующих узлов сдвига, выход старшего разр да преобразовател  кода подключен через элемент задержки ко входу младшего разр да преобразовател  кода, выходы разр дов первого,четвертого узлов сдвига подключены соответственно к четвертому,седьмому входам 1-го разр да сумматора, выход суммы i -го разр да сумматора подключен ко входу ( i -8}-го разр да регистра запоминани  сумм, выход перенос-двойка i -го разр да cyiviMaTOpa подключен ко входу { i -7)-го разр да регистра запоминани  поразр дных переносов двоек, выход iiepeHOc- eTBepKa 1 -го,разр да сумматора соединен со входом ( i 6} го разр да регистра запоминани  поразр дных переносов-четверок, На фиг. i приведенаструктурна  схема устройства дл  ускоренного умножени  одновременно на восемь разр дов множител , на фиг. 2 изображен одноразр дный семивходовой сумматор. Устройство включает в себ  регистр запоминани  сумм с разр дами 1-9 (соответственно i -fS, i+7.., t+1, -f разр ды регистра запоминани  сумм); сумматор с разр дами 10-13 (соответственно i 4-1, i , -j l, i-2 разр ды 1J. --сумматора ); регистр запоминани  поразр дных переносов-двоек с разр дами 1423 ( соответственно , -t +8, .....1+1 , 1 разр ды регистра запоминаний поразр дных пероносов-двоек), регистр г запоминани  поразр дных . переносовчетверок с разр дами 24-5 (соответственно 1+10, 1+9 1+1, 1 разр ды регистра запоминани  поразр дных пере о ,сов-четверок 35-37 - триггеры, эле менты 38-4j ИЛИ ,элементы 42-51 И; регистр 52 множител ; преобразователь 53 кода; элемент 54 задержки-; узлы 55-58 сдвига; регистр 59 множимого; шину 60 передачи множимого на сумматор; трехвходовые сумматоры 61-64; -ый одноразр дный семивходо во и сумматор . 65; входные шины 66-72, сумматора 65; выходы 73-82 трехвходовых сумматоров сумматора 65; выходные шины 83-90 старших восьми разр дов регистра 52; выходную шину 91 регистра 52 (дополнительного разр да регистра 52); дополнительный выход 92 младшего разр да преобразовател  53; выходные шины 93-1ОО преобразовател  53 выходные шины 1О1-1О4 i-ых разр дов узлов 55-58 соответственно; управл ющие шины 105-114 входные шины 115-117. i -ый одноразр дный семивходовой сумматор 65 (см, фиг, 2) состоит из четырех одноразр дных трехвходовых сум маторов 61-64 и имеет семь входных шин 66-72. Выход 73 перенос сумматора 61 соединен с одним из трех входов сумматора 63 и имеет также свобод ный выход 77 - дополнительный выход перенос сумматора 65. Выход 74 сумма сумматора соединен с одним из трех входов сумматора 64 и имеет свободный выход 8О - дополнительный выход сумма сумкттора 65. Выход 75 перенос сумматора 62 соединен со вто рым .входом сумматора 63, а выход 76 сумма сумматора 62 соединен со вторым входом сумматора 64. Выход 82 сумма сумматора 64  вл етс  выходом суммы сумматора 65. Выход 81 перенос сумматора 6 4 соединен с третьим входом сумматора 63. Выход 79 сумма сумматора 63  вл етс  выходом пере- нос - двойка сумматора 65. Выход 78 перенос сумматора 63  вл етс  выходом перенос - четверка сумматора 65. К триггеру 35 элемент 38 ИЛИ и элементы 42-44 И подключены соответственно дополнительный выход ВО сумма сумматора 65 ( i -ый разр д сумматора), выход 82 суммы сумматора 65 и выход 82 суммы ( i -8)-го разр да суммаггора (вход 115). Каждый разр д регистра запоминани  сумм имеет структуру i -го разр да регистра 9, поэтому подключение каждогю из них аналогично описанному. К триггеру 36 через элемент 40 ИЛИ и элементы 47-48 И подклтрчены соответственно выход 79 перенос-двойка ( i -1)-го разр да сумматора (выход 79 разр да сумматора 12), дополнительный выход 77 перенос ( i -1)-го разр да сумматора (выход 77 разр да сумматора 12) и выход 79 переш с-двойка ( i -9)-го разр да сумматора ( вход 116), Каждый разр д регистра запоминани  переносов - двоек имеет ст1зук туру разр да 23 регистра запоминайс  ,.

714395 поразр дных переносов - двоек поэтому подключение каждого из них аналогично описано. К триггеру 37 через элемент 41 ИЛИ и элементы 50-51 И подключены соответственно выход пеоенос-четверка {i -2}-го разр да сумматора (выход 78 разр да сумматора 13) и выход перенос - четверка ( i -10)-го разр да сумматора (вход 117), Каждый разр д регистра запоминани  переносовчетверок имеет структуру разр да 34 регистра запоминани  поразр дных переносов-четверок поэтому подключение каждого из них аналогично описанному. Входна  шина 66 i -го разр да сумматора (разр д сумматора 11) подключен к выходу триггёра 35. Аналогично подключаютс  входньге шниы 66 всех разр дов сумматора к выходам триггеров регистра запоминани  сумм, Входна  шина 67 i -го разр да сумматора (разр д сумматора 11) через элемент 39 ИЛИ и элементы 45-46 И соединены соответственно с выходом триггера 37 и дополнительным выходом 77 перенос сумматора 12 ( i -1)-ый разр д cyMJvfaTOpa). Аналогично подключаютс  входные шины 67 всех разр дов сумматора. Входна  шина 68 i -го разр да сумматора (разр д сумматора 11) подключена к выходу триггера 36. Аналогично подключаютс  входные шины 68 всех разр дов сумматора. К входным шинам 69, 70, 71 и 72 1 -го разр да сумматора (разр д сумматора 11) соответственно подключены входы 1-ых разр дов узлов 55-58 сдвига. Аналогично подключаютс  входные глины 69-72 всех разр дов сумматора . Выходы регистра 52 соединены с соответствующими входами преобразовател  53 кода. Выходы регистра 59 подключены к первым входам узлов 5558 сдвига. Выходы 93-1ОО соединены с вторым и третьим входами узлов 55-58 сдвига соответственно., Выход 92 преобразовател  53 кода подключен к входу элемента 54 задержки, выход которого оединен с входом старшего разр да пребразовател  53 кода. За исходное принимают такое состо ние устройства, когда на регистры 59 ножимого и 52 множител  прин ты .сответственно множ1смое и множитель. Умножение вьтолн етс  по алгоритму со сдвигом регистра множител  и суммы частичных произведений в сторону старших разр дов, причем Сдвиг сумыы частичных произведений производитс  посред ством определенным образом организованных св зей между сумматором, каждый разр д которого построен на основе одноразр дного семивходового сумматора регистром запоминани  сумм и регистрами запоминани  поразр дных переносов двоек и четверок. В канодом цикле умножени  с регистра 52 множител  на преобразователь 53 кода поступают восемь разр дов множител . Преобразователь 53 кода представл ет собой схему, построенную по следующим правилам. 1.Если данна  цифра непреобразованноп множител  не совпадает с соседней справа его цифрой, соседн   рлева цифра есть О и предыдуща  цифра преобразованного множител  есть О, то данный разр д преобразованного множител  должен содержать +1., . . 2.Если данна  цифра непреобразованного множител  не совпадает с соседней справа его цифрой, соседн   слева пифра есть 1 и предыдуща  цифра преобразованп ного множител  есть О, то данный разр д преобразованного множйтёл должён содержать 1. 3.Если данна  цифра непреобразованного множител  совпадает с соседней справа его цифрой или. если предыдуща  цифра преобразованного множз тел  не  вл етс  нулем, то данный разр д в преобразованном мнонштеле есть О, По приведенным правилам можно записать следующие . лопгчёскйё уравнени  Са„а„., «v, «vi-i v i v.-H h- n n- Vl°и-t il Vl п-а ,а„,с VI О,1 7; th и tJ ветственно заначени  1 и 1 в данном разр де преобразованного множител ; С и Cji-n значени  О соответственно в да1шом и предыдущем разр дах преобразованного множител ;0| И4{7 соответственно значени  соседней слева, данной и соседней справа цифр непреобра зованного множител . По уравнени м (1) строитс  каждый разр д восьмиразр дного преобразовател  кода 53, выходными слгнапами которохч)  вл ютс  значе ни  t h Ьи- Младщий разр д преобразовател  кода имеет дополнительный выход, значением которого  вл етс  где о( чение старшего разр да следующей восьмиразр дной группы нспреобразоваиного 1иножител . .чение Сд задержанное на один цикл работы устройства элементом 54 задержки, НеЬбходимо дл  формировани  старшей цифры преобразованного множител  в очередном цикле работы устройства дл  ускоренного у иножени . При этом в (1) значение С предыдущего цикла  вл етс  значением текущего цикла, а значением q текущего цикла  вл етс  младша  из восьми цифр множител , которые преобразовьгоались в предыдушем цикле. Дл  хранени  а а. введен дополнительный разр д в регистре множител . Таким образом, путем введени  дополнительного разр да в регистр множител  52 и элемента задержюи 54 в преобразователе кода 53 достигаетс  наличие всех необходш ых значений , обеспечивающих работу преобразовател  кода в каждом цикле умножени . П РИМ ер. Пусть множитель А OOllOlllllOOllOlOlllOOll. в соответствии с приведенными правилами преобразовани  множител  получаем в первом цикле старшксе восемь разр дов - преобразованного множител  О1001ООО.. При этом Ср О. Аналогично во втором и третьем циклах получаем соответственмо О1О10О 10,05-, О и1ОО1О101, CQ - 7f О. Таким образом, преобразованный множитель имеет вид 01оо1ооор1рГроГоГорГо1оГ. в результате преобразовани  множител  в соседних двух разр л х не могут по витьс  комбинации 11, 11, 11, 11. Поэтому в группе из восьми разр дов не может быть более четырех ненулевых разр дов. Следовательно, сумматор, позвол ющий складывать одновременно семь слагаемых, может осуществл ть умножение за один такт на восемь разр дов множител . При этом множимое должно подаватьс  на сумматор в завксикюсти от значений преобра ванного множител , сгруппированных по два соседних разр да; со сдвигом в сторону старших разр дов, определ емьгм весом разр дов преобразованного мнр.житёл  пр мым кодом, если в данном разр де преобразованного множител  1, или дополнительным кодом, если в данном разр де преобразованного множител  1. 97 Все перечисленные функции вьтолн ют узлы 55-58 сдвига, работакщие в соответствии со следующим алгоритмом: узел сдвига 55 передает множимое на сумматор без сдвига или со сдвигом на один разр д в сторону старших пр мым или дополнительным кодами; узел 56 сдвига передает множимое на суммато со сдвигом на два или три разр да в сторону старших пр мым или дополнительным кодами; узел 57 сдвига передаёт множимое на сумматор со сдвигом на четыре или п ть разр дов в сторону старш,их пр мым или дополнительным кодами; узел 56 сдвига передает множимо на сумматор со сдвигом на шесть или семь разр дов в сторону старших пр мым или дополнительными кодами, За один цикл умножени  происходит умножение одновременно на восемь разр дов множител . Все циклы, за исключением последнего, выполн ютс  одинаково После вьшолнени  каждого цикла происходит сдвиг числа в регистре множител  на восемь разр дов в сторону старших. В каждом цикле умножени  на каждый разр д устройства поступают разрешающи потенциалы на управл ющие шины 1О5, 1О8, НО, 113 и шину 6О передачи множимого на сумматор, при этом на: i -ый разр д сумматора 11 подаютс  поразр дна  сумма с разр да 9 регистра запоминани  сумм (входна  шина б6 сумматора 65), поразр дный перенос двойка с разр да 23 регистра запомн- Ч нани  поразр дных переносов (входна  шина 68 сумматора 65), пор зр дный перенос четверка с разр да 34 регистра запоминани  поразр дных переносов-четверок через элемент 45 и элемент 39 ИЛИ (входна  шина 67 сумматора 65), а на входные шины 69-72 сумматора 65 подаютс  значени  с i -ых выходов узлов 55-58 сдвига соответственно ал- |Горитму их паботы. После суммировани  семи слов: слова записанного в регистре запоминани  сумм; слова, записанного в регистре запоминани  поразр дных переносов - двоек слова, записанного в регистре запомйнани  поразр дных переносов-четверок; четьфех слов, переданных узлами 55-58 сдвига соответственно,. получаем трехр дный результат, состо щий из поразр д ных сукол, которые записываютс  со сдвИ гом на восемь разр дов в сторону старших в регистр запоминани  сумм (дл  i -го разр да сумматора с выхода 82 i5 сух-гматора 65 в разр д 1 регистра запоминани  сумм, поразр дных переносовдвоек , которые записываютс  со сдвигом на дев ть разр дов в сторону старших в регистр запоминани  поразр дных переносов - двоек (дл  1-го разр да сумматора с выхода 79 сумматора 65 в разр д 14 регистра запоминани  поразр дных переносов двоек поразр дных переносов-четверок , которые записываютс  со сдвигом на дес ть разр дов в сторону старших в регистр запоминани  поразр дных переносов-четверок (дл  Ц -го разр да сумматора с выхода 78 сумматора 65 в разр д 24 регистра запоминаНИЯ поразр дных переносов - четверок. Описанный цикл работы устройства повтор етс  до последнего цикла умножени , В последнем цшсле умножени  разрешающие потенциалы с шин 105, 110 и 113 снимаютс  (на указанные шины по- f ступают : запрещающие потенциалы), а на шины 106, 112, 114 поступают разрешающие потенциалы, при этом поразр дные суммы записываютс  в тот же разр д регистра запоминани  сумм (дл  iго разр да сумматора с выхода 82 на вход элемента 43 И разр да 9 регистра запоминани  сумм, поразр дные переносыдвойки записываютс  со сдвигом на один разр д в сторону старших (дл  i -го разр да сумматора с выхода 79 сумматора 65 в разр д 22 регистра запоминани  поразр дных переносов двоек, поразр дные переносы-четверки записываютс  со сдвигом на два разр да в сторону Старших в регистр запоминани  поразр дных переносов-четверок (дл  i -го разр да сумматора с выхода 78 cy tмaтopa 65 в разр д 32 регистра запоминани  поразр дных переносов - четверок. В результате вьшолнени  последнего цикла умножени  получен трехр дный результат, состо щий из поразр дных сумм, поразр дных переноров-двоек и поразр дных переносов-четверок, поэтому необходимо получить однор дный результат. Это осуществл етс  в устройстве путем получени  вначале двухр дного результата, состо щего из поразр дных сумм и порао-. р дных переносов-двоек, а затем однор дного , представл ющего собой произведение , следующим образом. С шин 106, 60, 112 и 114 разрешающие потенциалы ск л счютс  и нп }1их поступает запрещающий потенциал, а на ишны 111 и 1О7 подастс  разрешающий потенциал. В результате регистр 3anoN(H-

11  ани  поразр дных переносо з-чётверок и входные.шины 69-7S каждого разр да сумматора от прк&лв информации отклк чаютс , при этом поразр дные суммы записываютс  в тот же разр д регистра запоминани  сумм (дл  i что разр да сумматора с вьиаэда 8О сумматора 65, порагзр дные перенос - двойки записы ваютс  со сдвигом ни один разр д в сторону старших в регистр запоминани  поразрйдньгапереносов - двоек) дл  ( i -1) го разр да сумматора с выхода 77 разр да -регистра 12 в разр д 23 регистра и трехрадный резуттътатпереходит в двух р дный. Далее разрешающие потенциалы 1 с шш 1О8 и 111 снимаютс  (на указан ные шины поступает запрещающий потенцийл ), а.на шину 1О9 подаетс  разрешаю П1ИЙ потенциал. В результате |)ai3peniaeTс  распространение переносов по цепи распространени  переносов (дл  1-го разр да сумматора с выхода 77 ( i -1)го разр да сумматора через„ элетлент 46 И и элемент 39 ИЛИ на в±од 67 сумматора 65), а в регистр запоминани  сумм еапнсйгваютс  поразр дные суммы (дл  t1 -ГО разр да сумматора с выхода 8О „сумматора 65). Таким образом двухр днь1Й резутштат переще  в однорёд ный, представл ющий произведение, пос; ле тогоразре1а Ь1Шё:ШтеШнаш Г 107 и 1О9 снимаютс  и на этом процесс ЙШ шй заканчиваетс . В р йстре запоминаний сумм получено произведе; вне. Этшл достигаетс  пговышениё бысэродействйй устройства дл  ycEOpeHi 5ro умножени .J Испрльзованйё восьмщэазр днрго нреобразовател  кода, четьфех узлов сдвига элемвйта задержки и дополнительного разр да и регистра множител  делает воэулЬжным создание устройства дл  уско ренного умножени , позвол кйдего нар ду с устранением раснространши  переносов в каждом цикле умножать одновременно на восемь разр дов множител , что повы шает быстродействие устройства. - ; . Фор мула изобр е т е н и   Устройство дл усгаэренного умноженн , содержащее сумматор, построенный на основе одноразр дных соугивходовых сумматоров, регистры М1н жимого н мж жител ; регистры запоминани  сумм и по разр дных переносов-двоек н четвёрок.

714395

12 причем выход сук-гмы i -го разр да сумматора ( -i -1,..,, ц, где и -разр дность операндов) подключен к ( -i -l) му разр ду регистра запоминани  сумм, выход перенос - двойка i -го разр да сумматора подключен к 1-му разр ду регистра запоминани  поразр дных переносов - двоек, выход перенос - четверка i -гю разр да сумматора соединен с ( -i ч-1)-м разр дом регистра запоминани  поразр дных переносов-четверок , дополнительный выход суммы -го разр да сумматора подключен ко входу 4 -го разр да регистра запоминани  сумм, а дополнительный выход переносдвойка i -го разр да сумматора соединен с ( i -1-1)-м разр дом сумматора и ( i -5-1) -м разр дом регистра запоминани  поразр дных переносов-двоек, первый вход i -го разр да сумматора соединен с выходом -1 - го разр да регистра запоминани  сумм, второй его вход соединен с вьцходом 1-го разр да регж;тра запоминани  поразр дных переносов - четверок и дополнительным выходом переноса ( i -1-)-го разр да сумматора , третий вход его соединен с выходс л i -го разр да регистра, запоминани  поразр дных переносов - двоек, о Тл и ч а ю щ е е с   тем, что, с «елью повышени  быстродействи , устройство содержит преобразователь кода, чеTbipe узла сдвига, элемент задержки регистр множител  содержит дополнительный разр д, причем выходы младших восьми разр дов и дополнительного регистра множител  подключены ко входам преобразовател  кода, выход регистра множимого подключен к первым входам узлов сдвига, выходы каждых двух соседних разр дов преофазовател  кода, начина  с младшего, подключены ко второму и третьему входам соответствующих узлов сдвига, выход старшехх разр да преобразовател  кода подключен через элемент задержки ко входу младшего разр да преобразовател  кода выходы t -X разр дов первого - четвертого узлов сдвига подключены соответственно к четвертому - седьмому входам i -го разр да сумматора, выход суммы lr.ro разр да сумматора подключен ко входу ( i - 8)-го разр да регистра запо.инани  сумм, выход перенос-двойка i -тхэ разр да сумматора подключен ко входу ( 1 -7)-го разр да регистра запомина ,ни  поразр дных перекосов-двоек, пыхол перегюс-четверка i -го разр до сум13714395 матора соединен со входом ( { -6)-го разр да регистра запоминани  поразр дных переносов-четверок. Источники информации, прин тые во внимание при экёпертизе 1. Авторское свидетельство СССР NO 269607, кл. Q 06 F 7/52, 1968. № № № (пр 2.Авторское свидетельство СССР 482740, кл. G 06 F 7/52, 1973. 3.Авторское свидетельство СССР 255648, кл. Q 06 F 7/54, 1967. 4.Авторское свидетельство СССР 281ОО4, кл. G Об F 7/39, 1968 ототип).

Claims (1)

1. Формула изобр е т е н и я

   Устройство для ускоренного умножения, содержащее сумматор, построенный ' на основе одноразрядных семивходовых 455.

   сумматоров, регистры множимого и мио- ^; жителя; регистры запоминания сумм и по- _ разрядных переносов-двоек и четвёрок, ’ причем выход суммы 4 -го разряда сумматора ( i -1,..., и, где И -разрядность операндов) подключен к ( i -1) му разряду регистра запоминания сумм, выход перенос - двойка i -го разряда сумматора подключен к ( -му разряду регистра запоминания поразрядных переносов - двоек, выход перенос - четверка 4 -го разряда сумматора соединен с ( ΐ +1)-м разрядом регистра запоминания поразрядных переносов-четверок, дополнительный выход суммы (-го разряда сумматора подключен ко входу

   4 -го разряда регистра запоминания сумм, а дополнительный выход переносдвойка 4 -го разряда сумматора соединен с ( i +1)-м разрядом сумматора и ( i +1) -м разрядом регистра запоминания поразрядных переносов-двоек, первый вход 4 -го разряда сумматора соединен с выходом (-го разряда регистра запоминания сумм, второй его вход соединен с выходом 4-го разряда регистра запоминания поразрядных переносов - четверок и дополнительным выходом переноса ( 4 -1-)-го разряда сум- матора, третий вход его соединен с выходом 4 -го разряда регистра, запоминания поразрядных переносов - двоек, _v о τ' л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит преобразователь кода, четыре узла сдвига, элемент задержки регистр множителя содержит дополнительный разряд, причем выходы младших восьми разрядов и дополнительного разряда регистра множителя подключены ко входам преобразователя кода, выход регистра множимого подключен к первым входам узлов сдвига, выходы каждых двух соседних разрядов преобразователя кода, начиная с младшего, подключены ко второму и третьему входам соответствующих узлов сдвига, выход старшего разряда преобразователя кода подключен через элемент задержки ко входу младшего разряда преобразователя кода; выходы

   4 -х разрядов первого - четвертого узлов сдвига подключены соответственно к четвертому — седьмому входам i -го разряда сумматора, выход суммы 1-го разряда сумматора подключен ко входу ( 4 - 8)-го разряда регистра запоминания сумм, выход перенос-двойка 4 -ιό разряда сумматора подключен ко входу (4 -7)-го разряда регистра запомина- ния поразрядных переносов-двоек, выход перенос-четверка 4 -го разряда сум714395 матора соединен со входом ( -f -6) -го разряда регистра запоминания поразрядных переносов-четверок.