SU720427A1 - Цифровой интегратор - Google Patents

Description

Устройство относитс  к вычислительным устройствам систем управле и может быть использовано в систем численного программного управлени  различным технологическим оборудованием . Известен интегратор 1, содерж счетчик подынтегральной yнкции, счетчик тактовых импульсов и комбинационный блок, состо щий из зле ментов И-ИЛИ. Недостатком устройства  вл етс  то, что объем комбинационного блока увеличиваетс  пропорционально числу его разр дов. Наиболее близким техническим решением к изобретению  вл етс  интегратор цифрового д1- фференциально анализатора 2, содержащий блок преобразовани  подынтегральной функ ции, первый элемент И, блок итераций , сдвиговый регистр, сумматор, первый вход которого подсоединен к выходу сдвигового регистра, первый выход - ко входу сдвигового регистра , второй выход - ч«рез элемен задержки к первому входу второго элемента И, подсоединенного выходом к второму входу су№-;зтора, а орым входом к выходу блока итераDTC гздостатком данного устройства  вл етс  то, что объем блока преобразовани  подынтегральной функции увеличиваетс  пропорционально числу его разр дов, что снижает надежность работы всего устройства. Цель изобретени  - повышение . надежности работы интегратора. Поставленна  цель достигаетс  тем, что в предложенном устройстве первый вход первого элемента И подсоединен к первому выходу сумматора. Второй вход первого элемента И подсоединен к выходу сдвигового регистра . Третий вход первого элемента И подсоединен к выходу блока преобразовани  подынтегральной функции, а третий вход cyNiMaTopa подсоединен к выходу блока итераций. На чертеже представлена структурна  схема интегратора. Он содержит блок преобразовани  подынтегральной функции 1, элемент И 2, блок итераций 3, сдвиговый регистр 4, суьчзчатор 5, элемент задер лки 6 и элемент И 7. .Интегратор работает следующим образом.

итераци  проходит за п тактов, где п - число разр дов блока 1 и регистра 4, Приращени   Л у Hut подаютс  на входы блока 1 и блока итераций 3 в первом такте итерации, когда на второй вход сумматора 5 подаетс  значение младшего разр да регистра 4, в котором хранитс  значение текущего времени t. В блоке 1 в конце каждой итерации образуетс  текущее значение подынтегральной функ1ш

YW 2: дУа), fc.i

а в сдвиговом регистре 4 (при нулевом начальном значении) - текущее значение времени

t Z:flt(k).

К-м

Если на некотором такте итера ции на выходе регистра 4 по вилс  О а на первом выходе сумматора 5 образовалась , то элемент И 2 отпираетс  и пропускает на выход устройства от блока 1 очередное значение

JL (t).

На последовательности итераций , 2, 3, 4... выходной поток приращений образует поток частоты

Ч

.Y.-Z

bt

Организаци  и формирование выходного сигнала предложенного интегратора схожи с формированием выходного сигнала в двоичном умножителе, где специальный программный счетчик посредством комбинационной схек«, представл ющей собой линейку элементов И, опрашивает состо ние разр дов регистра подынтегральной функции по специальной программе и выдает на выход устройства поток импульсов вида

YYYXYYYY

I 2 I Ч I г. Ч 4-- где Y I - содержимое i-ro разр да регистра подынтегральной функции ( YI - старший разр д) , Програ1 мный счетчик при интегрировании по одному и TOMi же параметру может быть общим дл  нескольких интеграторов. Он имеет комбинационную схему, объем которой увеличиваетс  с ростом числа разр дов п.

Таким образом, введение новых св зей между блоками, вход щими в интегратор , ПОЗВОЛИЛО

выделить объем нестандартной комбинационной cxeNSJ, который не увеличиваетс  с ростом числа разр дов;

при применении большого числа интеграторов, интегрирующих по одному и тому же параметру, число п-разр дных сдвиговых регистров сократить до одного, и тем самым, повысить аппаратурную надежность интегратора .

Claims (2)

1.Патент США 2910237, кл. 135-150.3, 1959.

2.Шилейко А.В. Цифровые модели. К-Л., Энерги , 1964, с. 27.