SU995302A1 - Частотно-фазовый детектор - Google Patents

Description

ни , а следовательно, большое врем  вхождени  в синхронизм колец ФАПЧ, особенно при больших частотных расстройках .

Цель изобретени  - .увеличение быстродействи  частотно-фазового детектора .

Указанна  цель достигаетс  за счет того, что в частотно-фазовый детектор , содержащийпервую и вторую входные клеммы устройства, первый и второй D-триггеры, С-входами подключенные к першам и вторым входным клеммам устройства, а D-входами к источнику логической единицы, третий и четвертый D-триггеры, С-входами подключенные к первым и вторым входным клеммам устройства, а D-BXOдгили - к выходам первого и второго D-триггеров,элемент И-НЕ, входы которого подключены к выходам первою и второго D-триггеров, а выход - к . R -входам первого и второго D-триггеров , первый элемент ИЛИ-НЕ, входы которого подключены к выходам первого и третьего D-триггеров, второй элемент ИЛИ-НЕ, входы которого подключёны к выходам второго и четвертого Dтриггеров , источник тока, подключенный к выходу первого элемента ИЛИНЕ , элемент отвода тока, подключенный к выхбду второго элемента ИЛИ-НЕ, и интегратор, к входу которого подключены соединенные между собой выходы источника тока и элемента отвода тока,а к выходу-выходные клеммы устройства, дополнительно введены п тый и шестой D-триггеры и подключенные к их выходам соответственно второй источник тока и второй элемент отвода тока,выходы которых соединены между собой и подключены к второму входу интегратоpa причем С-вход п того D-триггера co единен с С-входом первого D-триггера, а D-вход - с выходом первого элемента ИЛИ-НЕ, С-вход шестого D-триггера соединен с С-входом второго D-триггера, а D-вход - с выходом второго элемента ИЛИ-НЕ.

На фиг. 1 приведена структурна  электрическа  схема частотно-фазового детектора} на фиг. 2 - времен ные диогрс1ммы,: по сн ющие работу предлагаемого частотно-Фазового детектора.

. Частотно-Фазовый детектор содержит подключенные к первым и вторым входам 1.И 2 устройства С-входами.первый и второй D-трйггеры 3 и 4, третий и четвертый D-триггеры 5 и 6 соответственно , элемент И-НЕ 7, причем к D-BXO зм первого и второго D-триггеров. 3 и 4 подключен источник логической единицы, а выходы первого и второго D-триггеров 3 и 4 подключены к D-BXOдам соответственно третьего и четвер того D-триггеров 5 и б и к входам эле мента И-НЕ 7, выход которого подключен к входам первого и второго D-TpHr

геров 3 и 4; первый и второй элементы ИЛИ-НЕ 8 и 9, причем входы первого элемента ИЛИ-НЕ 8 подключены к выходам первого и третьего D-триггера 3 и 5, а входа второго элемента ИЛИ-НЕ к выходам второго и четвертого D-триггеров 4 и б, подключенный к выходу первого элемента ИЛИ-НЕ 8 первый .источник 10 токаь и к выходу второго элемента ИЛИ-НЕ 9 - первый элемент 11 отвода тока, выходы которых соединены между собой, подключенный к этой точке своим первым входом интегратор 12, п тый и шестой D-триггеры 13 и 14 и подключенные к их выходс1М соответственно второй источник 15 тока и второй элемент 16 дл , отвода тока/ выходы которых соединены между собой и подключены к второму входу интегратора 12, причем С-вход п того D-триггера 13 соединен с С-входом первого D-триггера, а D-вход с выходом первого элемента ИЛИ-НЕ 8, С-вход шестого D-триггера 14 соединен с входом второго D-триггера, а D-ВХОД - с выходом второго элемента ИЛИ-НЕ 9, выход интегратора 12 подключен к выходным клеммам устройства .

Устройство работает следующим образом .

Claims (2)

1.Патент США 4156855, кл. Н 03 В 9/04, 1979,

2.Патент США I 4027262, кл. Н 03 К 5/20, 1977.