TW432506B - Method for fabricating a gate electrode of a semiconductor device - Google Patents

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.43 25 0 6 A7 ., _；_B7_ 五、發明說明（/ ) 發明之背景 (請先閱讀背面之注意事項再填寫本頁) 本發明偽有關於一種半導體製谄技術，更特別地是有 關於一種製造半導體裝置閘電極的方法。 . 通常，Μ 0 S電晶體的閛電極由多晶矽層所組成。 半導體裝置的聚集密度越高，則包含閛電極之半導體 裝置的圖案尺寸便越小，且其圖案寬度縮小至〇 . 2 5 u m。 因此，被使用為閘電極的摻雜多晶矽具有高電阻率，因 而使得為閘電極所産生的時間遲滯變長。因此，其俱難 以使用摻雜多晶矽於高速裝置中。半導體裝置的聚集度 越高，則更困難。 解決該問題的傳統技術俗使用由砂化鎢層所組成的金. 屬矽化物結構作為閘電極。一多晶矽/金屬結構在閘電極 的使用方面亦引人注目。 然而，該金屬矽化物或多晶矽/金屬結構具有的問題為 ，用於回復因閘極刻劃所造成之閘極氣化物與基板損傷 的再氣化製程並不容易執行。 經濟部智慧財產局員工消費合作社印製 此乃因金屬矽化物層或金屬層曝置於氣化製程時會産 生異常氣化作用。在閛掻刻劃後的再氧化製程所産生的 難題可使得金屬矽化物或多晶矽/金靨結構無法被使用為 閘電極。 發明之概述 因此，本發明之目的在於提供一種用於製造半導體裝 置閘電極的方法，其得以省略會産生異常氧化的再氧化 製程。 -3 -本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） 432506 A7 _；_ B7_ 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 為達成本發明的上逑目的，其係提供一種用於製造閘 電極於半導體裝置中的方法，其所包含的步驟有：依序形 成一閘極絶緣層，一多晶砂層及一.含金屬元素層於半導 _基板上；以選擇性蝕刻刻劃該含金掘元素層及多晶砂 層；以及蝕刻該經刻劃多晶矽層的側邊，而使得多晶砂 層不存在於受損傷閘極絶緣層上。 在較佳實施例中，該含金屬元素層可為金屬矽化物層 或金屬層。該經刻劃多晶矽層側邊的蝕刻步驟傺以濕式 鈾刻法進行，其傺使用將C . 5 w t %〜2 9 w 15S ,較桂地， 29wt% NH4 OH. H2〇溶液與純水以1: 2〜1: 50,較佳 地1 : 2 U比例混合的蝕刻物質，該蝕刻最好在6 5 - 8 0 "G進 行。 該經刻劃多晶矽層側邊的蝕刻步驟可使用〇.5wt%〜10wt% ’ 較佳地 2.35wt%的 TMAH(tetra-methyl-ammoiiium-liydroxide ’ 氫氧化四甲基銨）溶液於65-70°C的溫度中進行濕式蝕刻。 根據本發明的另一個實施例，該經刻劃多晶矽層側邊 的蝕刻步驟條以乾式蝕刻進行，其傺於室溫室壓下使用 3-51pm的臭氣氣體與15Q-200sccm的HF氣體的混合氣體。 經濟部智慧財產局員工消費合作社印製 本發明亦提供一種用於製造半導體裝置閘電極的方法 ，其包含的步驟有：形成一閘極氣化物於半導體基板上； 彤成一多晶矽層於閘極氣化物上；形成一金屬砂化物層 於多晶矽層上；形成一用於閘電極形成的光阻圖案於金 .屬砂化物上；使用光阻圖案作為蝕刻罩幕，蝕刻該金屬 砂化物層與多晶砂層，以形成一閘霄極；以及蝕刻該閘 電極的側邊。在此，金屬矽化物傜由W S i X , T i S i X , C o S i x , Μ o S i x中至少一種所組成β 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 432506 A7 _B7_五、發明說明（$ ) 總之，藉由在多晶矽/金屬矽化物結構或多晶矽/金屬 結構之閘電極的形成中，刻劃閘電極並接箸進行濕式與 乾式蝕刻製程，無須分離蝕刻罩幕圖案，而使得本發明 可省略一道再氣化製程，其中該蝕刻製程具有多晶矽層 對氧化物層的高度選擇性。 圖式之簡單説明 為了對於本發明及其優點有更完整的瞭解，參考下列 說明及附圖。 第1 A - 1 C画傺為根據本發明之較佳實施例之閘極形成 的製造步驟的剖面圖。 較佳實施例之說明 本發明的較佳實施例將參考附圖而被詳細說明如下。 第1A-1C_傺為根據本發明之較佳實施例之閘極形成 的製造步驟的剖面圖。 参考第1 A圖，一閘極氣化物1 1，一閘極多晶砂層1 2 及一矽化鎢層13傜依序被沆積於場氧化物（未示）已被形 成於其上的矽基板1G上方。 其次，如第圖所示，一用於閘電極刻劃的光胆圔案 U (未示）被形成於矽化鎢層13上，接箸使周光阻圖案14 作為抗蝕刻罩幕，而將矽化鎢層1 3與閘極多晶矽層1 2 依序乾式蝕刻，以形成一閘電極。此時，光阻圖案1 4傺 較所欲的閘電極寛度為寛。閘極氧化物1 1傺於乾式蝕刻 製程中被損傷。第1 B圖的虛線所示的部份代表受損之閘 極氣化物層1 1的部份。 -5 - (請先IMtf背面之注意事項再填寫本頁) 卞： -V · . .線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 432506 _ ___B7____ 五、發明說明（4 ) 其次，光阻圖案14被移除，如第1C圖所示，接箸拽 刻關極電極（特別是聞極多晶砂層12的侧邊）。在此，該 蝕刻可以濕式或乾式蝕刻進行β對於灑式蝕刻而言，閘 極多晶矽層1 2的倒邊的蝕刻製程可於未移除光阻圖案1 4 的情況下進行。 該濕式蝕刻最好在65-80°C使用將0.5wt%〜29wt%，較佳地 29wt%NH4OH · H20溶液與純水以1 : 2〜1 : 50，較佳地1:20比例 混合的蝕刻物質進行。根據另一個實施例，該多晶矽層12側邊的 濕式鈾刻步驟可使用 2.35wt% 的 TMAH(tetra-methyl-ammoniinn-hydroxide，氫氧化四甲基銨）溶液於65-70°C的溫度中進行。 此外，該閜極多晶矽層1 2側邊的乾式蝕刻苟於室溫室 壓下使用3-51pm的臭氧氣髖與150-20Gsccm的HF氣體的 温合氣體。當多晶矽層1 2侧邊的钱刻以上逑，的濕式或 乾式蝕刻進行時，多晶矽層對氣化層的蝕刻選擇性約為 2 0 G : 1 - 4 Q Q : i，故閘極氧化® 1 1可完全不受損傷《更特 別地是，在？ 〇 - 8 0_°C 使用高溫 N IU 0 H . Η 2 0 ( N H4 0 Ή : II 2 0 = 1 : 2 0 )時，多晶矽層對閘極氣化層的蝕刻選擇性約為2 〇 〇 : 1 ;在6 S Ό使用0 . 5 w t %〜1 Q w t % ,較佳地2 . 3 5 3S的T M A Η溶 掖時則約為4 0 0 ·· 1 ;在使用3 1 P m =每分鐘公升的臭氧氣體 與15G-200sccjr =每分鏡立方公分；cm3 /min的HF氣體 的混合氣體時則約為2 fl 0 : 1。 為熟習本技蕤之人士所瞭解地是，本發明亦適用於形 成多晶矽/鎢結構閘電極。 此外，雖然上逑的範例俗關於由矽化鎢或鎢所組成的 閘電極，但本發明亦可被應用於形成由金屬矽化物層（ 諸如矽化鈦，矽化鈷，矽化飽等）或金靥層與多晶矽層 本紙張尺度遶用中國國家標準（CNS)A4規格（210 X 297公釐） III I 1--I — — 1 — ---------訂--- ---I — I. ···. <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 3 2 5 Ο 6 Α7 _Β7五、發明說明（） 略 省 被 可 程 製 化 氣 再 的 後 刻 蝕 極 閘 。在 極 > 電明 閑發 的本 成據 組根 所 化 氣 常 異 免 避矽 可晶 而多 因或 矽 晶 多 此 因 構中 結置 物裝 化 _ 砂導 屬半 金的 /際 實 於 可 極 電 閘 的 構 結 屬 金 因 改應 ， 種不 略 各明 省 但說 被 ，的 程 β 明述 。 製化説前瞩 化劣並，範 氣歡例此的 再特舉因明 的置被 α 發 行裝 Β 用本 進的例使之 溫生施被圍 高産實可範 在所佳皆利 為程較者專 因製的當請 ，熱明相申 外因發.及附 此免本良所 。避然改於 行可雖、限 進而 變僅 明 說 號 符 層 層矽 化晶層案 板氧多錆圖 基楠極化阻 矽閘閘矽光 (請先閱讀背面之注意事項再填寫本頁) 訂· -線- 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中固固家標準（CNS)A4规格（2】〇χ 297公釐）

Claims (1)

  1. ΛΟ432506 § D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 第88 1 1 0650號「製造半導體裝置閛電極的方法」專利案 (90年1月修正） 六申請專利範圍： 1. 一種用於製造半導體裝置閘電極的方法，包括下列步驟： 依序形成一閘極絕緣層，一多晶矽層及一含金屬元 素層於半導體基板上；以選擇性蝕刻刻劃該含金屬元 素層及多晶矽層：以及 蝕刻該經刻劃多晶矽層的側邊。 2. 如申請專秈範圍第1項之方法，其中該含金屬元素層爲 金屬砂化物層或金屬層。 3. 如申請專利範圍第1項之方法，其中該經刻劃多晶矽層 側邊的蝕刻步驟係以使用NH40H.H20溶液的濕式蝕刻 法進行。 4. 如申請專利範圍第2項之方法，其中該經刻劃多晶矽層 側邊的蝕刻步驟係以使用NH4 0H.H20溶液的濕式蝕刻 法進行。 5. 如申請專利範圍第4項之方法，其中該經刻劃多晶矽層 的側邊蝕刻步驟係使用將〇.5wt%〜29wt%NH4OH溶液 與純水以1:2〜1 : 50比例混合的蝕刻物質進行濕式鈾 刻。 6. 如申請專利範圍第5項之方法，其中該經刻劃多晶矽層 的側邊蝕刻步驟最好在65-80°C進行。 7. 如申請專利範圍第1項之方法，其中該經刻劃多晶矽層 的側邊餓刻步驟可使用TMAH(tetra-methyl-ammonium- (請先閲讀背面之注意事項再填寫本頁) -I H ---—訂·--I----線丨 .Jr ϋ n i n n Ki 1« ϋ n n I VI >1 «I n - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） AS B8 C8 D8 432506 六、申請專利範圍 hydroxide，氣氧化四甲基銨）溶液進行濕式餓刻。 (請先閱讀背面之注意事項再填寫本頁> 8. 如申請專利範圍第2項之方法，其中該經刻劃多晶矽層 的側邊餓刻步驟可使用 TMAH(tetra-methyl-ammonium-hydroxide，氫氧化四甲基銨）溶液進行濕式蝕刻》 9. 如申請專利範圍第 8項之方法，其中該TMAH(tetra-methy卜ammonium-hydroxide，氫氧化四甲基鞍）溶液的 密度爲0.5wt%〜10wt%。 10. 如申請專利範圍第9項之方法，其中該經刻劃多晶矽層 的側邊蝕刻步驟最好在65-70°C進行。 11. 如申請專利範圍第1項之方法，其中該經刻劃多晶矽層 的側邊蝕刻步驟係以臭氧氣體與HF氣體之混合氣體的 乾式蝕刻法進行。 12. 如申請專利範圍第11項之方法，其中該混合氣體包含 3-51pm的臭氧氣體與150-200sccm的HF氣體的混合氣 體。 丑如申請專利範圍第1 2項之方法，其中該經刻劃多晶矽 層的側邊蝕刻步驟係於室溫及常壓下進行。 經濟部智慧財產局員工消費合作社印製 14· 一種用於製造半導體裝置閘電極的方法，包含下列步驟： 形成一閘極氧化物於半導體基板上： 形成一多晶较層於關極氧化物上； 形成一金屬矽化物層於多晶矽層上； 形成一用於閘電極形成的光阻圖案於金屬矽化物 上； 使用光阻圖案作爲蝕刻罩幕，融刻該金屬砂化物層 本紙張尺度適用中國國家標準（CNS)A4规格（210^ 297公楚） 432506 8 8 8 8 ABCD 六、申請專利範圍 與多晶砂層，以形成一閘電極；以及 蝕刻該閘電極的側邊。 15.如申請專利範圍第14項之方法，其中該金屬矽化物係 由WSix，TiSix，CoSix，MoSix中至少一種所組成。 請 Λ 閱 讀 背 面 之 注 意 事 項 再 % 寫， 頁 i 經濟部智慧財是_局员工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ]
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105811988A (zh) * 2015-01-19 2016-07-27 精工爱普生株式会社 D/a转换电路、振荡器、电子设备以及移动体

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3381252B2 (ja) * 1999-06-30 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US6703320B1 (en) * 2002-01-04 2004-03-09 Taiwan Semiconductor Manufacturing Company Successful and easy method to remove polysilicon film
KR100964272B1 (ko) 2003-06-25 2010-06-16 주식회사 하이닉스반도체 폴리메탈 게이트 스택 형성 방법
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
KR100583609B1 (ko) * 2004-07-05 2006-05-26 삼성전자주식회사 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법
JP4859355B2 (ja) * 2004-08-13 2012-01-25 セイコーエプソン株式会社 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US8070693B2 (en) * 2004-09-30 2011-12-06 Cook Medical Technologies Llc Articulating steerable wire guide
WO2006072975A1 (ja) * 2005-01-05 2006-07-13 Fujitsu Limited 半導体装置とその製造方法
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
KR100673228B1 (ko) * 2005-06-30 2007-01-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
EP1945748A4 (en) * 2005-10-13 2009-01-07 Advanced Tech Materials COMPATIBLE PHOTOLACK AND / OR SURFACE ANTIREFLEXION COATING COMPOSITION COMPRISED WITH METALS
US8715205B2 (en) * 2006-08-25 2014-05-06 Cook Medical Tecnologies Llc Loop tip wire guide
US20090087993A1 (en) * 2007-09-28 2009-04-02 Steven Maxwell Methods and apparatus for cost-effectively increasing feature density using a mask shrinking process with double patterning
US8232604B2 (en) 2008-05-01 2012-07-31 International Business Machines Corporation Transistor with high-k dielectric sidewall spacer
US7736981B2 (en) * 2008-05-01 2010-06-15 International Business Machines Corporation Metal high dielectric constant transistor with reverse-T gate
US20090275182A1 (en) * 2008-05-01 2009-11-05 International Business Machines Corporation Method for fabricating a metal high dielectric constant transistor with reverse-t gate
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
US9515673B2 (en) * 2015-01-19 2016-12-06 Seiko Epson Corporation D/A conversion circuit, oscillator, electronic apparatus, and moving object
US10541139B2 (en) * 2016-03-24 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization control in semiconductor manufacturing process

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3304588A1 (de) 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
JPS60127761A (ja) 1983-12-15 1985-07-08 Matsushita Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
JPS6229168A (ja) * 1985-07-31 1987-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0644631B2 (ja) 1987-05-29 1994-06-08 株式会社東芝 半導体装置及びその製造方法
JPH03209775A (ja) * 1990-01-12 1991-09-12 Matsushita Electron Corp 半導体装置の製造方法
JPH03280550A (ja) 1990-03-29 1991-12-11 Nec Corp 集積回路装置の製造方法
JP3209775B2 (ja) 1992-01-10 2001-09-17 株式会社日立製作所 複合発電設備およびその運転方法
US5334545A (en) * 1993-02-01 1994-08-02 Allied Signal Inc. Process for forming self-aligning cobalt silicide T-gates of silicon MOS devices
JP2626513B2 (ja) 1993-10-07 1997-07-02 日本電気株式会社 半導体装置の製造方法
KR0141195B1 (ko) * 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
JP2663905B2 (ja) 1995-03-30 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP3280550B2 (ja) 1995-10-09 2002-05-13 株式会社資生堂 カートリッジ式注射器のストッパー機構
KR100199372B1 (ko) * 1996-10-31 1999-06-15 김영환 반도체 소자의 제조방법
JPH10163311A (ja) * 1996-11-27 1998-06-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
JPH11154711A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
US6002150A (en) * 1998-06-17 1999-12-14 Advanced Micro Devices, Inc. Compound material T gate structure for devices with gate dielectrics having a high dielectric constant
US6218311B1 (en) * 1998-06-30 2001-04-17 Texas Instruments Incorporated Post-etch treatment of a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105811988A (zh) * 2015-01-19 2016-07-27 精工爱普生株式会社 D/a转换电路、振荡器、电子设备以及移动体
CN105811988B (zh) * 2015-01-19 2020-11-24 精工爱普生株式会社 D/a转换电路、振荡器、电子设备以及移动体

Also Published As

Publication number Publication date
JP2000031116A (ja) 2000-01-28
KR100540477B1 (ko) 2006-03-17
KR20000003963A (ko) 2000-01-25
US6551913B1 (en) 2003-04-22

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