TW454352B - Electrostatically operated tunneling transistor - Google Patents
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- 230000005641 tunneling Effects 0.000 title claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 39
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 230000002079 cooperative effect Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000002887 superconductor Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 2
- 238000004347 surface barrier Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000006073 displacement reaction Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000005421 electrostatic potential Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- Y10S977/937—Single electron transistor
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Description
經濟部智慧財產局員Η消費合作社印製 454352 五、發明說明() 發明範疇 - 本發明通常和固態切換及放大裝置,即電晶體有關。特 別是具隧道接面之穿隧電晶體有關。 背景 如MOSF£T電晶體之互補式金屬氧化物半導體(CMOS)裝 置一般用於高速、高積體電路。積體電路廠商持續使 MOSFET電晶體之作用速度增加及體積減小。此改良使IC 較小、較便宜且價格較低卻具較多功能。 但不到0.1微米之定標MOSFET裝置有許多問題。例如若 通道長小於0.1微米,所需之通道摻雜級變得很高。在晶片 表面很難有高均一性之高摻雜級。因此若使用高摻雜級, 於相同晶片製造之不同M0SFET特性將不同。另外個別 MOSFET汲極及源極區域間之電容耦合變得嚴重。此裝置 量產時亦有問題。 .因此研究人員根據極小裝置中電子之量子行爲研究電晶 體裝置。許多利用電子穿隧之此種裝置技術已知。 例如Baba et al.之U.S.專利5,705,827揭示具一絕緣柵之 穿隧電晶體裝置。該電晶體作用由如於一 MOSFET装置閘 極電極相鄰電流通道之能帶彎曲提供。該汲電極形成具電 流通道之一山崎隧道。
Harder et al.之U.S.專利4,675,711揭示一穿隧電晶體,使 用一和穿隧層相鄰之一絕緣柵電極。該穿隧層之能帶隙能 量和半導體源極及汲極接點不同。供至該閘極之電壓變更 該穿隧層能量障礙高,因此控制經該隧道層之隧道電流。 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項#·.-填寫本頁) :裝·-------訂---- 經濟部智慧財產局員工消費合作社印製 454352 A7 _B7_ 五、發明說明(2 ) 該裝置必需在低溫作用使熱激勵載子不會經該隧道層導 電。 311^^&之1;.8.專利5,834,793揭示一具一絕緣柵接點之穿 隧MOSFET電晶體裝置。一短路電流通過和該閘極接點相 鄰。源極及ΐ及極接點由厚3 0埃之介電隨道障礙和該電流•頻 道分隔。該裝置因該電流通道之間歇能量狀態呈負電阻特 性'。
Tamura之US專利5,291,274揭示一穿隧電晶體。Tamura 之電晶體於二隧道接面間有高介電常數材質2中間層。該 中間層和一閉極直接接點.。源極及没極電極和該隨道接面 接點。當一電壓供至該閘極時,該中間層電位會改變因此 使電子在源極及汲極間穿隧。該Tamura装置一問題是在該 裝置打開時電流將流入及出該閘極。因此該Tamura裝置需 連續之閘極電流以進行連續作用。這是許多應用所極不想 要的。 另外已有對具穿隧接面之單一電子電晶體用途之研究。 單一電子電晶體在具高電阻之二隧道接面間有很小之金屬 或半導體島。源極及汲極接點形成該隧道接面。和該島電 容耦合之一閛極提供切換控制。該島小到能使將該島以單 一電子充電所需之能量大於該源極及汲極接點中電子之熱 能。以單一電子將該島充電所需能量爲Ec = e2/2C,其中e 爲一電子電荷,C爲該島之電容。將該島充電之能量需求 稱爲庫侖阻塞。 作用時一電壓供至該閘極使該島電位電容性上升或下 -5- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝—----I 訂----------^ 4 543 5 2 A7 B7 五、發明說明( 降。當該島電位降低特定量時,電子可由一随道接面隧穿 至該島及隧穿其它隧道接面離開該島。以此方式電流能以 特定閘電壓値流經該島。該單一電子電晶體電阻在閘電壓 單一性變化時呈現震盪。 可用之熱能.當然隨溫度而_上升,故單一電子電晶體有可 作用之最高溫度。該最高作用溫度由該島電容決定,其爲 該島大小之函數。對在室溫作用之裝置,該電容c必需小 於約1 0渺法拉。爲實現此低電容需求,該電容需很小(如 於一側小於10 mm,並遠離該源極、汲極及閘極。單一電 子電晶體要在室溫作用是很難的。 單一電子電晶體設計之一重要問題是該隧道接面之電 阻。單一電子電晶體最好隧道接面阻抗很高(即遠大於一量 子電阻Rq = h/2e2 = 26k Ω,其中h是普朗克常數)。若該隧 道接面電阻太低,則未妥將該島電.子數目定義。單一電子 電晶體之作用需要該隧道接面電阻夠高,使電子位置能妥 加定義於該島内或外。但隧道接面高將導致源極及汲極接 點即使在全開狀態電阻均很高。高電阻限制該切換速度並 增加該裝置之功率耗損。因此單一電子電晶體受其電子特 性及電位應用限制。 單一電子電晶體裝置之一特性是該島可由半導體材質或 金屬製成。該島無需由具一電子能帶隙之材質製成。 發明概論 在此揭示之電晶體包含一對隧道接面(或障礙),各具一 電阻小於或等於約一量子電阻。該隧道接面由能量狀態密 -6 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公釐)
請 先 閱 讀 背 面 之 注 意 事 項 再…,Λ 填 I裝 頁 I 訂 經濟部智慧財產局員工消費合作社印製 A7 B7 454352 五 '發明說明(4 度一致材質形成之島彼此分隔(如至少一包含可用能量狀態 之區域和至少一並未包含任何可用能量狀態之區域相鄰。 該隨道接面各置於成對導體之一(如源極及没極導體)及該 島間’而一閘極和該島電容韓合。 在一些情形該島可由一半.導體材質,如梦、錯或其它半 導體形成。在其它情形可使用超導體。該隧道障礙可由該 材質之氧化物形成,而該導體(及/或該閘極)由一不同材質 製成或形成。作用時,該隧道接面間之導通路徑可由引用 閘極電位’位移該島能量狀態形成。一電流則可由該源極 及汲極電極經該導通路徑。 在一實施例,用以切換電流之一裝置具一電阻隔絕島由 具能帶隙之材質(如矽、鍺等半導體材質)製成。該島大到 足以使該島間之電子能階以小於100 me V分佈。該裝置亦 有一源極接點及一第一随道接面障礙位於該源極接點及該 島間。選擇該第一隧道接面障礙之厚度及截面積使該該源 極接點該第一隧道接面障礙及該島之互連接面形成之一第 一隧道接面電阻小於一量子電阻,即小於2 6 k Ω。該裝置 亦有一汲極接點及一第二隧道接面障礙,位於該汲極接點 及該島間。選擇該第二隧道接面障礙厚度及截面積使該汲 .極接點'該第二隧道接面障礙及該島之互連接面形成之一 第二隧道接面電阻亦小於該量子電阻。該裝置亦由一閘極 和該島電容耦合。 在一些情形該第一及第二隧道接面電阻可小於ΙΟΙίΩ。 另外在其它實施例該第一及第二隧道接面電阻可小於lkfl 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚) 1 -a-—-;- —--裝·! — !訂----11!··^〕 (請先閱讀背面之注意事項t填寫本頁) 經濟部智慧財產局員工消費合作社印製 :^454 3 5 2 A7 B7 經濟部智慧財產局員工消費合作社印制衣 五、發明說明( 或甚至100 Ω。 該第一及第二隧道接面障礙可由一絕緣材質如二氧化矽 或氧化鋁製成,及可由約0.2-2.0微米距離分隔。 該裝置最好包含一絕緣層位於該閘極及該島間。 圖式簡述 本發明以做爲範例而非限制之附圖做爲説明,其中: 圖1顯示依照本發明一實例之電晶體架構; 圖2顯示圖1所説明裝置於該島爲η掺雜之一特殊實施例 之能帶圖; 圖3説明使用圖1所示裝置之電路; 圖4顯示圖2所説明裝置能帶圖,其中在源極及汲極間提 供一電位,而在没極及閘極間提供〇電位; 圖5顯示圖2之裝置能帶圖,在源極及汲極間電位足以導 通; 圖6顯示圖2之裝置能帶圖,相對於該汲極於該閘極提供 一正電'位; 圖7顯示一组依照本發明架構構之η型裝置〗_ ν (電流-電 壓)曲線; 圖8顯示本電晶體一實施例,該島爲ρ掺雜,即_ ρ型装 置;以及 圖9顯示依照本發明架構之ρ型裝置能帶圖,有一負閉极 電壓。 細述 在此揭示之裝置使用低電阻隧道接面。更詳細説提出 -8 - 木紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公釐) -------1----I ^ --------訂--I--I---缝 (請先閱讀背面之注意事項再填寫本頁) 4543 5 A7 ___B7 五、發明說明(6 ) 電晶體裝置,具一對隧道接面電阻各小於或等於約量子電 阻(Rqsh/2e2),及由能量狀態密度不一致材質形成之島分 隔β利用低電阻隧道接面和單一電子電晶體及類似所用方 式很不同。本質上,由避免該庫命阻塞方法本發明能在室 溫作用而無床命阻塞裝置嚴格之大小限制另外,本電路 和以量子井設定該裝置作用能階之諧振穿隧電晶體(RTT) 及類似裝置不同。本發明雖參照説明實施例討論,但具一 般技術者看本文時將清楚本電路可以許多方式架構及可引 用於各種系統。因此在以下描述,該説明實施例應視爲範— .例而非範圍限制。 更精確説,本電晶體包含由具一能帶隙之材質製成之 島。該島最好大到能使其中之電子能量狀態以不到100 meV分隔(即非能帶隙,而於該價帶或導帶之能量狀態)。 因此室溫下該島之價帶及導帶如連績能帶作用。該島可視 爲不是由歐姆導通路徑和該電晶體任何其它區域連接之區 域。源極及汲極電極可使用金屬導線,而一閘極可和該島 電容接合。該隧道接面可於該島及該源極及没極電極間之 隨道接面障礙互連接面形成,而這些隨道接面障礙可由一 絕緣材質形成。如上示,該隱道接面電阻小於一量子電 阻,如小於26kO。這可能是因爲本電晶體並未以庫侖阻 塞進行切換。 圖1顯示本電晶體一實施例,一厚4 〇之絕緣層2 2 (如Si02) 置於一基體20上。該基體可由如碎之一適合丰導體材質製 成。因此層22可由半導體製程技術常見之乾或濕氧化生 -9 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項#'填寫本頁) "裝 if!! — 訂----- 3, 經濟部智慧財產局員工消費合作社印製 4 5 43 5 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(7 ) 成。一閘極24位於該基體20及層22間。 一島26位於該層22頂部並相對該閉極24校準,故該閘極 及該島電容耦合。該島有各種摻雜級,甚至包含不摻雜。 一源極接點2 8及一汲極接點3 0位於該島2 6之對侧、而一 薄絕緣膜32形成該源極28及該島26間之一第一隧道接面 34。膜32亦於該汲極30及島26間形成一第二隧道接面 36。第一隧道接面34(即在該第一隧道接面之該膜32)厚度 爲35,而第二隨道接面36(即在該第二隧道接面之該膜32) 厚度爲37 ^厚度35、37由該膜32厚度決定。注意該膜32 ~ 可由製成該島26 (如其氧化物)、製成源極及汲極接點28 及3 0(如其氧化物)材質,或完全不同材質形成。 該源極接點2 8及汲極接點3 0最好由如.鋁、銅、金、鈦或 類似之金屬製成。源極及汲極接點最好由金屬製成,因金 屬之載子遷移率較高。因此金屬之源極及汲極接點提供較 佳高頻性能及切換,以及低功率特性(如以如半導體之其它 材質形成之接點)。 要知道圖1之裝置是對稱性的,即源極2 8及汲極3 0可互 換而隨道接面34及36亦可互換。本發明大部份實施例是對 稱的。但在本發明一些實施例,第一及第二接面3 4及3 6並 不一致,.故在這些實施例該裝置並不對稱。 膜3 2最好很薄使該隧道接面3 4及3 6電阻相對很低。例如 膜32可爲1-40埃厚。膜32可如由化學汽相澱積(CVD)處 理或由將該島材質氧化形成。當然視膜32所用材質可使用 其它製程。該圖顯示膜32覆蓋整個島26,但在其它實施例 -10- 本紙張尺度適用《PH岐標準(CNSi規格⑵qχ 297公楚) (請先閱讀背面之注意事項#-.填寫本頁)
裝 ------訂--------M A7 j454352 -____B7__._____ 五、發明說明(8 ) 膜32可只覆蓋靠近該隧道接面34及36之區域。 島26由具能帶隙如矽、鍺或任何其它半導體材質製成》 島26可亦由超導體材質製成,其在低於臨界溫度時有一能 帶隙。島26不是由金屬製成。島26最好由摻雜(或不摻雜) 半導體材質製成。因此本電.晶體實施例包含p型及η型裝置 具ρ及η摻雜半導體材質。 隧道接面34及36各有小於該量子電阻(如約26kn)之電 阻。該第一隧道接面34電阻由該厚度35及該源極28及島 26間膜3 2之接點表面積(即該接面面積)決定。該第二隧道 接面36電阻由該厚度37及該汲極30及島26間膜32接點表 面積決定。該隧道接面34、36電阻對接面面積(接面面積 越大,電阻越低)以線性及對厚度(接面越薄,電阻越低)指 數性定標。下表提供不同電阻之隧道接面範例(概略)厚度 及接面面積: 對26Κ-隧道接面 接面面積 膜厚度 50 nm X 50 nm 12埃 100 nm x 100 nm 18埃 20〇jnm x 200nm 24埃 對13Κ-隧道接面 接面面積 膜厚度 50 ran X 50 mn 9埃 100 nm x 100 nm 15埃 200mn x 200nra 21埃 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項#·.填寫本頁)
'裝--------訂----------M 經濟部智慧財產局員工消費合作社印製 454352 A7 _ B7 五、發明說明() 對2.6K-隧道接面 接面面積 膜厚度 50 nm X 50 nm 2埃 100 nm x 100 nm 8埃 200ran x 200nm 14埃 該隧道接面34及36電阻最好均小於l〇k Ω,更好是小於 1000Ω。這些阻値由適當選擇該隧道接面34及36區域之膜 32接面面積及厚度而達成》具一般技術者將清楚有許多不 同接面厚度及接面面積组合,提供小於該量子電阻之接面 電阻。 閘極24經層22和島26電容耦合。厚度40厚到足使閘極 2 4及島2 6間電阻很高’使其本質上不會戈引電流。例如此 電阻大小可爲108Ω或更大,更好大小爲或更 大。因閘極24及島26只是電容耦合,本質上不會有隧道電 流或歐姆電流流經該閘極2 4及島2 6間。 圖2顯示無電壓供至該源極28、汲極30或閘極24之一 η 型裝置概略能帶圖。在此實施例該島26由η摻雜半導體材 質製成。源極28及汲極30爲金屬,故分別具妥加定義之費 米能量42s及42d。島26有一費米能量43 。島26之能帶隙 5 2大小如0.5 - 3電子伏。随道接面3 4及3 6 (即位於該源極/ 汲極及該島間之隧道接面障礙)由絕緣材質製成,故具和島 26相較很大之能帶隙50。另顯示一島導帶54及一島價帶 56。因島26由η摻雜半導體材質製成,價帶56全滿而導帶 -12- 本紙張尺度適用中國囤家標準(CNS)A4規格(210 X 297公楚 (請先閱讀背面之注意事項#-填寫本頁) 裝,-------訂-----I ---^ 經濟部智慧財產局員工消費合作社印製 A7 B7 10 §4352 五、發明說明( 54部份滿。另外島費米能量43相當近於導帶54,而施主 能階45剛好出現在該導帶邊緣下。 導帶54及價帶56有許多電子能階58,以水平線表示。如 技術上所知,該能階58間之間隔和該島26大小及構成該島 之材質有關。在本電晶體,該島2 6設計爲使該能階5 8由小 於約100 meV,更好是小於50 meV,最好是小於25 meV之 能量分隔。本電晶體最好能如此,因可確保該價帶及導帶 在室溫下大約以連續能帶作用。這是因在室溫(即T約300K) KbT-25 meV,其中Kb爲波茲曼常數》也就是在能階58以 不到2 5 - 100 me V分隔時,室溫之電子有足夠熱能在能階58 間往返。 圖3之電略圖説明本電晶體如何(於一實施例)用於一電 路。顯示源極28、汲極30、島26及隧道接面34、36。電 容6 0代表閘極2 4及島2 6間電容。一偏壓供應Vb 61在源極 2 8及汲極3 0提供一電壓。該偏壓供應可對該源極及汲極供 應提供二種極性之電壓。一閘極電壓供應Vg 62在閘極24 及汲極間提供電壓。相對於汲極3 〇,閘極電壓供應6 2可提 供正及負電壓至閘極24。 圖4顯示在該偏壓供應61相對於該汲極30對該源極28供 應一小負電麼之η型裝置能帶圖。閘電壓V g爲0 (即閘極2 4 及汲極3 0電壓相同)。部份係因線電容不同,經第一隧道 接面34之電壓55和經第二隧道接面36之電壓57不相等。 概略説’經該隧道接面34及36之相對電壓和源極28、島 26、没極30及閘極24間之相對電容有關。經隧道接面34 -13 - 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 x 297公釐)
請 先 閱 讀 背 之 注 意 事 項 再_ |裝 冬 · 頁 I I I 訂 經濟部智慧財產局員工消費合作社印製 454352 A7 ^_ B7 11 五、發明說明() 及36之電壓不同另係因閘極24電壓和没極30相同。 電流不會在源極2 8及汲極3 0間穿隧,因該導電5 4底緣能 量高於該源極費米能量。因此該源極費米能量42S之電子 不能穿隧該導帶54之能階。另外該價帶56之電子無法穿隧 該汲極費米能量42d之能階。 圖5顯示在該偏壓供應58供應之偏壓恰足以造成導通時 之裝置能帶圖。閘極電壓Vg再次爲圖5之偏壓大於圖4 之偏壓。導通所需之偏壓(未提供閘極電壓)是使該源極費 米能量42s和該導帶54 /或施主級45對準之電壓。於該源極 28費米能量Ef之電子穿隧64至該導帶54,然後由該導帶 穿隧66至該汲極。到達該汲極之電子如同該汲極費米能量 42(1上之熱電子。經隧道接面34及36之電壓再次顯示不 同,部份係因相對電容不同,以及閘極2 4和汲極3 0電壓相 同。要知道在本電晶體經接面34及36之電壓可爲相同或不 同0 圖6顯示相對於汲極30供應正電壓至該閘極24之η型裝置 能帶圖。該導帶54能量較低,故和該源極及汲極費米能量 42s及42d對準。故在相對於汲極30供應一小負電壓至源 極28時,電子可由源極28穿隧至島26、汲極30。另一方 面,負電壓供至汲極30將造成電子自汲極30穿隧至島 26、源極28。因此相對於該汲極30供應足夠之正偏壓至 閘極24含使該裝置雙向導通電流。 總之,當該島2 6由η摻雜半導體材質製成,利用正閘極 電壓Vg將降低導通所需之偏壓相反地對η摻雜裝置, -14- 本紙張尺度適用中國國家標準(CNS)A4規格X 297公釐) (請先閱讀背面之注意事項#··填寫本頁}
裝------訂---------始,V 經濟部智慧財產局員工消費合作社印製 454352 A7 B7 五、發明說明(12 ) 一負閘極電恩Vg將增加導通所需之偏壓vb〇 圖7顯示不同閘極電壓V s之偏壓(即源極2 8及汲極3 〇間電 壓)對汲極電流圖。圖7是對具η摻雜半導體島26之裝置。 Vd代表没極電壓及乂3代表源極電壓。臨界偏塵7〇是該源 極費米能量42s和該導帶54底線對準之偏壓。圖5之能帶圖 约和該臨界70對應。 互補臨界偏壓72代表負電壓供至汲極之偏壓。該臨界偏 壓70和互補臨界偏壓72電壓大小不必相同。臨界70及72 定義於0閘極電壓。 要知道該臨界偏壓70及72部份和該島26之能帶隙52有 關。若該能帶能量52很高(如4-5電子伏),則該臨界偏壓 70及72將很高。若該能帶能量很低(如0.2-1.5電子伏),則 該臨界偏壓70及72將很低。 另外臨界偏壓70及72和該島26之摻雜級有關。若該島高 掺雜則臨界偏壓將很低,若該島低摻雜則臨界偏壓很高。 該臨界偏壓70及72亦和隧道接面34及36之相對電容有 關。例如考量在源極28相對於设極30爲負及第一随道接面 3 4電容很低。供於源極2 8及汲極3 0間之電壓將最可能經 該第一隧道接面3 4 »因此只需很低之電壓即可對正源極費 米能量42s及導帶56。即臨界電壓70將很低《互補臨界電 壓72將很高。最常見的是該第一及第二隧道接面特性之差 導致臨界偏壓70及互補臨界偏壓72之差。 圖8顯示本電晶體之一實施例,其中該島爲P摻雜,即P 型裝置。和圖2有一 η摻雜島26之裝置相較,該導帶54及 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項务填寫本頁) . \ 裝 ------訂----丨!'"· 經濟部智慧財產局員工消費合作社印製 454352 A7 B7 五、發明說明() 價帶56能量向上位移。圖8該p摻雜島26之受主態78略高 於該價帶邊緣'。當該價帶56和該源極費米能量42s或汲極 費米能量42d對正時,該p型裝置將在該源極28及汲極30 間導通。 圖9顯示供應負閘極電壓之p型裝置。該償帶56及受主態 78之能量提升並和該源極費米能量42s及没極費米能量 42d對正。當相對於汲極3〇供應一負電壓至該源極2s,電 子在源極28、島26及汲極30間穿隧80。替代地可相對於 源極28供應負電壓至汲極30。當然要記得島26可不捧〜 雜。 具一般技術者將清楚以上實施例可以許多方式變動而未 偏移本發明之廣義範圍。因此本發明範圍應由以下申請專 利範圍及其法律上之同等者決定。 (請先閱讀背面之注意事項年填寫本貢) 經濟部智慧財產局員工消費合作社印製 適 度 尺 張 紙 本 格 規 4 A Ξ) Ν (c 準 家 釐 公 97
Claims (1)
- 4 δ 4 3#8^〇j692號專利申請案 f蜂>6月〆^修 中文申請專利範圍修正本(90年6月)g! 正./ 六、申請專利範園 - 1. 一種用以切換電流之裝置,包含: a)-種由具-能帶隙材質構成之歐姆隔絕L其中該 島大到使該島間電子能階以小於1〇〇则v分隔; b ) —源極接點; c) 一第一隧道接面障礙,位於該島及該源極接點間, 其中選擇該第-隨道接面障礙之厚度及截面積使該源極 接點,該第一隧道接面障礙及該島形成之一第一隧道接 面電阻小於一量子電阻; d) —汲極接點; e) —第二隧道接面障礙’位於該島及該汲極接點間, 其中選擇該第二隨道接面障礙之厚度及截面積使該汲極 接點、該第二隧道接面障礙及該島形成之一第二隧道接 面電阻小於一電子電阻; f) 一閘極和該島電容耦合。 2. 如申請專利範圍第1項之裝置,其中該島由包含矽及鍺 之群組中選出之半導體材質構成。 3. 如申請專利範圍第1項之裝置,其中該第一隧道接面及 弟一隨道接面電阻均小於1 〇 k Ω。 經濟部中央樣準局員工消費合作社印裂 4. 如申請專利範圍第1項之裝置,其中該第一隧道接面及 第二隧道接面電阻均小於ΙΙίΩ。 5. 如申請專利範園第1項之裝置,其中該第一隧道接面及 弟—随道接面電阻均小於1 〇 〇 Ω d 6. 如申請專利範園第1項之裝置其中該第一隧道接面障 礙及第二隧道接面障礙厚度均小於24埃及截面積均大於 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ABCD 經濟部中央榡準局負工消費合作社印装 454352 六、申請專利範圍 0.04微米2。 7·如申請專利範圍第!项之裝置,其中該第一隨道接面障 礙及第二隧道接面障礙厚度均小於丨S埃及截面積均大於 0.01微米2。 8·如申請專利範圍第!項之裝置,其中該第一隧道接面障 礙及第二隧道接面障礙厚度均小於n埃及截面積均大於 0.0025 微米 2 〇 9·如申請專利範圍第〗項之裝置,其中該第一隧道接面障 礙及第二隧道接面障礙由選自包含氧化矽及氧化鋁之群 组之絕緣材質構成。 10. 如申請專利範園第1項之裝置另包含一閘極絕緣層位於. 該閘電極及該島間。 11. 如申請專利範圍第10項之裝置,其中該第—隧道接面及 第二隧道接面間之通道長範圍為0 02_02微米。 12. —種具隧道接面之靜電運作之穿隧電晶體,包各: 一對隧道接面,各有一小於或等於約一量子電阻之電 阻’以由能量狀態密度不一致材質形成之島分隔,各隨 道接面由該島經由一隧道接面障礙和成對導體中之一互 連接面形成,以及 一閘極和該島電容耦合。 13. 如申請專利範圍第12項之靜電運作之穿隧電晶體,其中 該島由超導體材質形成。 14. 如申請專利範圍第1 2項之靜電運作之穿隧電晶體,其中 該島由半導體材質形成。 -2 - 本紙張尺度適用中國國家棣準(CNS ) Α4規^ 210X297公釐) ' ----- (諳先聞讀背面之注意事項再填寫本頁)A8 B8 C8 D8 454352 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 15. 如申請專利範圍第1 4項之靜電運作之穿隧電晶體,其中 該半導體材質包含矽^ 16. 如申請專利範圍第1 4項之靜電運作之穿隧電晶體,其中 該半導體材質包含鍺。 17. 如申請專利範圍第1 2項之靜電運作之穿隧電晶體,其中 該隧道接面陳礙由製成該導體材質之氧化物形成。 18. 如申請專利範園第1 7項之靜電運作之穿隧電晶體,其中 該閘極以和該導體同樣材質製成。 19. 如申請專利範園第12項之靜電運作之穿隧電晶體,其中 該隧道接面障礙由製成該島材質之氧化物形成。 20. 如申請專利範圍第1 2項之靜電運作之穿隧電晶體,其中 該隧道接面障礙由和製成該島不同及和製成該導體不同 之材質製成。 21. 如申請專利範圍第1 2項之靜電運作之穿隧電晶體,其中 該島由未摻雜材質形成" 22. 如申請專利範圍第12項之靜電運作之穿隧電晶體,其中 該密度不一致能量狀態包含至少一具可用能量狀態之區 域和至少一不具任何可用能量狀態之區域相鄰。 經濟部中央標準局負工消費合作社印製 23. —種製造一靜電運作之穿隧電晶體之方法,包含利用將 由不一致密度能量狀態材質形成之島之該等能量狀態位 移,在一對各具小於或等於約一量子電阻之電阻之隧道 接面間形成一導道路徑,該島位於該隧道接面間。 24. 如申請專利範園第23項之方g,其中該島能量狀態經由 和該電容耦合之一電極提供或轉去一電壓而位移。 25. 如申請專利範圍第2 4項之方法,另包含由和該隧道接面 -3 - 本紙張尺度適用中國國家揉準(CNS ) A4说格(210Χ2ί»7公釐) AS 454352 § 六、申請專利範圍 耦合之電極經該導通路徑傳送一電流。 經濟部中央標準局員工消費合作社印製 (讀先閣讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/296,858 US6198113B1 (en) | 1999-04-22 | 1999-04-22 | Electrostatically operated tunneling transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW454352B true TW454352B (en) | 2001-09-11 |
Family
ID=23143870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089107692A TW454352B (en) | 1999-04-22 | 2000-06-08 | Electrostatically operated tunneling transistor |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6198113B1 (zh) |
| EP (1) | EP1173896B1 (zh) |
| JP (2) | JP4109830B2 (zh) |
| KR (1) | KR100721632B1 (zh) |
| CN (1) | CN1168156C (zh) |
| AT (1) | ATE359604T1 (zh) |
| AU (1) | AU4651600A (zh) |
| DE (1) | DE60034328T2 (zh) |
| TW (1) | TW454352B (zh) |
| WO (1) | WO2000065669A1 (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2818439B1 (fr) * | 2000-12-18 | 2003-09-26 | Commissariat Energie Atomique | Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors |
| US6566680B1 (en) * | 2001-01-30 | 2003-05-20 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) tunneling junction transistor |
| KR100444270B1 (ko) * | 2002-07-06 | 2004-08-12 | 재단법인서울대학교산학협력재단 | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 |
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- 1999-04-22 US US09/296,858 patent/US6198113B1/en not_active Expired - Lifetime
-
2000
- 2000-04-21 WO PCT/US2000/010688 patent/WO2000065669A1/en not_active Ceased
- 2000-04-21 JP JP2000614517A patent/JP4109830B2/ja not_active Expired - Fee Related
- 2000-04-21 EP EP00928255A patent/EP1173896B1/en not_active Expired - Lifetime
- 2000-04-21 DE DE60034328T patent/DE60034328T2/de not_active Expired - Lifetime
- 2000-04-21 CN CNB008065098A patent/CN1168156C/zh not_active Expired - Fee Related
- 2000-04-21 KR KR1020017013496A patent/KR100721632B1/ko not_active Expired - Fee Related
- 2000-04-21 AT AT00928255T patent/ATE359604T1/de not_active IP Right Cessation
- 2000-04-21 AU AU46516/00A patent/AU4651600A/en not_active Abandoned
- 2000-06-08 TW TW089107692A patent/TW454352B/zh not_active IP Right Cessation
-
2007
- 2007-04-17 JP JP2007107995A patent/JP4717855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1168156C (zh) | 2004-09-22 |
| JP2002543596A (ja) | 2002-12-17 |
| EP1173896B1 (en) | 2007-04-11 |
| CN1347571A (zh) | 2002-05-01 |
| US6198113B1 (en) | 2001-03-06 |
| JP4717855B2 (ja) | 2011-07-06 |
| JP2007281489A (ja) | 2007-10-25 |
| DE60034328D1 (de) | 2007-05-24 |
| EP1173896A1 (en) | 2002-01-23 |
| ATE359604T1 (de) | 2007-05-15 |
| KR100721632B1 (ko) | 2007-05-23 |
| WO2000065669A1 (en) | 2000-11-02 |
| JP4109830B2 (ja) | 2008-07-02 |
| AU4651600A (en) | 2000-11-10 |
| KR20020005710A (ko) | 2002-01-17 |
| DE60034328T2 (de) | 2007-12-20 |
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