KR20020005710A - 정전 제어되는 터널링 트랜지스터 - Google Patents

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Abstract

본 발명은 2개의 터널 접합부(34, 36) 사이에 배치된 섬(26)의 정전 전위의 변화에 의해 동작되는 트랜지스터에 관한 것이다. 상기 트랜지스터는 밴드 갭을 갖는 재료(예를 들어, 반도체 또는 초전도체 재료)로 구성된 섬(26)을 포함한다. 소스(28) 및 드레인(30) 접촉부가 제공된다. 상기 트랜지스터는 섬(26)과 드레인(30) 사이에 배치된 제 1 터널 접합 배리어(36)를 포함한다. 섬은 기판(20)과 트랜지스터의 다른 부분으로부터 저항 절연된다. 게이트 전극(24)은 상기 게이트에 인가되는 전압이 섬의 전위를 변화시킬 수 있도록 섬(26)에 용량 결합된다. 상기 트랜지스터는 n형 및 p형 형태를 갖는다. 동작시, 게이트 전압을 인가하면 섬의 전도대(54) 및 가전자대(56)는 하강(예를 들어, 양극의 게이트 바이어스에 대해)되거나 상승(예를 들어, 음극의 게이트 바이어스에 대해)된다. 전도대(54) 또는 가전자대(56)가 소스 및 드레인의 페르미 에너지와 정합될 때, 터널링 전류는 소스, 섬 및 드레인 사이를 통과할 수 있다.

Description

정전 제어되는 터널링 트랜지스터{ELECTROSTATICALLY CONTROLLED TUNNELING TRANSISTOR}
MOSFET 트랜지스터와 같은 상보형 금속 산화 반도체(CMOS) 소자는 일반적으로 고속 및 고집적 회로에 사용된다. 집적 회로 제조자는 부단히 동작 속도를 증가시키며 MOSFET 트랜지스터의 크기를 감소시킨다. 이러한 개선점은 저비용으로 보다 다양한 기능의 소형 및 고속 IC를 생산한다.
그러나, 0.1 미크론 미만 크기의 MOSFET 소자에는 여러 문제점이 존재한다. 예를 들어, 0.1 미크론 미만의 채널 길이에서는 요구되는 채널 도핑 레벨이 매우 높아진다. 웨이퍼 표면상에 높은 균일성을 갖는 고 도핑 레벨을 생산하는 것은 어렵다. 따라서, 동일한 웨이퍼 상에 제조된 상이한 MOSFET는 고 도핑 레벨이 사용되면 매우 상이한 특성을 가질 것이다. 또한, 각 MOSFET의 드레인 및 소스 영역 사이의 용량성 결합이 중요해진다. 문제점은 이러한 소자를 대량 생산할 때에도 존재한다.
이러한 이유로, 초소형 소자에서 전자의 양자 반응에 기초한 트랜지스터 소자에 대한 연구가 행해져왔다. 전자 터널링을 이용한 다수의 이러한 소자는 공지된 종래 기술이다.
예를 들어, Baba 등의 미국 특허 5,705,827에는 절연된 게이트를 포함하는 터널링 트랜지스터 소자에 대해 개시되어 있다. 트랜지스터 동작은 MOSFET 소자에서와 같이, 게이트 전극에 인접한 전류 채널에서의 밴드 벤딩(bending)에 의해 제공된다. 드레인 전극은 전류 채널을 포함하는 이사키(Esaki) 채널 접합을 형성한다.
Harder 등의 미국 특허 4,675,711에는 터널링 층에 인접하게 배치된 절연된 게이트 전극을 이용하는 터널링 트랜지스터에 대해 개시되어 있다. 터널링 층은 반도체의 소스 및 드레인 접촉부와는 다른 밴드 갭 에너지를 갖는다. 게이트에 인가된 전압은 터널링 층의 에너지 장벽층 높이를 변화시키고, 이에 의해 터널 층을 통과하는 터널 전류를 제어한다. 상기 소자는 열적으로 여기된 캐리어가 터널 층을 통해 전도성을 제공하지 않도록 저온에서 동작되야 한다.
Shibata 등의 미국 특허 5,834,793에는 절연된 게이트 접촉부를 포함하는 터널링 MOSFET 트랜지스터 소자에 대해 개시되어 있다. 짧은 전류 채널은 게이트 접촉부에 인접하다. 소스 및 드레인 접촉부는 약 30 옹스트롬 두께의 유전성 터널 장벽층에 의해 상기 전류 채널로부터 분리된다. 상기 소자는 상기 전류 채널에서의 단속적인 에너지 상태로 인해 음의 저항 특성을 나타낸다.
Tamura 등의 미국 특허 5,291,274에는 터널링 트랜지스터에 대해 개시되어있다. Tamura의 상기 트랜지스터는 2개의 터널 접합부 사이에 배치된 높은 유전 상수의 재료로 구성된 중간층을 포함한다. 상기 중간층은 게이트 전극과 직접 접촉된다. 소스 및 드레인 전극은 터널 접합부와의 접촉부에 제공된다. 게이트 전극에 전압이 인가될 때, 상기 중간층의 전위는 변화되며, 이에 의해 소스 및 드레인 사이를 전자가 통과할 수 있게된다. Tamura의 상기 소자가 가지는 문제점은 상기 소자가 동작될 때 게이트 전극 사이로 전류가 흐르게 된다는 것이다. 따라서, Tamura의 상기 소자는 연속 동작 동안 연속적인 게이트 전류를 필요로 한다. 이것은 많은 응용 기기에서 아주 바람직하지 않다.
또한, 터널링 접합부를 포함하는 단일 전자 트랜지스터의 사용이 연구되었다. 단일 전자 트랜지스터는 고 저항의 2개의 터널 접합부 사이에 배치된 초소형의 금속 또는 반도체 섬을 포함한다. 상기 터널 접합부에 소스 및 드레인 접촉부가 형성된다. 상기 섬에 용량 결합되는 게이트 전극은 스위칭 제어를 제공한다. 상기 섬은 상기 섬에 단일 전자를 충전하는데 요구되는 에너지가 소스 및 드레인 접촉부의 전자에 사용되는 열 에너지보다 크도록 충분히 작게 형성된다. 상기 섬에 단일 전자를 충전하는데 요구되는 에너지는 Ec=e2/2C에 의해 주어지며, e는 전자의 전하이며, C는 섬의 캐패시턴스이다. 섬을 충전하기 위한 이러한 에너지 요건은 쿨롱 차단(blockade)이라 한다.
동작시, 게이트 전극에 인가된 전압에 의해 섬의 전위가 용량적으로 증가 또는 감소된다. 섬의 전위가 특정량으로 감소될 때, 전자는 하나의 터널 접합부를통과하여 섬에 이르며, 섬의 다른 터널 접합부를 통과할 수 있다. 이러한 방식으로, 전류는 게이트 전압의 특정 값 동안 섬을 통과할 수 있다. 단일 전자 트랜지스터의 저항은 게이트 전압이 단순하게 변화하는 진동을 나타낸다.
물론, 사용되는 열 에너지는 온도에 따라 증가하며, 그 결과 단일 전자 트랜지스터는 동작 가능한 최대 온도를 갖는다. 상기 최대 동작 온도는 섬의 캐패시턴스에 의해 결정되며, 섬 크기에 대한 함수이다. 실온에서 동작하는 소자에 있어서, 캐패시턴스(C)는 약 10 아토패러드(attofarad) 미만이어야 한다. 이러한 낮은 캐패시턴스를 실현하기 위하여, 섬은 매우 작으며(예를 들어, 한 측면에 10nm 미만) 소스, 드레인 및 게이트에서 상대적으로 멀리 위치해야 한다. 실온에서 동작하는 단일 전자 트랜지스터를 형성하는 것은 매우 어렵다.
단일 전자 트랜지스터의 설계에서 중요한 문제는 터널 접합부의 저항이다. 단일 전자 트랜지스터는 상대적으로 높은 저항(즉, 양자 저항 Rq=h/2e2=26K오옴)의 터널 접합부를 포함하는 것이 가장 바람직하다. 터널 접합부의 저항이 너무 낮으면, 섬에 있는 전자의 수가 파악되기 어렵다. 단일 전자 트랜지스터의 동작을 위하여, 섬의 내부 또는 외부에 따라 전자 위치가 용이하게 파악되도록 터널 접합부는 충분히 높은 저항을 가져야 한다. 그러나, 높은 터널 접합 저항은 완전히 '온' 상태일 때에도, 소스 및 드레인 접촉부 사이에서 높은 저항을 초래한다. 높은 저항은 스위칭 속도를 제한하며 소자의 파워 소모를 증가시킨다. 따라서, 단일 전자 트랜지스터는 상기 트랜지스터의 전기 특성 및 전위 인가에 대해서 제한된다.
단일 전자 트랜지스터의 현저한 특징은 반도체 재료 또는 금속으로 섬이 이루어진다는 것이다. 섬은 전자 에너지 밴드 갭을 포함하는 재료로 구성될 필요가 없다.
본 발명은 일반적으로 고체 상태의 스위칭 및 증폭 소자, 즉 트랜지스터에 관한 것이다. 특히, 본 발명은 터널 접합을 갖는 터널링 트랜지스터 소자에 관한 것이다.
도 1은 본 발명의 실시예에 따른 트랜지스터 구조도.
도 2는 섬이 n-도핑된 특정 실시예에서, 도 1에 도시된 소자의 에너지 밴드 다이어그램.
도 3은 도 1에 도시된 소자를 이용한 회로도.
도 4는 소스와 드레인 사이에 인가된 전위 및 게이트와 드레인 사이에 인가된 영 전위를 갖는 도 2에 도시된 소자의 에너지 밴드 다이어그램.
도 5는 소스와 드레인 사이에 도전을 위해 충분하게 인가된 전위를 갖는 도 2의 소자의 에너지 밴드 다이어그램.
도 6은 드레인에 대해 게이트에 인가되는 양 전위를 갖는 도 2의 소자의 에너지 밴드 다이어그램.
도 7은 본 발명에 따라 구성된 n형 소자에 대한 I-V(전류-전압) 곡선도.
도 8은 섬이 p-도핑되는 본 발명의 트랜지스터, 즉, p형 소자의 실시도.
도 9는 음의 게이트 전압이 인가된 본 발명에 따라 구성된 p형 소자의 에너지 밴드 다이어그램.
본 발명은 한 쌍의 터널 접합부(또는 장벽층)을 포함하는 트랜지스터에 관한 것이며, 상기 접합부는 각각 대략적으로 양자 저항 이하의 저항을 가진다. 터널 접합부는 비균일한 밀도의 에너지 상태(예를 들어, 사용되는 에너지 상태를 결코 포함하지 않는 적어도 하나의 영역에 인접한 사용되는 에너지 상태를 포함하는 적어도 하나의 영역)를 가지는 재료로 형성된 섬에 의해 서로 분리된다. 터널 접합부는 한 쌍의 도체 중 개별 도체 및 섬 사이에 각각 배치되며, 게이트 전극은 섬에 용량 결합된다.
일부 경우에, 섬은 반도체 재료, 예를 들어, 실리콘, 게르마늄 또는 다른 모든 반도체로 형성될 수 있다. 또한, 일부 경우에, 초전도체가 사용될 수 있다. 터널 장벽층은 도체(및/또는 게이트 전극) 또는 섬이 상이한 재료로 함께 형성될 수 있는 재료의 산화로 형성될 수 있다. 동작시, 터널 접합부 사이의 도전 경로는 게이트 전극에 전위를 인가하여 섬의 에너지 상태를 바꿈으로써 형성될 수 있다. 이 때, 전류는 소스 및 드레인 전극을 경유하는 도전 경로를 통해서 흐를 수 있다.
일 실시예에서, 스위칭 전류를 위한 장치는 밴드 갭을 구비하는 재료(예를 들어, 실리콘, 게르마늄 등과 같은 반도체 재료)로 구성된 저항적으로 절연된 섬을 포함한다. 상기 섬은 섬 내의 전자 에너지 레벨이 바람직하게 100meV 미만까지 구별된다. 상기 장치는 또한 소스 접촉부 및 소스 접촉부와 섬 사이에 위치한 제 1 터널 접합 장벽층을 포함한다. 제 1 터널 접합 장벽층은 소스 접촉부의 상호접속에 의해 형성된 제 1 터널 접합부, 제 1 터널 접합 장벽층 및 섬이 양자 저항, 즉, 26 K오옴 미만의 저항을 갖도록 선택된 두께 및 단면적을 갖는다. 상기 장치는 또한 드레인 접촉부 및 드레인 접촉부와 섬 사이에 위치한 제 2 터널 접합 장벽층을 포함한다. 제 2 터널 접합 장벽층은 드레인 접촉부의 상호접속에 의해 형성된 제 2 터널 접합부, 제 2 터널 접합 장벽층 및 섬 또한 양자 저항 미만의 저항을 갖도록 선택된 두께 및 단면적을 포함한다. 상기 장치는 또한 섬에 용량 결합된 게이트 전극을 포함한다.
일부 경우에, 제 1 및 제 2 터널 접합부는 10 K오옴 미만의 저항을 가질 수 있다. 아울러, 다른 실시예에서, 제 1 및 제 2 터널 접합부는 1 K오옴 또는 심지어는 100 오옴 미만의 저항을 가질 수 있다.
제 1 및 제 2 터널 접합 장벽층은 이산화 실리콘 또는 산화 알루미늄과 같은 절연 재료로 구성될 수 있으며, 약 0.2-2.0 미크론의 거리만큼 분리될 수 있다.
상기 장치는 게이트 전극과 섬 사이에 배치된 절연층을 포함하는 것이 바람직하다.
본 발명에서는 저 저항 터널 접합부를 구비한 스위칭 소자가 개시된다. 특히, 본 발명에서는 한 쌍의 터널 접합부를 구비하는 트랜지스터형 소자, 대략적으로 양자 저항(Rq=h/2e2) 이하의 저항을 가지며 비균일한 밀도의 에너지 상태를 가지는 재료로 형성된 섬에 의해 분리되는 각 접합부가 제공된다. 저 저항 터널 접합부의 사용은 단일 전자 트랜지스터 등에서 사용되는 방법과는 대조된다. 기본적으로, 쿨롱 차단 방법을 회피함으로써, 본 발명의 회로는 쿨롱 차단 소자에 대한 엄격한 크기의 제한 없이 실온에서 동작될 수 있다. 아울러, 본 발명의 회로는 동작시 상기 소자의 에너지 스케일을 설정하는 양자 웰에 의존하는 공진 터널링 트랜지스터(RTT) 및 유사 소자와는 구별된다. 본 발명의 소자는 실시예를 참조로 논의되지만, 본 명세서를 살펴보면, 당업자는 본 발명의 회로가 여러 방법으로 구현될 수 있으며 다양한 시스템의 응용을 발견할 수 있다는 것을 인식할 것이다. 따라서, 이하의 실시 형태는 실시예로서 간주되어야 하며 본 실시예에 제한되지 않아야 한다.
특히, 본 발명의 트랜지스터는 밴드 갭을 구비하는 재료로 구성된 섬을 포함한다. 상기 섬은 전자 에너지 상태가 100meV 미만에 의해 분리되도록 (즉, 밴드 갭이 아닌 가전자대 또는 전도대에서의 에너지 상태) 충분히 큰 것이 바람직하다. 따라서, 실온에서, 섬의 가전자대 및 전도대는 연속적인 에너지 밴드로서 작용한다. 섬은 저항성 도전 경로에 의해 트랜지스터의 다른 모든 영역에 접속되지는 않는 영역으로서 생각될 수 있다. 금속 배선은 소스 및 드레인 전극용으로 사용될 수 있으며, 게이트 전극은 섬에 용량 결합될 수 있다. 터널 접합부는 섬과 소스 및 드레인 전극 사이에 배치된 터널 접합 장벽층의 상호접속부에 형성될 수 있으며 이러한 터널 접합 장벽층은 절연 재료로 형성될 수 있다. 전술한 바와 같이, 터널 접합부는 양자 저항, 즉 26 K오옴 미만의 저항을 가진다. 이것은 상기 트랜지스터가 스위칭 동작을 달성하기 위해 쿨롱 차단에 의존하지 않기 때문에 가능하다.
도 1은 상기 트랜지스터의 하나의 실시예이다. 두께(40)를 갖는 절연층(22)(예를 들어, SiO2)이 기판(20) 상에 배치된다. 상기 기판은 실리콘과 같은 적절한 반도체 재료로 형성될 수 있다. 따라서, 반도체 프로세싱 기술에서 일반적인 습식 또는 건식 산화에 의해 층(22)이 성장될 수 있다. 게이트 전극(24)은 기판(20)과 층(22) 사이에 위치한다.
섬(26)은 층(22)의 상부에 위치하며 게이트(24)에 대향하여 정렬되며, 그 결과 게이트 및 섬은 용량 결합된다. 섬은 광범위한 도핑 레벨을 가질 수 있으며, 도핑은 전혀 포함하지 않는다. 소스 접촉부(28) 및 드레인 접촉부(30)가 섬(26)의 대향측에 제공되며, 절연 박막(32)은 소스(28)와 섬(26) 사이의 제 1 터널 접합부(34)를 형성한다. 상기 막(32)은 또한 드레인(30)과 섬(26) 사이에 제 2 터널 접합부(36)를 형성한다. 제 1 터널 접합부(34)(즉, 제 1 터널 접합부 지점의 막(32))는 두께(35)를 가지며, 제 2 터널 접합부(36)(즉, 제 2 터널 접합부 지점의 막(32))는 두께(37)를 가진다. 두께(35, 37)는 막(32)의 두께에 의해 결정된다. 상기 막(32)은 섬(26)이 형성되는 재료(예를 들어, 산화물)로부터 형성될 수 있으며, 소스 및 드레인 접촉부(28, 30)는 상기 재료(예를 들어, 산화물) 또는 상이한 재료로부터 함께 형성된다.
상기 소스 접촉부(28) 및 드레인 접촉부(30)는 알루미늄, 구리, 금, 티타늄 등과 같은 금속으로 구성되는 것이 바람직하다. 금속으로 구성된 소스 및 드레인 접촉부가 바람직한데, 이는 금속은 높은 캐리어 이동도를 가지기 때문이다. 따라서, 금속의 소스 및 드레인 접촉부는 보다 우수한 고주파 성능과 스위칭 및 낮은 파워 특성(예를 들어, 반도체와 같은 다른 재료로 구성된 접촉부 위에)을 제공한다.
도 1의 장치는 대칭이다; 즉, 소스(28) 및 드레인(30)은 상호 교환될 수 있으며 터널 접합부(34, 36) 또한 상호 교환될 수 있다. 본 발명의 대부분의 트랜지스터 형태는 대칭이다. 그러나, 본 발명의 트랜지스터의 일부 형태에 있어서, 제 1 및 제 2 접합부(34, 36)는 상이하며, 따라서, 이러한 형태에서, 상기 장치는 비대칭이다.
막(32)은 터널 접합부(34, 36)가 상대적으로 저 저항을 갖도록 매우 얇은 것이 바람직하다. 예를 들어, 막(32)의 두께는 1-40 옹스트롬일 수 있다. 막(32)은 화학 기상 증착(CVD) 공정, 또는 섬 재료의 산화에 의해 형성될 수 있다. 물론, 막(32)이 형성되는 재료에 따라, 다른 제조 공정이 사용될 수 있다. 도 1에서, 막(32)은 섬(26) 전체를 덮도록 도시되지만, 다른 실시예에서, 막(32)은 터널 접합부(34, 36)에 인접한 영역에서만 섬을 덮을 수 있다.
섬(26)은 실리콘, 게르마늄 또는 다른 모든 반도체 재료와 같은 밴드 갭을 구비하는 재료로 구성될 수 있다. 섬(26)은 또한 임계 온도 미만으로 냉각될 때 밴드 갭을 가지는 초전도 재료로 구성될 수 있다. 섬(26)은 금속으로 구성되지는 않는다. 섬(26)은 도핑된(또는 도핑되지 않은) 반도체 재료로 구성되는 것이 바람직하다. 따라서, 본 발명의 트랜지스터의 형태는 p- 및 n- 도핑된 반도체 섬을 구비한 p형 및 n형 소자를 포함한다.
터널 접합부(34, 36)는 각각 양자 저항(예를 들어, 약 26 K오옴) 미만의 저항을 갖는다. 제 1 터널 접합부(34)의 저항은 두께(35) 및 소스(28)와 섬(26) 사이의 막(32)의 접촉부의 표면 영역(즉, 접합 영역)에 의해 결정된다. 제 2 터널접합부(36)의 저항은 두께(37)와 드레인(30) 및 섬(26) 사이의 막(32)의 접촉 표면 영역에 의해 결정된다. 터널 접합부(34, 36)의 저항은 접합 영역에 선형적으로(큰 접합 영역에 대한 저 저항) 그리고 두께에 지수함수적으로(얇은 접합부에 대한 저 저항) 스캐일된다. 아래의 표는 상이한 저항을 갖는 터널 접합부에 대한 예시적인(그리고 대략적인) 두께 및 접합 영역을 제공한다;
26 K-오옴의 터널 접합부에 대해
접합 영역 막 두께
50nm×50nm 12 옹스트롬
100nm×100nm 18 옹스트롬
200nm×200nm 24 옹스트롬
13 K-오옴의 터널 접합부에 대해
접합 영역 막 두께
50nm×50nm 9 옹스트롬
100nm×100nm 15 옹스트롬
200nm×200nm 21 옹스트롬
2.6 K-오옴의 터널 접합부에 대해
접합 영역 막 두께
50nm×50nm 2 옹스트롬
100nm×100nm 8 옹스트롬
200nm×200nm 14 옹스트롬
터널 접합부(34, 36)는 각각 10 K오옴 미만의 저항을 가지는 것이 보다 바람직하며, 1000 오옴 미만의 저항을 가지는 것이 가장 바람직하다. 이러한 저항 값은 터널 접합부(34, 36) 영역에서 막(32)의 두께 및 접합 영역을 적절하게 선택함으로써 달성된다. 당업자에게는 접합 두께 및 접합 영역의 여러 상이한 조합이 양자 저항 미만의 접합 저항을 제공한다는 것이 명확할 것이다.
게이트(24)는 층(22)을 통해 섬(26)에 용량 결합된다. 두께(40)는 게이트(24) 및 섬(26) 사이의 저항이 매우 높아서, 기본적으로 전류가 전혀 흐르지않도록 충분히 두껍다. 예를 들어, 이러한 저항은 108오옴 이상일 수 있으며, 1010-1012오옴 이상이 보다 바람직하다. 게이트(24) 및 섬(26)은 용량적으로만 결합되며, 기본적으로 어떠한 터널 전류 또는 저항 전류도 게이트(24)와 섬(26) 사이를 흐를 수 없다.
도 2는 소스(28), 드레인(30), 또는 게이트(24)에 전압이 전혀 인가되지 않는 n형 소자에 대한 개략적인 밴드 다이어그램이다. 이 실시예에서, 섬(26)은 n-도핑된 반도체 재료로 구성된다. 소스(28) 및 드레인(30)은 금속이며 적절하게 형성된 페르미 에너지(42s, 42d)를 각각 포함한다. 섬(26)은 페르미 에너지(43)를 가진다. 섬(26)은 0.5-3 전자 볼트인 밴드 갭(52)을 가진다. 터널 접합부(34, 36)(즉, 소스/드레인 및 섬 사이에 배치된 터널 접합 장벽층)는 절연 재료로 구성되며 따라서 섬(26)에 비해 큰 밴드 갭(50)을 가진다. 또한 도 2에는 섬의 전도대(54) 및 섬의 가전자대(56)도 도시된다. 섬(26)은 n-도핑된 반도체 재료로 구성되기 때문에, 가전자대(56)는 완전히 충전되며, 전도대(54)는 부분적으로 충전된다. 또한, 섬의 페르미 에너지(43)는 전도대(54)에 상대적으로 인접하고, 도너 레벨(45)은 전도대 에지의 바로 밑에 존재한다.
전도대(54) 및 가전자대(56)는 수평선으로 표시된 많은 전자 에너지 레벨(58)을 가진다. 공지된 바와 같이, 에너지 레벨(58) 사이의 간격은 섬(26)의 크기와 섬의 구성 재료에 의존한다. 본 발명의 트랜지스터에서, 섬(26)은 에너지 레벨(58)이 약 100meV 미만, 보다 바람직하게는, 50meV 미만, 그리고 가장 바람직하게는 25meV 미만의 에너지에서 분리된다. 이것은 본 발명의 트랜지스터에 바람직한데, 이는 실온에서, 가전자대 및 전도대가 대략적으로 연속적인 밴드로서 반응하기 때문이다. 이것은 실온(즉, T는 약 300K) KbT∼25meV에서, Kb는 볼쯔만 상수이기 때문이다. 다시 말해서, 에너지 레벨(58)이 25-100meV 미만의 간격을 가지면, 전자는 실온에서 에너지 레벨(58) 사이를 이동하기에 충분한 열 에너지를 갖는다.
도 3은 본 발명의 트랜지스터가 전기 회로에서 사용되는 방법(일 실시예)에 대한 개략적인 회로도이다. 소스(28), 드레인(30), 섬(26), 및 터널 접합부(34, 36)가 표시되어 있다. 캐패시터(60)는 게이트(24)와 섬(26) 사이의 캐패시턴스를 나타낸다. 바이어스 전압 공급원Vb(61)은 소스(28)와 드레인(30) 사이에 전압을 공급한다. 바이어스 공급은 소스 및 드레인 양극 모두에 전압을 공급할 수 있다. 게이트 전압 공급원Vg(62)은 게이트(24)와 드레인(30) 사이에 전압을 공급한다. 게이트 전압 공급원(62)은 드레인(30)에 관한 게이트(24)에 양극 및 음극 전압 모두를 공급할 수 있다.
도 4는 바이어스 공급원(61)이 드레인(30)에 대한 소스(28)에 적은 음극 전압을 인가할 때의 n형 소자의 밴드 다이어그램이다. 게이트 전압(Vg)은 0이다(즉, 게이트(24) 및 드레인(30)은 동일한 전압을 갖는다). 제 1 터널 접합부(34) 사이의 전압(55)은 부분적으로 상이한 접합 캐패시턴스로 인해 제 2 터널 접합부(36) 사이의 전압(57)과 상이하다. 보다 일반적으로, 터널 접합부(34, 36) 사이의 상대전압은 소스(28), 섬(26), 드레인(30) 및 게이트(24) 사이의 상대 캐패시턴스에 의존한다. 또한, 터널 접합부(34, 36) 사이의 상이한 전압은 게이트(24)가 드레인(30)과 동일한 전압이라는 사실 때문이다.
전류는 소스(28) 및 드레인(30) 사이를 통과하지 않는데, 이는 전도대(54)의 하부 에지가 소스 페르미 에너지보다 높기 때문이다. 따라서, 소스 페르미 에너지(42s)의 전자는 전도대(54)에서의 에너지 레벨(58)을 통과할 수 없다. 또한 가전자대(56)의 전자는 드레인 페르미 에너지(42d)에서의 에너지 레벨을 통과할 수 없다.
도 5는 바이어스 공급원(58)이 간신히 도전시킬 수 있는 바이어스 전압을 인가한다. 또 다시, 게이트 전압(Vg)은 0이다. 도 5에 인가된 바이어스 전압은 도 4에 인가된 바이어스 전압보다 크다. 도전에 필요한 바이어스 전압(게이트 전압은 인가되지 않음)은 소스 페르미 에너지(42s)가 전도대(54) 또는 도너 레벨(45)에 정합되는 전압이다. 소스(29)의 페르미 에너지(Ef)에서의 전자는 전도대(54)를 통과(64)한 후에, 전도대에서 드레인으로 통과(66)한다. 전자는 드레인 페르미 에너지(42d) 위에 열전자(hot electron)로서 드레인에 도달한다. 또 다시, 터널 접합부(34, 36) 사이의 전압은 게이트(24) 및 드레인(30)이 동일한 전압이라는 사실과 상대적인 캐패시턴스의 차이로 인해 동일하지 않게 나타난다. 접합부(34, 36) 사이의 전압은 본 발명의 트랜지스터에서 동일하거나 동일하지 않을 수 있다.
도 6은 드레인(30)에 대한 게이트(24)에 양극의 전압이 인가되는 n형 소자의밴드 갭 다이어그램을 도시한다. 전도대(54)는 소스 및 드레인 페르미 에너지(42s, 42d)와 정합되는 에너지로 감소된다. 따라서, 작은 음극 전압이 드레인(30)에 대한 소스(28)에 인가될 때, 전자는 소스(28)로부터, 섬(26) 및 드레인(30)으로 통과할 수 있다. 선택적으로, 드레인(30)에 인가된 음극 전압은 전자가 드레인(30)으로부터 섬(26) 및 소스(28)로 통과하게 할 것이다. 따라서, 드레인(30)에 대한 게이트(24)에 인가된 충분한 양극 바이어스로 인해 상기 소자는 양 방향으로 도전될 수 있다.
요약해서, 섬(26)이 n-도핑된 반도체 재료로 구성되는 경우에, 양극의 게이트 전압(Vg)의 인가로 인해 도전에 필요한 바이어스 전압(Vb)이 감소한다. 반대로, n-도핑된 소자에 있어서, 음극의 게이트 전압(Vg)으로 인해 도전에 필요한 바이어스 전압(Vb)이 증가된다.
도 7은 상이한 게이트 전압(Vg) 값에 대한 바이어스 전압(즉, 소스(28)와 드레인(30) 사이의 전압) 대 드레인 전류의 플롯(plot)을 도시한다. 도 7의 플롯은 n-도핑된 반도체 섬(26)을 구비한 소자에 관한 것이다. Vd은 드레인 전압을, Vs는 소스 전압을 나타낸다. 임계 바이어스 전압(70)은 소스 페르미 에너지(42s)가 전도대(54)의 하부 에지와 정합되는 바이어스 전압이다. 도 5의 에너지 밴드 다이어그램은 임계치(70)와 대략 동일하다.
상보형 임계 바이어스 전압(72)은 음극 전압이 드레인에 인가되는 경우에 대한 바이어스 전압을 나타낸다. 임계 바이어스(70) 및 상보형 임계 바이어스(72)는 반드시 동일한 전압 크기를 가질 필요는 없다. 임계치(70, 72)는 0 게이트 전압에 대해 정의된다.
임계 바이어스 전압(70, 72)은 섬(26)의 밴드 갭(52)에 부분적으로 의존한다. 밴드 갭 에너지(52)가 높으면(예를 들어, 4-5 전자 볼트), 임계 바이어스 전압(70, 72)은 상대적으로 높을 것이다. 밴드 갭 에너지가 낮으면(예를 들어, 0.2-1.5 전자 볼트), 임계 바이어스 전압(70, 72)은 상대적으로 낮을 것이다.
또한, 임계 바이어스 전압(70, 72)은 섬(26)의 도핑 레벨에 의존한다. 섬이 고 도핑되면, 임계 바이어스 전압은 상대적으로 낮을 것이며, 섬이 저 도핑되면, 임계 바이어스 전압은 상대적으로 높을 것이다.
임계 바이어스 전압(70, 72)은 또한 터널 접합부(34, 36)의 상대 캐패시턴스에 의존한다. 예를 들어, 소스(28)가 드레인(30)에 대해 음극이면, 제 1 터널 접합부(34)는 상대적으로 낮은 캐패시턴스를 가진다. 소스(28)와 드레인(30) 사이에 인가된 전압은 주로 제 1 터널 접합부(34) 사이에 존재한다. 따라서, 상대적으로 낮은 전압만이 소스 페르미 에너지(42s)와 전도대(56)를 정합시키는데 필요하다. 즉, 임계 전압(70)은 상대적으로 낮을 것이다. 상보형 임계 전압(72)은 상대적으로 높을 것이다. 일반적으로, 제 1 및 제 2 터널 접합부 특성 사이의 차이는 임계 바이어스 전압(70)과 상보형 임계 바이어스 전압(72)의 차이의 결과이다.
도 8은 섬이 p-도핑된, 즉 'p형' 소자인 본 발명의 트랜지스터의 실시예를 도시한다. 전도대(54) 및 가전자대(56)는 n-도핑된 섬(26)을 구비한 도 2의 소자에 비해 에너지가 이동된다. 도 8의 p-도핑된 섬(26)은 가전자대 에지의 바로 위에 액셉터 상태(78)를 가진다. n형 소자는 가전자대(56)가 소스 페르미 에너지(42s) 또는 드레인 페르미 에너지(42d)와 정합될 때 소스(28) 및 드레인(30) 사이를 도전시킬 것이다.
도 9는 음극의 게이트 전압이 인가되는 p형 소자를 도시한다. 가전자대(56) 및 액셉터 상태(78)는 에너지가 상승되며 소스 페르미 에너지(42s) 및 드레인 페르미 에너지(42d)와 정합된다. 음극 전압인 드레인(30)에 대한 소스(28)에 인가될 때, 전자는 소스(28), 섬(26) 및 드레인(30) 사이를 통과(80)한다. 선택적으로, 음극 전압은 소스(28)에 대해 드레인(30)에 인가된다. 물론, 섬(26)은 도핑되지 않을 수 있다.
상기 실시예는 여러 방식으로 변경될 수 있다는 것을 당업자라면 분명히 알 수 있을 것이다. 따라서, 본 발명의 권리 범위는 다음의 특허청구범위에 의해 결정되야 한다.

Claims (25)

  1. a) 밴드 갭을 구비하는 재료로 구성되며, 섬 내의 전자 에너지 레벨이 100meV 미만에서 분리되도록 충분히 큰 저항 절연됨 섬;
    b) 소스 접촉부;
    c) 상기 섬 및 상기 소스 접촉부 사이에 배치되며, 상기 소스 접촉부, 제 1 터널 접합 장벽층 및 상기 섬에 의해 형성된 제 1 터널 접합부가 양자 저항 미만의 저항을 갖도록 선택된 두께 및 단면적을 가지는 제 1 터널 접합 장벽층;
    d) 드레인 접촉부;
    e) 상기 섬 및 상기 드레인 접촉부 사이에 배치되며, 상기 드레인 접촉부, 제 2 터널 접합 장벽층 및 상기 섬에 의해 형성된 제 2 터널 접합부가 양자 저항 미만의 저항을 갖도록 선택된 두께 및 단면적을 가지는 제 2 터널 접합 장벽층; 및
    f) 상기 섬에 용량 결합된 게이트 전극을 포함하는 것을 특징으로 하는 전류 스위칭 장치.
  2. 제 1항에 있어서,
    상기 섬은 실리콘 및 게르마늄으로 구성된 그룹으로부터 선택된 반도체 재료를 포함하는 것을 특징으로 하는 장치.
  3. 제 1항에 있어서,
    상기 제 1 터널 접합부 및 상기 제 2 터널 접합부는 각각 10 K오옴 미만의 저항을 가지는 것을 특징으로 하는 장치.
  4. 제 1항에 있어서,
    상기 제 1 터널 접합부 및 상기 제 2 터널 접합부는 각각 1 K오옴 미만의 저항을 가지는 것을 특징으로 하는 장치.
  5. 제 1항에 있어서,
    상기 제 1 터널 접합부 및 상기 제 2 터널 접합부는 각각 100 오옴 미만의 저항을 가지는 것을 특징으로 하는 장치.
  6. 제 1항에 있어서,
    상기 제 1 터널 접합 장벽층 및 상기 제 2 터널 접합 장벽층은 각각 24 옹스트롬 미만의 두께와 0.04 미크론2이상의 단면적을 가지는 것을 특징으로 하는 장치.
  7. 제 1항에 있어서,
    상기 제 1 터널 접합 장벽층 및 상기 제 2 터널 접합 장벽층은 각각 18 옹스트롬 미만의 두께와 0.01 미크론2이상의 단면적을 가지는 것을 특징으로 하는 장치.
  8. 제 1항에 있어서,
    상기 제 1 터널 접합 장벽층 및 상기 제 2 터널 접합 장벽층은 각각 12 옹스트롬 미만의 두께와 0.0025 미크론2이상의 단면적을 가지는 것을 특징으로 하는 장치.
  9. 제 1항에 있어서,
    상기 제 1 및 제 2 터널 접합 장벽층은 실리콘 산화물 및 알루미늄 산화물의 그룹으로부터 선택된 절연 재료를 포함하는 것을 특징으로 하는 장치.
  10. 제 1항에 있어서,
    상기 게이트 전극 및 상기 섬 사이에 배치된 게이트 절연층을 더 포함하는 것을 특징으로 하는 장치.
  11. 제 10항에 있어서,
    상기 제 1 터널 접합부 및 상기 제 2 터널 접합부 사이의 채널 길이는 0.02-0.2 미크론의 범위인 것을 특징으로 하는 장치.
  12. 각각 양자 저항 이하의 저항을 가지며, 비균일한 밀도의 에너지 상태를 가지는 재료로 형성된 섬에 의해 분리되며, 각각 터널 접합 장벽층을 통과하는 도체 쌍의 각각에 상기 섬이 상호접속됨으로써 형성되는 한 쌍의 터널 접합부; 및
    상기 섬에 용량 결합되는 게이트 전극을 포함하는 것을 특징으로 하는 회로.
  13. 제 12항에 있어서,
    상기 섬은 초전도체 재료로 형성되는 것을 특징으로 하는 회로.
  14. 제 12항에 있어서,
    상기 섬은 반도체 재료로 형성되는 것을 특징으로 하는 회로.
  15. 제 14항에 있어서,
    상기 반도체 재료는 실리콘을 포함하는 것을 특징으로 하는 회로.
  16. 제 14항에 있어서,
    상기 반도체 재료는 게르마늄을 포함하는 것을 특징으로 하는 회로.
  17. 제 12항에 있어서,
    상기 터널 접합 장벽층은 상기 도체가 구현되는 산화 재료로 형성되는 것을 특징으로 하는 회로.
  18. 제 17항에 있어서,
    상기 게이트 전극은 상기 도체와 동일한 재료로 형성되는 것을 특징으로 하는 회로.
  19. 제 12항에 있어서,
    상기 터널 접합 장벽층은 상기 섬이 구현되는 산화 재료로 형성되는 것을 특징으로 하는 회로.
  20. 제 12항에 있어서,
    상기 터널 접합 장벽층은 상기 섬이 구현되는 재료 및 상기 도체가 구현되는 재료와 상이한 재료로 형성되는 것을 특징으로 하는 회로.
  21. 제 12항에 있어서,
    상기 섬은 도핑되지 않은 재료로 형성되는 것을 특징으로 하는 회로.
  22. 제 12항에 있어서,
    상기 비균일한 밀도의 에너지 상태는 이용 가능한 모든 에너지 상태를 포함하지는 않는 적어도 하나의 영역에 인접한 이용 가능한 에너지 상태를 포함하는 적어도 하나의 영역을 포함하는 것을 특징으로 하는 회로.
  23. 비균일한 밀도의 에너지 상태를 갖는 재료로 형성되며 터널 접합부 사이에 배치되는 섬의 에너지 상태의 변화에 의해 각각 양자 저항 이하의 저항을 갖는 한 쌍의 터널 접합부 사이의 도전 경로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 23항에 있어서,
    상기 섬의 상기 에너지 밀도는 상기 섬에 용량 결합된 전극을 통해 전압을 인가하거나 제거함으로써 변화되는 것을 특징으로 하는 방법.
  25. 제 24항에 있어서,
    상기 터널 접합부에 결합된 전극을 경유하여 상기 도전 경로를 통해 전류를 통과시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
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