TW582111B - Semiconductor chip and semiconductor device therefor - Google Patents

Description

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發明背景 發明領域 本，明相關於嵌人式去_合電容器，特別式絕緣物上的 :術，其可降低雜訊並有助於解決邊緣單元近似效 :1 I藉之，，肖除分開,耦合電容器與OPC結構的需 現今科學出現越來越多對微電子技術的▲需求。今天， 片^經工作在接近千兆赫範圍的速度Λ前的趨勢繼續 要曰曰片處理增加電子信號的數量，利用更少的空間與更 的時間。晶片廣泛的用在種類繁多的應用上，例如個人 回己L庫蜂巢笔活，以及热習本技藝的人所熟知的 他電子裝置。不考慮到實際的應用，晶片的結構控制晶 可以工作的速度以及晶片可以處理的電子信號數量。 每個晶片有上千個儲存並處理電子信號之電路的半導體 基質。要符合日益增加的高速及高信號量的微電子，晶片 上電路的數目要增加。然而，電路的數目，及因而的微電 子的進步，受限於晶片表面上可用空間。 晶片上的空間受限於晶片上電路的兩個次最佳運用特 色。首先’要降低高速資料傳輸造成的雜訊，電路區塊窝 要去_合電容器。去耦合電容器的結構相當大並且是用在 電源供應及地電位之間提供正常電路動作的足夠雜訊免 除。例如，圖1為顯示緩衝單元1 0的簡單圖，電源供應i 2 及電源綠上的雜訊1 1被大的去_合電容器1 4阻絕。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂 線 582111

第一，裝置品要至少兩個外部的光學近似修正（〇pC)結 構來降低在作用閘極線邊緣上近似環境中的改變造成的光 學繞射效應。此OPC結構由一處理配置來修正完整的晶片 佈局資料集。這個處理可以在晶片佈局由所謂的光學近似 修正技術產生的晶片佈局之後執行或是在設計處理期間， 此OPC結構可以放在電路中作用閘極線的任一端點。在這 個位置，OPC結構降低近似效應藉由提供作用閘極與在閘 極陣列中間的作用閘極相同的局部環境。結構的使用 在陣列周邊是可接收的解決方案對於單獨的陣列晶片或甚 至是應用指定積體電路（ASIC)晶片，其陣列元件形成整個 晶片面積的小部分，因為〇PC結構所佔的相對空間量很 訂 要最佳化晶片處理速度並增加資料處理的數量，需要有 效的使用晶片表面上的空間。結果，最好的整合去耦合電 客器與OPC結構而不增加雜訊或是繞射效應。 發明概要 線 因此，本發明的目的在提供一結構與方法來提供半導體 晶片，其包含有儲存及處理資料的第一單元的第一區域， 以及在第-區域外有OPC結構的第二區域，其中QPC結構包 含去耦合電答器。第一單元的作用閘極的線寬度與〇%結 構的大小相同或類似大小。此0PC結構降低第一單元中作 用裝置的近似效應，並包含N-型態FETs&p_型態FETs,其 位在第二區域中。此〇PC結構可以有大於第一單元的寬 度。第二區域可以是多個0PC結構，藉之第二區域包含多 -6-

582111 A7 B7 五、發明説明（3 ) 個去耦合電容器。第一單元中的作用裝置分開第一距離而 此〇PC結構與此作用裝置分開第一距離。 本發明的進一步具體實例是半導體裝置，其包含一底 材，一有第一複數個平行延長閘極的第一電晶體，此第一 電晶體形成在此底材的區域中，以及至少一個0 P C結構形 成在第一複數個拉長閘極的最外圍閘極的相同平面並與之 平行的延伸，其中OPC結構是當作去耦合電容器以及光學 近似修正器。此第一複數個平行延長的閘極的線寬度與 OPC結構的相同，其中OPC結構降低第一單元的近似效應而 第一複數個平行延長閘極係用來儲存及處理資料。此OPC 結構的寬度大於第一複數個平行延長閘極的一個閘極。第 一電晶體包含多個OPC結構而此電晶體包含多個去耦合電 容器。第一單元的第一複數個平行延長閘極的每個閘極分 開第一距離，而OPC結構與此第一複數個平行延長閘極分 開第一距離。 本發明還以具體實例說明一包含有用來儲存及處理資料 之第一單元的第一區域的半導體裝置，其中每個第一單元 包含分開第一距離的裝置，以及在第一區域外有OPC結構 的第二區域，其中此OPC結構與第一單元中第一單元的最 外面裝置平行且共面，而OPC結構之一與最外面的第一單 元分開第一距離，其中此OPC結構包含去耦合電容器。此 第一單元包含與OPC結構相同或類似的線寬度。此OPC結構 降低第一單元的近似效應並還包含N -型態FET及P -型態 FET，其中的N -型態FE丁及P -型態FET每一個均包含第一區 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 域及第二區域。此0PC結構可八 、 的寬度，而楚- 的寬度大於第一單元 域包人射能包含多個⑽結構，藉之第二區 域包含多個去耦合電容器。 步u 圖示簡述 其中類似的號碼 本發明將參考下面的圖示做詳細說明 參考類似的元件且其中： 圖1為具有去耦合電容器之電路佈局； 圖2 A為傳統去耦合電容器的佈局； 圖2B為包含緩衝單元的_ 丁及败丁概要圖； 圖2C為對應在圖2A中所顯示結構的電路圖之概要圖； 圖3A為根據本發明有去核合電容器之緩衝單元的佈局； 圖3B為對應在圖3A中所顯示結構電路圖的概要圖；以 及 圖4為跨過裝置部分及去轉合電容器之橫切面的概要 圖。 本發明較佳具體實例的詳細說明 本發明提供一種結構給結合成為一個裝置的半導體裝置 表面有去耦合電容器及0PC結構。結果，僅需要較少的半 導體表面空間來降低與高速處理有關的雜訊及近似效應。 如圖1及2A-2C中描述的，本發明之前，需要兩個裝置來 控制這些次最佳運用特色的問題。圖丨中的去耦合電容器 14及圖2A及2C中的20消除雜訊，而〇pc結構（未顯示在圖 1中）降低近似效應。圖2 A為傳統去耦合電容器的圖，其 允許用在晶圓中來降低雜訊。每個〇pC結構p _型態場效電 -8-

582111 A7 B7 五、發明説明（ 晶體（PFET) 100及N -型態場效電晶體（NFET) 110用一個去耦 合電容器20。如圖2C電路圖描述的，去耦合電容器接線 至在VDD橫軌3 8及地電位橫軌5 0間的PFET 100及NFET 110。 此去耦合電容器有一閘極2 2、一源汲極接觸2 4、一擴散區 域26及一 N-井28。 圖2B描述一組PFET 100及NFET 110。OPC結構3 0及40分別 在PFET 100及NFET 110的外面部份。PFET裝置100的整個結構 包含連串的閘極102，N -井區域104有源/汲極擴散區域1〇6及 OPC結構3 0位在源/汲極擴散區域1〇6的外面。源/汲極接觸 區域109同樣提供在源/汲極擴散區域1〇6内。閘極區域1〇2提 供在源/汲極擴散區域106及延伸的閘極部分1〇8從源/汲極擴 散區域106外延伸出來。多晶矽閘極延伸在擴散區域外，來 允許在遮罩不對齊或其他處理變易的條件下適當定義 PFET。 類似的，此NFET裝置110包含連串的閘極112、源/汲極擴 散區域114及位在源/汲極擴散區域114外的OPC結構4 0。此 NFET裝置11〇還包含源/汲極擴散接觸區域118以及在源/汲極 擴散區域114内的閘極區域112以及延伸的閘極部分116其延 伸到源/汲極擴散區域114外。 PFET裝置1〇〇與nfeT 110裝置的OPC結構30與40及連串的 閘極102與112的每一個是用傳導材料例如多晶碎做的。此 〇PC結構3 0與4 0也可以與個別閘極有相同的線寬度，大小 及形狀。然而，在OPC結構3 0與4 0及閘極102與112間有兩個 主要的差異。首先，此0PC結構3 〇與4 0為非作用中的而閘 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 線 582111 A7 B7 五、發明説明（ 極102與112為作用中的。第二，此〇PC結構3〇與4〇整個位在 擴散區域106及114外，而只有閘極的最外面部分刚與n 6 位在擴散區域1〇6及1 η外。 金屬層（未顯示）連接PFET裝置1〇〇的源極區域與正電源丄6 並連接NFET裝置11〇的源極區域與地電位。每個裝置的汲極 區域連接在共同的輸出上。 圖2 C更特定的顯示PFET裝置1〇〇有連接到正電源3 8的源 極區域以及閘極區域1〇2連接（經由1〇3)到輸入端子5 2。此 NFET裝置11〇的閘極區域H2連接（經由1〇5)到輸入5 2端子而 其源極區域連接到地電位5 〇。NFET裝置11〇的汲極區域在 輸出端子5 4連接到PFET裝置100的沒極區域。去輕合電容器 2 0的閘極區域2 2連接到地電位5 0而其擴散區域2 6連接到 正電源3 8。根據這個傳統的設計，0PC結構及去耦合電容 為所利用晶片空間的總和等於作用中晶片面積的2 〇 〇/0。 本發明延伸NFE丁及PFET的擴散區域並將去耦合電容器嵌 入到OPC結構中。藉之，本發明可消除如圖2 a描述的分別 去镇合電容器2 0的需求。圖3 A描述本發明的簡化結構並 包含根據本發明的一組PFET 200及NFET 210的圖。 圖3 A包含類似於圖2 A所描述特色的特色，但是圖3 A已 經根據本發明加以修改。類似圖2 A，此PFET裝置200包含 字連的閘極202，OPC結構230，有源極/汲極擴散區域206的 N -井區域204。源極/汲極接觸區域208提供有源極/汲極擴 散區域206。閘極202提供在此源極/汲極擴散區域206中並且 有延伸部分203，其延伸到源極/汲極擴散區域206外。此擴 -10- 本紙張尺収用中關家標準(CNS) A4規格(210 X 297公董) 582111 A7 B7 五、發明説明（7 ) 散區域206還有兩個側面延伸207，相較於圖2 B中的NFET擴 散區域106。 同樣，類似圖2 A，NFE丁裝置210包含連串的閘極212， OPC結構240，在擴散區域216中源極/汲極接觸區域214。閘 極區域212提供在擴散區域216中並有一延伸部分213，其延 伸到擴散區域216之外。擴散區域216還有兩個側延伸217， 相較於圖2 B中的NFET擴散區域114。 本發明如圖3 A及3 B中描述的與圖2 A - C所顯示結構的關 键差異是使用嵌入式去耦合電容器來降低雜訊與近似效 應，而不是OPC結構及分開的去耦合電容器2 0。此去耦合 電容器係嵌入到OPC結構230與240中，藉由擴大此擴散區域 206與216，如此擴散區域206與216的側面部分207與217包含了 OPC結構230及240。擴散區域的擴大允許使得多晶矽OPC結 構的承受電容特性變為作用中的並提供去耦合電容。因 此，本發明可以只用OPC結構來降低雜訊及近似效應，而 最後的組合OPC結構及嵌入式去耦合電容器明顯的比圖2 A 的兩個分開裝置為小。 圖3 B顯示對應圖3 A裝置的電路圖。如示，此PFET裝置 200的源極區域連接到正電源供應120而其閘極區域202連接 到輸入端子122。此NFET裝置210的源極區域連接到地電位 124而其閘極區域212連接到輸入端子。此PFE丁裝置200的沒 極區域以及NFET 210的汲極區域共同的連接到輸出端子 128。圖3 B進一步顯示OPC結構230與240。此OPC結構之連接 如圖3 B所示。更特定的，OPC結構240連接到地電位，而 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 582111 A7 B7 五、發明説明（8 ) 〇PC結構230連接到正電源供應。 雖然圖3 A描述每個OPC結構230及240最好能有與對應的閘 極區域相同的寬度，外面OPC結構230及240可以做得更寬或 是可以加進好幾個。就與圖2 A設計的相同空間而言，提供 了較好的電源供應去耦合。 圖4為經由部分晶片105及嵌入式去耦電容器6 6的部分橫 切面。上方電容器板6 8最好是用閘極多晶矽做的。電容器 的底板62為矽突塊，最好接地。電容器電介質是閘極電介 質。如此，電容器並不需用到分開之電介質。此電容器使 用與NFETs及PFETs相同的電介質層。圖4顯示兩個閘極區 域64而其中一個嵌入式電容器OPC結構66。如符號AA@ 指示的，此OPC結構維持相鄰閘極間相同的間隔。 將此電容器嵌入到多晶矽OPC結構中有好幾個益處。首 先，嵌入式電容器消除大型電容器的需求並只需要較少的 晶片上空間。空出來的空間可接著填入更多的單元而使得 晶片可以較快的速率處理更多數量的資料。其次，OPC結 構與去耦合電容器的整合使得設計方法學可以更容易，其 中去耦合電容器在裝置佈局時間點加入的，或是簡單的根 據裝置大小或是根據電路圖中設計者-特定的參數。這引 導最佳化的放置及密度，相較於稍後個別元件的放置。結 果，本發明提供在去耦合電容器與裝置間較少的串聯電 阻，比傳統的個別的去耦合電容器。這可以增加去耦合電 容器的效益特別是在高頻，藉由降低電阻/電容器（RC)延 遲並提升閘極的效能。最後，將電容器建造成陣列，可以 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 582111

讓去耦合電容器更緊密的符合陣列接近環境。 雖然本發明已經參考特定具體實例的說明， 為說明用途並且不是用來限制本發明的範疇。 修改及改變發生在熟習本技藝的人身上，而不 的精神與範疇。 圖式元件符號說明 此說明只做 不同的其他 令離本發曰月 10 緩衝單元 11 雜訊 12 電源供應 14 去耦合電容器 20 去耦合電容器 22 閘極 24 源洩極接觸 26 擴散區域 28 N-井 30 〇pc結構 38 正電源 40 〇pc結構 50 地電位 52 輸入端子 54 輸出端子 62 電容器底板 64 閘極區域 6 6 嵌入式電容器 -13-

裝 訂 線 582111 A7 B7 五、發明説明（ 10 ) 68 電容器上板 100 P型場效電晶體 102 連串的閘極 103 連接線 104 N -井區域 105 連接線 106 源/汲極擴散區域 108 延伸閘極部分 109 源/沒極接觸區域 110 NFET裝置 112 N -型態場效電晶體 114 源/汲極擴散區域 116 延伸閘極部分 118 源/汲極接觸區域 120 正電源 122 輸入端子 124 地電位 200 PFET裝置 202 閘極區域 204 N-井區域 206 源/汲極擴散區域 207 側面延伸 208 源/汲極接觸區域 2 10 NFET裝置 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 582111 A7 B7 五、發明説明（ 2 12 連串閘極 2 13 延伸部分 2 14 源/沒極接觸區域 2 16 擴散區域 2 17 側面延伸 23 0 〇P C結構 240 〇PC結構 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 線

Claims (1)

1. 582111 A8 B8 C8 D8 六、申請專利範圍 1 . 一種半導體晶片，其包含： 一有儲存及處理資料用的第一單元的第一區域；以及 一在有光學近似修正（OPC)結構的第一區域外的第二 區域； 其中該OPC結構包含去耦合電容器。 2 .如申請專利範圍第1項的半導體晶片，其中該第一單元 包含與OPC結構相同的線寬。 3 .如申請專利範圍第1項的半導體晶片，其中該OPC結構降 低該第一單元的近似效應。 4 .如申請專利範圍第1項的半導體晶片，還包含N-型態FET 及P-型態FET，其中每一該N-型態FET及該P-型態FET個 均包含該第一區域及該第二區域。 5 .如申請專利範圍第1項的半導體晶片，其中該OPC結構包 含大於該第一單元的寬度。 6 .如申請專利範圍第1項的半導體晶片，其中該第二區域 包含多個OPC結構，藉此該第二區域包含多個去耦合電 容器。 7 ·如申請專利範圍第1項的半導體晶片，其中該第一單元 包含以第一距離彼此分開的裝置，而該OPC結構與該裝 置的距離為該第一距離。 8. —種半導體裝置，其包含： 一底材； 一具有第一複數個平行拉長的閘極的第一電晶體，該 第一電晶體形成在該基質中的一區域中；以及 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 582111 A8 B8 C8 D8 六、申請專利範圍 至少一個光學近似修正（〇PC)結構形成在該第一複數 偃I拉長閘極的最外圍閘極的相同平面並與之平行的延 伸， 其中該OPC結構係當作去耦合電容器及一光學近似修 正器。 9 ·如申請專利範圍第8項的半導體裝置，其中該第一複數 個平行拉長閘極包含與該0PC結構相同的線寬度。 10·如申請專利範圍第8項的半導體裝置，其中該〇pc結構降 低該第一單元的近似效應。 11·如申請專利範圍第8項的半導體裝置，其中該第一複數 個平行拉長閘極適合儲存及處理資料。 12.如申請專利範圍第8項的半導體裝置，其中該〇pc結構包 含大於該第一複數個平行拉長閘極的一個閘極寬度。 13·如申請專利範圍第8項的半導體裝置，其中該第一電晶 體包含多個OPC結構，藉此該電晶體包含多個去耦合電 容器。 14·如申請專利範圍第8項的半導體裝置，其中該第一複數 平行拉長閘極的每一個閘極與該第一單元分開第一距 離而S OPC結構與該弟一複數個憑拉長閘極的距離為 該第一距離。 15.—種半導體裝置，其包含·· 有著第一單元來儲存及處理資料的第一區域，其中每 個第一單元包含彼此分開有第一距離的裝置；以及 在有著光學近似修正（OPC)結構的第一區域外面.的第

   582111 A8 B8 C8 D8 六、申請專利範圍 二區域，其中該OPC結構與第一區域的第一單元中最外 面的裝置平行且共平面而其中一個該OPC結構與該最外 面的第一單元分開第一距離； 其中該OPC結構包含去耦合電容器。 16·如申請專利範圍第1 5項的半導體裝置，其中該第一單元 包含與該OPC結構相同的線寬度。 17. 如申請專利範圍第1 5項的半導體裝置，其中該OPC結構 降低該第一單元的近似效應。 18. 如申請專利範圍第15項的半導體裝置，更包含N-型態 FET及P-型態FET，其中每一該N-型態FET及該P-型態FET 均包含該第一區域及該第二區域。 19. 如申請專利範圍第1 5項的半導體裝置，其中該OPC結構 包含大於該第一單元寬度的寬度。 20. 如申請專利範圍第1 5項的半導體裝置，其中該第二區域 包含多個OPC結構，並藉此該第二區域包含多個去耦合 電容器。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)