TWI400886B - 半導體裝置和使用該半導體裝置的電子設備 - Google Patents

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TWI400886B
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Kiyoshi Kato
Takeshi Osada
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Semiconductor Energy Lab
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Description

半導體裝置和使用該半導體裝置的電子設備
本發明係關於具有形成於基板上的薄膜電晶體的半導體裝置。
近年來，已經開發出將各種電路整合在相同絕緣表面上的半導體裝置(例如專利文件1)。
[專利文件1]日本公開專利No.2004－247373。
本發明提供了具有高功能、多功能、和高附加值的半導體裝置。
本發明提供了一種半導體裝置，其中在基板上提供輸出具有正確頻率的訊號的電路。例如使用鎖相環電路(下文中也稱為PLL電路)作為輸出具有正確頻率的訊號的電路。PLL電路具有這樣的功能，即其輸出訊號的頻率為所提供的訊號的頻率的固定倍數。根據在基板上具有這種PLL電路的本發明，可以獲得具有高功能、多功能、和高附加值的半導體裝置。
本發明的半導體裝置包含低電位電源、高電位電源、以及基板上的電壓控制振盪器。該電壓控制振盪器電路包含：包含第一N型薄膜電晶體和第一P型薄膜電晶體的第一電路、包含第二N型薄膜電晶體的第二電路、包含第二P型薄膜電晶體的第三電路、以及包含第三N型薄膜電晶體和第三P型薄膜電晶體的第四電路。
在具有前述結構的半導體裝置中，第一N型薄膜電晶體的源極和汲極之一連接到第一P型薄膜電晶體的源極和汲極之一，第一N型薄膜電晶體的源極和汲極中另一個連接到第二N型薄膜電晶體的源極和汲極之一，第一P型薄膜電晶體的源極和汲極中另一個連接到第二P型薄膜電晶體的源極和汲極之一，第三N型薄膜電晶體的源極和汲極之一連接到第三P型薄膜電晶體的源極和汲極之一。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體的源極和汲極中另一個和第三N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，第二P型薄膜電晶體的源極和汲極中另一個和第三P型薄膜電晶體的源極和汲極中另一個連接到高電位電源。也就是說，第二N型薄膜電晶體的源極和汲極中另一個以及第三N型薄膜電晶體的源極和汲極中另一個保持在固定的電位(低電位)，而第二P型薄膜電晶體的源極和汲極中另一個以及第三P型薄膜電晶體的源極和汲極中另一個保持在固定電位(高電位)。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體控制第一N型薄膜電晶體和低電位電源之間的導電，第二P型薄膜電晶體控制第一P型薄膜電晶體和高電位電源之間的導電。第二N型薄膜電晶體和第三N型薄膜電晶體的臨界值電壓低於第一N型薄膜電晶體的臨界值電壓。當將第一訊號輸入到第二N型薄膜電晶體的閘極以及第三N型薄膜電晶體的閘極時，從第一N型薄膜電晶體連接到第一P型薄膜電晶體的節點輸出第二訊號。
在具有前述結構的半導體裝置中，每個第二N型薄膜電晶體和第三N型薄膜電晶體的通道長度短於每個第一N型薄膜電晶體的通道長度。每個第二N型薄膜電晶體和第三N型薄膜電晶體中包含的由半導體層形成的通道形成區內提供N型導電性的雜質元素濃度高於每個第一N型薄膜電晶體中包含的由半導體層形成的通道形成區中提供N型導電性的雜質元素濃度。每個第二N型薄膜電晶體和第三N型薄膜電晶體中包含的由半導體層形成的通道形成區內提供P型導電性的雜質元素濃度低於每個第一N型薄膜電晶體中包含的由半導體層形成的通道形成區中提供P型導電性的雜質元素濃度。
在具有前述結構的半導體裝置中，第一電路包含多個第一N型薄膜電晶體和多個第一P型薄膜電晶體，第二電路包含多個第二N型薄膜電晶體，第三電路包含多個第二P型薄膜電晶體。每個第一N型薄膜電晶體的源極和汲極之一連接到每個第一P型薄膜電晶體的源極和汲極之一，每個第一N型薄膜電晶體的源極和汲極中另一個連接到每個第二N型薄膜電晶體的源極和汲極之一，每個第一P型薄膜電晶體的源極和汲極中另一個連接到每個第二P型薄膜電晶體的源極和汲極之一，每個第二N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，每個第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源，每個第二N型薄膜電晶體的臨界值電壓低於每個第一N型薄膜電晶體的臨界值電壓，第三N型薄膜電晶體的臨界值電壓低於每個第一N型薄膜電晶體的臨界值電壓。
本發明的半導體裝置包含低電位電源、高電位電源、以及基板上的電壓控制振盪器。該電壓控制振盪器電路包含：包含第一N型薄膜電晶體和P型薄膜電晶體的第一電路，以及包含第二N型薄膜電晶體的第二電路。
在具有前述結構的半導體裝置中，第一N型薄膜電晶體的源極和汲極之一連接到P型薄膜電晶體的源極和汲極之一，第一N型薄膜電晶體的源極和汲極中另一個連接到第二N型薄膜電晶體的源極和汲極之一。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源。也就是說，第二N型薄膜電晶體的源極和汲極中另一個保持在固定的電位(低電位)，而P型薄膜電晶體的源極和汲極中另一個保持在固定電位(高電位)。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體控制第一N型薄膜電晶體和低電位電源之間的導電。第二N型薄膜電晶體的臨界值電壓低於第一N型薄膜電晶體的臨界值電壓。當將第一訊號輸入到第二N型薄膜電晶體的閘極時，從第一N型薄膜電晶體連接到P型薄膜電晶體的節點輸出第二訊號。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體的通道長度短於第一N型薄膜電晶體的通道長度。第二N型薄膜電晶體中包含的由半導體層形成的通道形成區內提供N型導電性的雜質元素濃度高於第一N型薄膜電晶體中包含的由半導體層形成的通道形成區中提供N型導電性的雜質元素濃度。第二N型薄膜電晶體中包含的由半導體層形成的通道形成區內提供P型導電性的雜質元素濃度低於第一N型薄膜電晶體中包含的由半導體層形成的通道形成區中提供P型導電性的雜質元素濃度。
在具有前述結構的半導體裝置中，第一電路包含多個第一N型薄膜電晶體和多個P型薄膜電晶體，第二電路包含多個第二N型薄膜電晶體。每個第一N型薄膜電晶體的源極和汲極之一連接到每個P型薄膜電晶體的源極和汲極之一，每個第一N型薄膜電晶體的源極和汲極中另一個連接到每個第二N型薄膜電晶體的源極和汲極之一，每個第二N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，每個第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源，每個第二N型薄膜電晶體的臨界值電壓低於每個第一N型薄膜電晶體的臨界值電壓。
本發明的半導體裝置包含低電位電源、高電位電源、以及基板上的電壓控制振盪器。該電壓控制振盪器電路包含：包含第一N型薄膜電晶體和第一P型薄膜電晶體的第一電路、包含第二N型薄膜電晶體的第二電路、包含第二P型薄膜電晶體的第三電路、以及包含第三N型薄膜電晶體和第三P型薄膜電晶體的第四電路。
在具有前述結構的半導體裝置中，其中第一N型薄膜電晶體的源極和汲極之一連接到第一P型薄膜電晶體的源極和汲極之一，第一N型薄膜電晶體的源極和汲極中另一個連接到第二N型薄膜電晶體的源極和汲極之一，第一P型薄膜電晶體的源極和汲極中另一個連接到第二P型薄膜電晶體的源極和汲極之一，第三N型薄膜電晶體的源極和汲極之一連接到第三P型薄膜電晶體的源極和汲極之一。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體的源極和汲極中另一個以及第三N型薄膜電晶體的源極和汲極中另一個連接到低電位電源。第二P型薄膜電晶體的源極和汲極中另一個以及第三P型薄膜電晶體的源極和汲極中另一個連接到高電位電源。也就是說，第二N型薄膜電晶體的源極和汲極中另一個以及第三N型薄膜電晶體的源極和汲極中另一個保持在固定的電位(低電位)，而第二P型薄膜電晶體的源極和汲極中另一個以及第三P型薄膜電晶體的源極和汲極中另一個保持在固定電位(高電位)。
在具有前述結構的半導體裝置中，第二N型薄膜電晶體控制第一N型薄膜電晶體和低電位電源之間的導電，第二P型薄膜電晶體控制第一P型薄膜電晶體和高電位電源之間的導電。第二P型薄膜電晶體和第三P型薄膜電晶體的臨界值電壓高於第一P型薄膜電晶體的臨界值電壓。當將第一訊號輸入到第二P型薄膜電晶體的閘極以及第三P型薄膜電晶體的閘極時，從第一N型薄膜電晶體連接到第一P型薄膜電晶體的節點輸出第二訊號。
在具有前述結構的半導體裝置中，第二P型薄膜電晶體和第三P型薄膜電晶體的通道長度短於第一P型薄膜電晶體的通道長度。第二P型薄膜電晶體和第三P型薄膜電晶體中包含的由半導體層形成的通道形成區內提供P型導電性的雜質元素濃度高於第一P型薄膜電晶體中包含的由半導體層形成的通道形成區中提供P型導電性的雜質元素濃度。第二P型薄膜電晶體和第三P型薄膜電晶體中包含的由半導體層形成的通道形成區內提供N型導電性的雜質元素濃度低於第一P型薄膜電晶體中包含的由半導體層形成的通道形成區中提供N型導電性的雜質元素濃度。
在具有前述結構的半導體裝置中，第一電路包含多個第一N型薄膜電晶體和多個第一P型薄膜電晶體，第二電路包含多個第二N型薄膜電晶體，第三電路包含多個第二P型薄膜電晶體。每個第一N型薄膜電晶體的源極和汲極之一連接到每個第一P型薄膜電晶體的源極和汲極之一，每個第一N型薄膜電晶體的源極和汲極中另一個連接到每個第二N型薄膜電晶體的源極和汲極之一，每個第一P型薄膜電晶體的源極和汲極中另一個連接到每個第二P型薄膜電晶體的源極和汲極之一，每個第二N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，每個第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源，每個第二P型薄膜電晶體的臨界值電壓高於每個第一P型薄膜電晶體的臨界值電壓，第三P型薄膜電晶體的臨界值電壓高於每個第一P型薄膜電晶體的臨界值電壓。
本發明的半導體裝置包含低電位電源、高電位電源、以及基板上的電壓控制振盪器。該電壓控制振盪器電路包含：包含N型薄膜電晶體和第一P型薄膜電晶體的第一電路，以及包含第二P型薄膜電晶體的第二電路。
在具有前述結構的半導體裝置中，第一P型薄膜電晶體的源極和汲極之一連接到N型薄膜電晶體的源極和汲極之一，第一P型薄膜電晶體的源極和汲極中另一個連接到第二P型薄膜電晶體的源極和汲極之一。
在具有前述結構的半導體裝置中，第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源，N型薄膜電晶體的源極和汲極中另一個連接到低電位電源。也就是說，第二P型薄膜電晶體的源極和汲極中另一個保持在固定的電位，而N型薄膜電晶體的源極和汲極中另一個保持在固定的電位。
在具有前述結構的半導體裝置中，第二P型薄膜電晶體控制第一P型薄膜電晶體和高電位電源之間的導電。第二P型薄膜電晶體的臨界值電壓高於第一P型薄膜電晶體的臨界值電壓。當將第一訊號輸入到第二P型薄膜電晶體的閘極時，從第一N型薄膜電晶體連接到第一P型薄膜電晶體的節點輸出第二訊號。
在具有前述結構的半導體裝置中，第二P型薄膜電晶體的通道長度短於第一P型薄膜電晶體的通道長度。第二P型薄膜電晶體中包含的由半導體層形成的通道形成區內提供P型導電性的雜質元素濃度高於第一P型薄膜電晶體中包含的由半導體層形成的通道形成區中提供P型導電性的雜質元素濃度。第二P型薄膜電晶體中包含的由半導體層形成的通道形成區內提供N型導電性的雜質元素濃度低於第一P型薄膜電晶體中包含的由半導體層形成的通道形成區中提供N型導電性的雜質元素濃度。
在具有前述結構的半導體裝置中，第一電路包含多個N型薄膜電晶體和多個第一P型薄膜電晶體，第二電路包含多個第二P型薄膜電晶體。每個第一P型薄膜電晶體的源極和汲極之一連接到每個N型薄膜電晶體的源極和汲極之一，每個第一P型薄膜電晶體的源極和汲極中另一個連接到每個第二P型薄膜電晶體的源極和汲極之一，每個第二P型薄膜電晶體的源極和汲極中另一個連接到高電位電源，每個N型薄膜電晶體的源極和汲極中另一個連接到低電位電源，每個第二P型薄膜電晶體的臨界值電壓高於每個第一P型薄膜電晶體的臨界值電壓。
在前述結構中，本發明的半導體裝置中包含的基板由玻璃或塑膠製成。如果基板由玻璃製成，和使用單晶基板的情形相比，可以更容易獲得批量生產和成本降低。如果基板由所料製成，由於其重量輕且可以彎曲，故可將其處理成漂亮的款式和彈性的形狀。
在本發明的半導體裝置所包含的基板上提供相位比較器、環路濾波器、和除法器。
在本發明的半導體裝置所包含的基板上提供天線。因此，藉由利用該天線，有可能提供發射、接收、或發射和接收電磁波的半導體裝置。
在本發明的半導體裝置所包含的基板上提供圖素部分。每個圖素部分含有液晶元件或者發光元件。因此，有可能提供具有顯示影像的功能的半導體裝置，該半導體裝置具有高功能，多功能、以及高附加值。
本發明還提供了使用具有任一前述結構的半導體裝置的電子設備。
根據在基板上具有PLL電路的本發明，其中該PLL電路具有保持輸出訊號的頻率不變且控制輸出訊號的頻率的功能，可以提供具有高功能，多功能、以及高附加值的半導體裝置。藉由利用PLL電路的這些功能，例如，可以提高輸入訊號的頻率，且將具有增大頻率的訊號提供給另一個電路時，該電路可以工作於更快的速度。該PLL電路還具有這樣的功能，即，即使輸入訊號頻率不正確，也可藉由使輸入訊號與平均頻率同步而輸出具有正確頻率的訊號。當使用該功能時，可以防止電路的工作誤差。
 [實施例模式]
儘管將藉由實施例模式和實施例並參考附圖說明本發明，應該瞭解到，各種改變和調整對本領域技術人員而言是顯而易見的。因此，除非這些改變和調整脫離本發明的範圍，否則應認為這些改變和調整落在本發明的範圍內。注意，在本發明的如下結構中，用相同的參考數字表示不同圖示中的相同部分。
參考圖1說明本發明的半導體裝置的結構。本發明的半導體裝置包含相位比較器11、環路濾波器12、電壓控制振盪器(也簡稱為VCO)13、以及除法器14。
相位比較器11將外部輸入的訊號Fs的相位與從除法器14輸入的訊號Fo/N的相位比較。環路濾波器12藉由除去從相位比較器11提供的訊號的交流分量而產生一訊號。電壓控制振盪器13基於從環路濾波器12輸入的訊號Vin而輸出訊號Fo。除法器14輸出訊號Fo/N，藉由將從電壓控制振盪器13輸入的訊號Fo除以N而獲得該訊號。
本發明的半導體裝置包含電壓控制振盪器13。根據應用而適當地提供相位比較器11、環路濾波器12、和除法器14。本發明的半導體裝置可具有其他元件，例如諸如晶體控制振盪器、預定標器、以及吞沒式計數器。
在相同的基板上提供相位比較器11、環路濾波器12、電壓控制振盪器13、以及除法器14。相位比較器11、電壓控制振盪器13、以及除法器14中的每一個均包含薄膜電晶體、電容器、及電阻器中的至少一種或多種。環路濾波器12包含電阻器和電容器中的至少一種或包含二者。
基板由玻璃或塑膠製成。如果基板由玻璃製成，則和使用單晶基板的情形相比可以更加容易地實現大量生產和成本降低。這是因為，單晶基板為直徑不大於約30cm的圓形，比且玻璃基板等昂貴。如果基板由塑膠製成，則由於其厚度薄重量輕且可以彎曲，因此可以處理成好的設計和靈活的形狀。此外，塑膠基板抗衝擊力強，可以粘附或包含在各種產品中，使其可應用於各種領域。需要指出，塑膠為有機聚合物的通稱，其代表物為例如酚醛樹脂、三聚氰胺樹脂、聚乙烯、聚氯乙稀、聚醚醯胺、聚醚碸、丙烯酸樹脂、聚偏二氯乙烯等。
接著，參考圖2說明具有前述結構的半導體裝置的等效電路。相位比較器11包含單元電路21。環路濾波器12包含電阻器22和23以及電容器24和25。這裏所示的環路濾波器12為滯後超前濾波器(lag－lead filter)；然而，本發明不限於這種結構，還可以使用例如諸如滯後濾波器的其他元件。除法器14包含三個單元電路26，其為除以8的電路。注意，除法器14中包含的單元電路26的數目沒有具體限制。
滯後超前濾波器是由兩個電阻器和一個電容器組成的濾波器。滯後濾波器是由一個電阻器和一個電容器組成的濾波器。
電壓控制振盪器13包含電路120(也稱為第一電路)、電路121(也稱為第二電路)、電路122(也稱為第三電路)、以及電路123(也稱為第四電路)，其中電路120包含相互串聯連接的多對第一N型薄膜電晶體和第一P型薄膜電晶體，電路121包含和第一N型薄膜電晶體串聯連接的多個第二N型薄膜電晶體，電路122包含和第一P型薄膜電晶體串聯連接的多個第二P型薄膜電晶體，電路123包含相互串聯連接的第三N型薄膜電晶體和第三P型薄膜電晶體。
在所示結構中，電路120包含相互串聯連接的第一N型薄膜電晶體141和第一P型薄膜電晶體131、相互串聯連接的第一N型薄膜電晶體142和第一P型薄膜電晶體132、相互串聯連接的第一N型薄膜電晶體143和第一P型薄膜電晶體133、以及相互串聯連接的第一N型薄膜電晶體145和第一P型薄膜電晶體135。
電路121包含多個第二N型薄膜電晶體112至116，電路122包含多個第二P型薄膜電晶體102至106。多個第二N型薄膜電晶體112至116分別控制第一N型薄膜電晶體141至145和低電位電源(VSS)之間的傳導。多個第二P型薄膜電晶體102至106分別控制第一P型薄膜電晶體131至135和高電位電源(VDD)之間的傳導。
電路123包含第三P型薄膜電晶體101和第三N型薄膜電晶體111。電路123控制環路濾波器12和電路121及122之間的傳導。
如果假設一個級為串聯連接的四個電晶體：第二P型薄膜電晶體102、第一P型薄膜電晶體131、第一N型薄膜電晶體141、以及第二N型薄膜電晶體112，則前述結構顯示五個級的情形。然而，本發明不限於這種結構。電壓控制振盪器13可以是具有三個或更多的奇數個級的結構。
第三P型薄膜電晶體101的閘極連接到其源極和汲極之一，第三P型薄膜電晶體101的源極和汲極中的另一個連接到高電位電源(VDD)。第三N型薄膜電晶體111的閘極連接到環路濾波器12，其源極和汲極之一連接到低電位電源(VSS)。
在前述結構中，第二N型薄膜電晶體112至116中每個和第三N型薄膜電晶體111的臨界值電壓低於第一N型薄膜電晶體141至145中每一個以及其他電路中N型薄膜電晶體的臨界值電壓。其他電路中的N型薄膜電晶體是相位比較器11和除法器14中包含的N型薄膜電晶體。
為了使第二N型薄膜電晶體112至116中的每一個以及第三N型薄膜電晶體111的臨界值電壓因此低於第一N型薄膜電晶體141至145中每一個以及其他電路中N型薄膜電晶體的臨界值電壓，對每個電晶體的通道長度進行恰當地設計。具體地，第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111的通道長度設計成短於第一N型薄膜電晶體141至145中每一個以及其他電路中N型薄膜電晶體的通道長度。
替代的，將第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111中包含的半導體層的通道形成區內產生N型導電性的雜質元素的濃度設置成高於第一N型薄膜電晶體141至145中每一個和其他電路中N型薄膜電晶體中包含的通道形成區內的產生N型導電性的雜質元素的濃度。注意，產生N型導電性的雜質元素具體地對應於磷(P)或砷(As)。
或者，將第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111中包含的半導體層的通道形成區內產生P型導電性的雜質元素的濃度設置成低於第一N型薄膜電晶體141至145中每一個和其他電路中N型薄膜電晶體中包含的通道形成區內的產生P型導電性的雜質元素的濃度。注意，產生P型導電性的雜質元素對應於硼(B)。
根據具有前述結構的本發明，可以改善電壓控制振盪器13的性能。具體地，當將訊號Vin輸入第二N型薄膜電晶體112至116和第三N型薄膜電晶體111時，前述電壓控制振盪器13從第一N型薄膜電晶體145的源極和汲極之一以及第一P型薄膜電晶體135的源極和汲極之一輸出訊號Fo。此外，根據本發明，可以增大有效訊號Vin的範圍。下面參考圖6A和6B說明該效應，其中圖6A和6B分別顯示輸入到電壓控制振盪器13的訊號Vin和從電壓控制振盪器13輸出的訊號Fo之間的關係的曲線圖。
輸入到電壓控制振盪器13的訊號Vin從0變化到VDD(這裏VDD為高電位電源的電位)。輸入到電壓控制振盪器13的訊號Vin被輸入到第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111的閘極電極。因此，如果訊號Vin的電壓低於第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111的臨界值電壓(VTH1)，在某些情況下則不輸出輸出訊號(見圖6B)。此外，在示出訊號Vin和訊號Fo之間關係的圖中，特徵曲線的一部分變得陡峭。當該特徵曲線的一部分變陡時，輸出訊號的頻率容易發生變化，這會阻礙正常的操作。
這種缺陷是由如下事實所致，即，電壓控制振盪器13由多個薄膜電晶體組成，而且它是用於處理類比訊號的電路。也就是說，儘管薄膜電晶體的特性(臨界值電壓，遷移率等)會改變，相位比較器11和除法器14不容易受薄膜電晶體特性變化的影響，因為它們受數位訊號控制。同時，電壓控制振盪器13由類比訊號控制，因此其容易受薄膜電晶體特性變化的影響。
因此，根據具有前述結構的本發明，第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111的臨界值電壓設成低於其他電晶體中每一個的臨界值電壓。換而言之，根據具有前述結構的本發明，第二N型薄膜電晶體112至116中每一個和第三N型薄膜電晶體111的臨界值電壓(VTH2)低於訊號Vin的電壓，使得有效訊號Vin的範圍增大(見圖6A)。此外，特徵曲線不陡峭，輸出訊號的頻率不容易改變。因此可以產生電壓控制振盪器13的性能得到改善的有利效應。
參考圖3說明具有和前述結構不相同的結構的電壓控制振盪器13。電壓控制振盪器13包含電路120(也稱為第一電路)和電路121(也稱為第二電路)。和圖2所示結構不相同，並不提供第二P型薄膜電晶體102至106，第三P型薄膜電晶體101，以及第三N型薄膜電晶體111。由於該結構所使用元件的數目更少，元件所佔據的面積的減小會導致尺寸和重量的減小，元件數目的減小會導致良品率的增大。
參考圖4說明具有和前述結構不相同的結構的電壓控制振盪器13。電壓控制振盪器13包含電路120(也稱為第一電路)、電路121(也稱為第二電路)、和電路123(也稱為第三電路)。和圖2所示結構不相同，從環路濾波器12提供的訊號被輸入到第二P型薄膜電晶體102至106和第三P型薄膜電晶體101，第三N型薄膜電晶體111的閘極電極和汲極電極相互連接。
參考圖5說明具有和前述結構不相同的結構的電壓控制振盪器13。電壓控制振盪器13包含電路120(也稱為第一電路)和電路122(也稱為第二電路)。和圖4所示結構不相同，並不提供第二N型薄膜電晶體112至116，第三N型薄膜電晶體111，以及第三P型薄膜電晶體101。由於該結構所使用元件的數目更少，元件所佔據的面積的減小會導致尺寸和重量的減小，元件數目的減小會導致良品率的增大。
在圖4和圖5所示的前述結構中，第二P型薄膜電晶體102至106中每一個和第三P型薄膜電晶體101的臨界值電壓高於第一P型薄膜電晶體131至135中每一個和其他電路中P型薄膜電晶體的臨界值電壓。其他電路中的P型薄膜電晶體指相位比較器11和除法器14中包含的P型薄膜電晶體。
為了使第二P型薄膜電晶體102至106中每一個以及第三P型薄膜電晶體101的臨界值電壓因此高於第一P型薄膜電晶體131至135中每一個以及其他電路中P型薄膜電晶體的臨界值電壓，對每個電晶體的通道長度進行恰當地設計。具體地，第二P型薄膜電晶體102至106中每一個和第三P型薄膜電晶體101的通道長度設計成短於第一P型薄膜電晶體131至135中每一個以及其他電路中P型薄膜電晶體的通道長度。
替代的，將第二P型薄膜電晶體102至106中每一個和第三P型薄膜電晶體101中包含的半導體層的通道形成區內雜質元素的濃度設置成高於第一P型薄膜電晶體131至135中每一個和其他電路中P型薄膜電晶體中包含的通道形成區內雜質元素的濃度。注意，該雜質元素為產生P型導電性的元素，其具體地對應於硼(B)。
或者，將第二P型薄膜電晶體102至106中每一個和第三P型薄膜電晶體101中包含的半導體層的通道形成區域內雜質元素的濃度設置成低於第一P型薄膜電晶體131至135中每一個和其他電路中P型薄膜電晶體中包含的通道形成區內雜質元素的濃度。注意，該雜質元素為產生N型導電的元素，其具體地對應於磷或砷。
電壓控制振盪器13中包含的電晶體連接到高電位電源(VDD)和低電位電源(VSS)。該高電位電源和低電位電源可形成於和電壓控制振盪器13相同的基板上，或者可以形成於不同的基板上。
在本說明書中，當一個N型薄膜電晶體具有比另一個N型薄膜電晶體小的臨界值電壓時，其意思為該N型薄膜電晶體的臨界值電壓的絕對值小於另一個N型薄膜電晶體的臨界值電壓的絕對值。而且，當一個P型薄膜電晶體具有比另一個P型薄膜電晶體大的臨界值電壓時，其意思為該P型薄膜電晶體的臨界值電壓的絕對值小於另一個P型薄膜電晶體的臨界值電壓的絕對值。
[實施例1]
下面參考圖7說明相位比較器11中所包含的單元電路21的結構。單元電路21包含NOR電路221和電晶體222至227。單元電路21還包含兩個輸入端(在該圖中用1和2表示)和一個輸出端(在該圖中用3表示)。
當向輸入端1和輸入端2分別輸入相同的訊號時，單元電路21從輸出端3輸出H電位訊號。同時，當向輸入端1和輸入端2輸入不同訊號時，單元電路21從輸出端3輸出L電位訊號。
也就是說，單元電路21對輸入到輸入端1的訊號的相位和輸入到輸入端2的訊號的相位進行比較，並基於比較的結果從輸出端3輸出訊號。注意，單元電路21的結構不限於此，還可以採用其他已知結構。
參考圖8說明除法器14中包含的單元電路26的結構。單元電路26包含反相器電路200、NAND電路201至207、和反相器電路208及209。單元電路26還包含四個輸入端(在該圖中用1、2、3、4表示)和兩個輸出端(在該圖中用5、6表示)。
單元電路26包含三個鎖存器：由NAND電路202和203組成的鎖存器、由NAND電路204和205組成的鎖存器、以及由NAND電路206和207組成的鎖存器。當從輸入端1輸入設置訊號，從輸入端2輸入資料訊號，從輸入端3輸入時鐘訊號，且從輸入端4輸入重置訊號時，則從輸出端5輸出一資料訊號且從輸出端6輸出一資料訊號。儘管前述結構顯示設置/重置類型的D觸發電路，本發明不限於此且還可以使用JK觸發電路或T觸發電路。
觸發器(也稱為前述的觸發電路)包含RS觸發器、D觸發器、JK觸發器、T觸發器等。RS觸發器包含為輸入端的R端子和S端子，以及為輸出端的O端子。D觸發器包含為輸入端的D端子和為輸出端的Q端子。JK觸發器包含為輸入端的J端子和K端子，以及為輸出端的Q端子。T觸發器包含為輸入端的T端子和為輸出端的Q端子。
[實施例2]
參考附圖說明本發明的半導體裝置的製造方法。下面說明的是包含記憶體元件、天線、以及組成電源控制振盪器的薄膜電晶體的半導體裝置的結構。
在基板701(也稱為基板)的表面上形成分離層702(見圖9A)。基板701具有絕緣表面並由玻璃或塑膠製成。如果基板701由玻璃製成，其面積和形狀沒有特別的限制。因此，例如當使用一邊長為一米或更長的矩形基板作為基板701時，可以顯著地改善生產率。和使用圓形單晶矽基板的情形相比，這是主要優勢。如果基板701由塑膠製成，由於其厚度薄、重量輕且可以彎曲，因此可以處理成良好的設計和靈活的形狀。當基板701由塑膠製成時，需要使用能承受製造步驟中處理溫度的耐熱塑膠。如下文所述，較佳地在由玻璃製成的基板701上形成薄膜電晶體，分離該薄膜電晶體，並在塑膠基板上提供該分離的薄膜電晶體。
儘管在前述步驟中分離層702形成於基板701的整個表面上，如果需要，可使用光微影方法圖形化形成於基板701整個表面上的分離層702從而選擇性地提供該分離層。此外，儘管分離層702製成與基板701接觸形成，但如果需要，可形成一絕緣層作為和基板701接觸的基板，且分離層702可製成與該絕緣層接觸。
為了獲得該分離層702，採用已知方法(濺射，電漿CVD等)並使用從鎢(W)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鎳(Ni)、鈷(Co)、鋯(Zr)、鋅(Zn)、釕(Ru)、銠(Rh)、鈀(Pd)、餓(Os)、銥(Ir)、和矽(Si)中選擇的元素或主要包含這些元素的合金材料或化合物材料形成單層或疊層。包含矽的層可以為非晶結構、微晶結構、利多晶結構中的任意一種。
製造絕緣層703，作為覆蓋分離層702的基板。為了獲得絕緣層703，採用已知方法(濺射、電漿CVD等)並使用矽的氧化物或矽的氮化物形成單層或疊層。矽的氧化物材料為含有矽(Si)和氧(O)的物質，其對應於氧化矽、氧氮化矽、氮氧化矽等。矽的氮化物材料為含有矽和氮(N)的物質，其對應於氮化矽、氧氮化矽、氮氧化矽等。作為基板的絕緣層703起著阻擋雜質從基板701進入的阻擋薄膜的作用。
在絕緣層703上形成非晶半導體層704。由已知方法(濺射、LPCVD、電漿CVD等)形成非晶半導體層704。隨後，使用已知的結晶方法(雷射結晶、使用RTA或退火爐的熱結晶、使用加速結晶的金屬元素的熱結晶、和使用加速結晶的金屬元素的熱結晶相結合的雷射結晶等)使非晶半導體層704結晶。所獲得的結晶半導體層被圖形化成預期形狀，由此形成結晶半導體層706至710(見圖9B)。
下面說明結晶半導體層706至710的製造步驟的示例。首先使用電漿CVD形成非晶半導體層。將包含鎳(其為加速結晶的金屬元素)的溶液保留在該非晶半導體層表面上之後，對該非晶半導體層進行脫氫處理(500℃，1小時)和熱結晶(550℃，4小時)，由此形成結晶半導體層。接著，根據需要使用雷射輻照該結晶半導體層，並用光微影進行圖形化以形成結晶半導體層706至710。如果使用雷射晶化形成結晶半導體層706至710，可以使用連續波氣體或固態雷射器或者脈衝氣體或固態雷射器。
當使用加速結晶的金屬元素使該非晶半導體層晶化時，可在低溫下短時間內執行該晶化且晶體沿相同方向排列。另一方面，由於金屬元素殘留在該結晶半導體層內，截止電流會增大，引起特性變化。因此，較佳地將當成吸氣位的非晶半導體層形成於該結晶半導體層上。作為吸氣位元的該非晶半導體層需要含有諸如磷和氬的雜質元素，因此較佳的使用濺射方法形成該非晶半導體層從而包含高濃度的氬。隨後，藉由熱處理(例如使用RTA或退火爐的熱退火)將金屬元素擴散到該非晶半導體層內，且除去包含金屬元素的該非晶半導體層。其結果為，可以減少或除去該結晶半導體層中的金屬元素。
隨後，形成閘極絕緣層705以覆蓋結晶半導體層706至710。為了獲得閘極絕緣層705，使用含有矽的氧化物或矽的氮化物的層採用已知方法(電漿CVD、濺射等)製備單層或疊層。特別地，使用含有氧化矽的層、含有氧氮化矽的層、或者含有氮氧化矽的層製備單層或疊層。
第一導電層和第二導電層堆疊在閘極絕緣層705上。使用已知方法(電漿CVD、濺射等)製備該第一導電層，其厚度為20至100nm。使用已知方法製備該第二導電層，其厚度為100至400nm。
由從鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、和鈮(Nb)中選擇的元素，或主要包含這些元素的合金材料或化合物材料製備該第一導電層和第二導電層。替代的，第一導電層和第二導電層由半導體材料製成，該半導體材料的典型例子為摻雜諸如磷的雜質元素的多晶矽。
該第一導電層和第二導電層可由例如氮化鋁(TaN，鉭(Ta)和氮(N)之間的組分比沒有限制)層和鎢(W)層、氮化鎢(WN，鎢(W)和氮(N)之間的組分比沒有限制)層和鎢(W)層、氮化鉬(MoN，鉬(Mo)和氣(N)之間的組分比沒有限制)層和鉬(Mo)層等製成。如果第一導電層和第二導電層由具有高的熱阻的氮化鎢或氮化鉭製成，則它們可承受熱活化的熱處理。如果採用三層結構而非兩層結構，可以堆疊鉬層、鋁層和鉬層。
使用光微影方法形成抗蝕劑掩模，並藉由用於形成閘極電極和閘極接線的蝕刻來形成當成閘極電極的導電層(也稱為閘極電極層)716至725。
使用光微影方法形成抗蝕劑掩模，並藉由離子摻雜或離子注入將提供N型導電性的低濃度雜質元素添加到結晶半導體層706和708至710中，由此形成N型雜質區711和713至715和通道形成區780和782至784。提供N型導電性的雜質元素可以為屬於元素周期表的15族元素，例如可以使用磷(P)或砷(As)。
使用光微影方法形成抗蝕劑掩模，並將提供P型導電性的雜質元素添加到結晶半導體層707，由此形成P型雜質區712和通道形成區781。例如可以使用硼(B)作為提供P型導電性的雜質元素。
形成一絕緣層以覆蓋閘極絕緣層705和導電層716至725。為了獲得該絕緣層，可使用含有諸如矽，矽的氧化物和矽的氮化物的無機材料的層，或者含有諸如有機樹脂的有機材料的層，採用已知方法(電漿CVD、濺射等)製備單層或疊層。接著，藉由主要沿和基板表面垂直的方向的各同異性蝕刻選擇性地蝕刻該絕緣層，從而形成和導電層716至725的側面接觸的絕緣層(也稱為側壁)739至743(見圖9C)。在形成絕緣層739至743時，藉由蝕刻絕緣層795而形成絕緣層734至738。在隨後摻雜步驟中，使用絕緣層739至743作為用於形成LDD(輕摻雜汲極)區的掩模。
使用由光微影方法形成的抗蝕劑掩模和絕緣層739至743為掩模，將提供N型導電的雜質元素添加到結晶半導體層706和708至710，由此形成第一N型雜質區(也稱為LDD區)727、729、731、和733，以及第二N型雜質區726、728、730、和732。第一N型雜質區727、729、731、和733中包含的雜質元素的濃度低於第二N型雜質區726、728、730、和732中的雜質元素的濃度。藉由前述步驟，完成N型薄膜電晶體744和746至748和P型薄膜電晶體745的製造。
可使用下述兩種方法中的一種形成LDD區：蝕刻或各向異性地蝕刻具有兩層或更多層堆疊結構的閘極電極且使用該閘極電極的下層導電層作為掩模；或者使用側壁絕緣層作為掩模。當採用以側壁絕緣層為掩模的後一種方法時，可以容易地控制LDD區的寬度且確定地形成該LDD區。
隨後，由單層或疊層形成一絕緣層，從而覆蓋薄膜電晶體744至748(見圖10A)。為了獲得覆蓋薄膜電晶體744至748的絕緣層，使用諸如矽的氧化物和矽的氮化物的無機材料，諸如聚醯亞胺、聚醯胺、苯並環丁烯、丙烯、環氧樹脂、和矽氧烷的有機材料等，並採用已知方法(SOG，小滴釋放等)製備單層或疊層。矽氧烷對應於包含Si－O－Si鍵的樹脂。矽氧烷包含由矽(Si)和氧(O)鍵形成的骨架結構，其中可以使用至少包含氫的有機基團(例如烷基和芳(族)烴)作為取代基。或者，可以使用含氟基團作為取代基。另外可選擇地，可使用含氟基團和至少包含氫的有機基團作為取代基。
如果覆蓋薄膜電晶體744至748的該絕緣層為例如三層結構，可用含有氧化矽的層製成第一絕緣層749，用含有樹脂的層製成第二層絕緣層750，並用含有氣化矽的層製成第三層絕緣層751。
在形成絕緣層749至751之前或在形成絕緣層749至751中的一個或多個之後，可進行熱處理，以恢復該半導體層的結晶度，活化添加到該半導體層中的雜質元素，並氫化該半導體層。該熱處理可採用熱退火方法、雷射退火、RTA方法等。
接著，使用光微影方法蝕刻絕緣層749至751，由此形成暴露第二N型雜質區726、728、730、和732以及P型雜質區785的開口。隨後，形成導電層以填充所述開口，並圖形化這些導電層以形成當成源極接線或汲極接線的導電層752至761。
為了獲得導電層752至761，使用已知方法(電漿CVD、濺射等)，並採用由從鈦(Ti)、鋁(Al)和釹(Nd)中選擇的元素，或者含有上述元素作為主要成分的合金材料或化合物材料製備單層或疊層。主要包含鋁的合金材料對應於，例如，主要包含鋁並包含鎳的材料，或者主要包含鋁並包含鎳以及碳和矽兩者之一或二者的合金材料。導電層752至761可採用例如阻擋層、鋁矽(Al－Si)層、和阻擋層的疊層結構；或者採用阻擋層、鋁矽(Al－Si)薄膜、氮化鈦(TiN，鈦(Ti)和氮(N)的組分比沒有限制)層、和阻擋層的疊層。在此，鋁矽含有約0.1至5wt%的矽。此外，阻擋層對應於由鈦、鈦的氮化物、鉬、或鉬的氮化物形成的薄膜。鋁和鋁矽電阻值低且不昂貴，因此是形成導電層752至761的合適材料。如果提供阻擋層作為底層和頂層，可以防止產生鋁或鋁矽的小丘。此外，如果使用具有強還原能力的鈦形成阻擋層，可以還原可能形成在該結晶半導體層上的薄的天然氧化物層，且可以妥當地連接該阻擋層和該結晶半導體層。
接著，形成絕緣層762以覆蓋導電層752至761(見圖10B)。為了獲得絕緣層762，藉由已知方法(SOG、小滴釋放方法等)使用無機材料或有機材料形成單層或疊層。較佳的將絕緣層762製成厚度為0.75至3 μ m。
使用光微影方法蝕刻絕緣層762，由此形成暴露導電層757、759、及761的開口。隨後，形成導電層以填充該開口。使用導電材料藉由已知方法(電漿CVD、濺射等)形成該導電薄膜。隨後圖形化該導電層以形成導電層763至765。
導電層763至765中的每一個對應於記憶體元件內包含的一對導電層中的一個。因此，較佳的將導電層763至765中的每一個形成為使用鈦、或含有鈦作為主要成分的合金材料或化合物材料的單層或多層。由於鈦的電阻值低，可減小該記憶體元件的尺寸，實現高度整合。此外，在形成導電層763至765的光微影步驟中，較佳的執行濕蝕刻以防止損傷底層上的薄膜電晶體744至748，並使用氟化氫或過氧化氨混合物作為抗蝕劑。
形成絕緣層766以覆蓋導電層763至765。為了獲得絕緣層766，藉由已知方法(SOG、小滴釋放方法等)使用無機材料或有機材料製備單層或疊層。較佳的將絕緣層766製成厚度為0.75至3□ m。隨後使用光微影方法蝕刻絕緣層766，由此形成暴露導電層763至765的開口767至769。
形成當成天線並接觸導電層765的導電層786(見圖11A)。使用導電材料藉由已知方法(電漿CVD、濺射、印刷、或小滴釋放方法等)形成導電層786。較佳地使用由從鋁(Al)、鈦(Ti)、銀(Ag)、和銅(Cu)中選擇的元素、或者含有這些元素作為主要成分的合金材料或者化合物材料的單層或疊層形成導電層786。
具體地，使用含有銀的膠執行絲網印刷，並隨後在50至350℃的溫度下進行熱處理以形成導電層786。或者，使用濺射形成鋁層並隨後對其圖形化，而形成導電層786。較佳地藉由濕蝕刻並隨後在200至300℃的溫度下進行熱處理而圖形化該鋁層。
接著，形成接觸導電層763和764的含有機化合物的層787(圖11B)。藉由已知方法(小滴釋放、氣相沈積等)形成包含有機化合物的層787。隨後，形成和包含有機化合物的層787接觸的導電層771。藉由已知方法(濺射、氣相沈積等)形成該導電層771。
藉由上述步驟，完成了由導電層763、包含有機化合物的層787、及導電層771堆疊成的記憶體元件789以及由導電層764、包含有機化合物的層787、及導電層771堆疊成的記憶體元件790。
在上述製造步驟中，由於包含有機化合物的層787的熱阻不高，故在形成當成天線的導電層786的步驟之後，執行包含有機化合物的層787的形成步驟。
隨後，藉由已知方法(SOG、小滴釋放方法等)形成當成保護層的絕緣層772，從而覆蓋記憶體元件789和790以及當成天線的導電層786。絕緣層772由諸如DLC(類金剛石碳)的含有碳的層、含有氮化矽的層、含有氮氧化矽的層、或有機材料製成，較佳的由環氧樹脂製成。
使用光微影方法蝕刻絕緣層703、749、750、751、762、和766以暴露分離層702，由此形成開口773和774(見圖12A)。
隨後，將蝕刻劑注入開口773和774以除去分離層702(見圖12B)。該蝕刻劑可以使用含有鹵素氟化物或鹵間化合物的氣體或液體。例如使用三氟化氯(ClF3 )、三氟化氮(NF3 )、三氟化溴(BrF3 )、或氟化氫(HF)作為該蝕刻劑。注意，如果使用氟化氫作為蝕刻劑，則該分離層702由氧化矽製成。
藉由前述步驟，從基板701上剝離薄膜積體電路791。薄膜積體電路791指薄膜電晶體744至748、記憶體元件789和790的元件組、以及當成天線的導電層786。換言之，如前所述地從基板上剝離的多個元件在某些情況下被稱為薄膜積體電路。
較佳的重復使用和薄膜積體電路791分離的基板701以降低成本。形成絕緣層772以防止薄膜積體電路791在除去分離層702之後散落。由於薄膜積體電路791小、薄、且輕，其容易散落，因為在除去分離層702之後其未牢固地粘附到基板701。然而，藉由在薄膜積體電路791上形成絕緣層772，薄膜積體電路791重量增大並因此可防止薄膜積體電路791從基板701散落。薄膜積體電路791自身既薄又輕，然而藉由形成絕緣層772，薄膜積體電路791不會發生捲繞，並具有一定程度的強度。
隨後，薄膜積體電路791的一個表面粘附到第一基板776且完全與基板701分離(見圖13)。接著，薄膜積體電路791的另一個表面粘附到第二基板775，藉由執行熱處理和壓力處理之一或兩者用第一基板776和第二基板775密封薄膜積體電路791。
第一基板776和第二基板775中的每一個對應於由聚丙烯、聚酯、乙烯樹脂、聚氟乙烯、聚氯乙稀、氯乙稀等製成的薄膜，由纖維材料製成的紙，由基膜(聚酯、聚醯胺、無機氣相沈積薄膜、紙等)和粘性合成樹脂薄膜(丙烯酸基合成樹脂、環氧基合成樹脂等)構成的疊層膜等。藉由熱處理和壓力處理而將該薄膜粘附到一物件。在執行該熱處理和壓力處理時，藉由施加壓力而粘附設於該薄膜的最外表面上的粘附層或設在該薄膜的最外表面上並藉由熱處理熔化的層(非粘附層)。
可在第一基板776或第二基板775的表面上提供或者不提供粘性層。各粘附層對應於含有諸如熱固化樹脂、紫外固化樹脂、乙酸乙烯樹脂基粘合劑、乙烯共聚物樹脂基粘合劑、環氧樹脂基粘合劑、聚氨酯樹脂基粘合劑、橡膠基粘合劑、和丙烯酸樹脂基粘合劑的粘合劑的層。
在前述結構中，記憶體元件789和790都是這樣的元件，即其中在一對導電層之間提供了包含有機化合物的層。當其這對導電層短路時，資料寫入到記憶體元件789和790。同時，藉由讀取其電阻值之差而從記憶體元件789和790讀出資料。該記憶體元件789和790的特徵在於其為非揮發性的，其資料不能被重寫，且如果尚未寫入資料則可以向其寫入資料。此外，可以容易地製造記憶體元件789和790，因為其均具有三層堆疊結構。此外，藉由減小堆疊部分的面積，該三層堆疊結構可容易地實現高的整合度。
[實施例3]
參考圖14A和14B及圖15說明本發明的半導體裝置的製造方法。
在基板701上提供薄膜電晶體744至748、記憶體元件789和790、和當成天線的導電層786(見圖14A)。這些元件的製造步驟和圖9A至11B中所示步驟相同，不同之處為另外提供了電連接到薄膜電晶體744的源極或汲極的導電層801和802，電連接到薄膜電晶體745的源極或汲極的導電層803和804。因此省略了對其的說明。
形成絕緣層805以覆蓋該多個元件。接著，選擇性地除去絕緣層805以暴露部分導電層802和804。使用光微影方法蝕刻絕緣層703、749、750、751、762、766、和805以暴露分離層702，由此形成開口773和774(見圖14B)。隨後將蝕刻劑注入開口773和774以除去分離層702。
使用各向異性導電膠806，將薄膜積體電路791粘附到其上形成了導電層807和808的基板809。隨後，將薄膜積體電路791與基板701(見圖15)分離。
注意，當薄膜積體電路791粘附到基板809時，導電層802電連接到導電層807，且導電層804電連接到導電層808。基板809包含例如用於顯示影像的圖素部分或其他運算電路，導電層807和808電連接到該圖素部分和該其他運算電路。
[實施例4]
參考圖16A、16B、17A、和17B說明本發明的半導體裝置的製造方法。
在基板701上提供薄膜電晶體744至748、記憶體元件789和790、和當成天線的導電層786。這些元件的製造步驟和圖9A至11B中所示步驟相同，其不同之處為額外地提供了導電層821和822，因此省略了對其的說明(見圖16A)。導電層821連接到薄膜電晶體744的源極或汲極，且其接觸基板701。導電層822連接到薄膜電晶體745的源極或汲極，且其接觸基板701。
使用光微影方法蝕刻絕緣層703、749、750、751、762、766、和772以暴露分離層702，由此形成開口773和774(見圖16B)。隨後將蝕刻劑注入開口773和774以除去分離層702。
基板825粘附到薄膜積體電路791的一個表面，將薄膜積體電路791與基板701分離(見圖17A)。隨後，使用各向異性導電膠806將薄膜積體電路791的另一面粘附到包含導電層807和808的基板809(見圖17B)。基板809包含例如用於顯示影像的圖素部分或其他運算電路，導電層807和808電連接到該圖素部分和該其他運算電路。
[實施例5]
參考圖18A至18D和圖19A及19B說明分別為本發明的半導體裝置的一個模式的IC卡和面板。
首先說明IC卡(見圖18A)。在該IC卡中，薄膜積體電路611粘附到基板610，其中在該基板上提供了當成天線的導電層612。基板610上的導電層612和連接到組成薄膜積體電路611的薄膜電晶體614的導電層615藉由各向異性導電膠616而相互電連接(見圖18C和18D)。基板610較佳地由塑膠製成。據此，基板610由於其厚度薄重量輕且可以彎曲，因此可以處理成漂亮的款式和靈活的形狀(見圖18B)。此外，可以提供抗衝擊力強的IC卡。
薄膜積體電路611可包含下述電路中的一個或多個：運算電路、儲存電路、電源電路、解調電路、調制電路、以及前述實施例模式中說明的PLL電路。
該IC卡藉由當成天線的導電層612從讀寫器接收或向讀寫器發射電磁波。下面簡要地說明發射或接收電磁波的這個操作。
當讀寫器發射電磁波時，電磁波在當成天線的導電層612內被轉換成交流電訊號。電源電路使用該交流電訊號產生電源電壓，並將該電源電壓提供給各個電路。解調電路解調交流電訊號，並將解調的訊號提供給運算電路。運算電路基於輸入訊號執行各種運算，並向儲存電路等輸出控制訊號。調制電路基於從運算電路提供的訊號而調制當成天線的導電層612上的負載。讀寫器以電磁波的形式接收天線上的調制負載。按照這個方式，IC卡從讀寫器接收電磁波，並基於所接收的電磁波而產生電源電壓。
接著說明一種面板(見圖19A和19B)。在該面板中，本發明的薄膜積體電路624和625被粘附到基板620上，其中在該基板上提供了具有顯示影像功能的圖素部分623。此外，薄膜積體電路628和629被粘附到連接薄膜626和627。
使用密封構件630將基板620粘附到基板621。圖素部分623電連接到薄膜積體電路624。具體地，使用各向異性導電膠640將連接到圖素部分623的導電層631和連接到薄膜積體電路624中所包含的薄膜電晶體655的導電層656相互電連接。
此外，基板620上的各種電路電連接到連接薄膜626的導電層635。具體地，使用各向異性導電膠657將基板620上的導電層634和連接薄膜626上的導電層635相互電連接。此外，連接薄膜626的導電層635被電連接到薄膜積體電路628。具體地，藉由各向異性導電膠653將連接薄膜626的導電層635和連接到薄膜積體電路628中所包含的薄膜電晶體651的導電層652相互電連接。
需要指出，本發明的半導體裝置的模式不限於前述IC卡和面板。本發明的半導體裝置可以應用於CPU、各種處理器等。
[實施例6]
包含提供於基板上的天線的本發明的半導體裝置可使用該天線發射、接收、或者發射和接收電磁波。因此，半導體裝置51的應用範圍非常廣，可結合在紙、硬幣、有價證券、無記名債券、證書(駕駛執照、居住卡等，見圖20A)、包裝容器(包裝紙、瓶子等，見圖20B)、記錄媒體(DVD軟體、錄影帶等，見圖20C)、車輛(自行車等，見圖20D)、附件(袋子、眼鏡等，見圖20E)、食物用品、衣物、生活用品、電子設備等。電子設備包含液晶顯示裝置、電致發光顯示裝置、電視機(也稱為TV、TV接收器、或者電視接收器)、便攜終端機等。
藉由將半導體裝置粘附到產品的表面或者將其結合在該產品中，由此可將其固定到該產品。例如，半導體裝置被包含在書籍封面的紙板內或包裝紙的有機樹脂內。半導體裝置也可粘附到例如紙幣、硬幣、有價證券、無記名債券、或證書的表面上或者被包含在其內。當半導體裝置安裝在包裝容器、記錄媒體、個人物品、食物用品、衣物、生活用品、電子設備等前述產品上時，可以更加有效地實現檢查系統、租賃系統等。
將半導體裝置應用於產品管理或分配系統時，可以獲得高性能的系統。例如，包含顯示部分的便攜終端設有讀/寫器並且產品設有半導體裝置時，可以獲得這樣的系統，即當將該半導體裝置靠近讀寫器時，顯示部分將諸如成分、原產地、分配過程的記錄的產品資料顯示在顯示部分上。因此，可以獲得具有多功能和高附加值的系統。另一個例子為，半導體裝置可安裝在一產品上，而在傳送帶旁邊提供讀寫器。這種情況下，可以容易地檢查該產品且可以獲得具有多功能的系統。本實施例可以利其他實施例模式及實施例自由地組合。
[實施例7]
本發明的半導體裝置，其中在基板上形成具有多個圖素的圖素部分，可以使用該顯示部分顯示影像。因此，該半導體裝置較佳的可應用於電子設備，下面說明其示例。
行動電話包含機殼2700和2706、面板2701、機殼2702、印刷線路板2703、操作按鈕2704、和電池2705(見圖21)。面板2701含有圖素部分2709和功能電路部分2710，其中多個圖素在圖素部分2709內排列成矩陣。使用一對基板密封這些電路。面板2701以可拆卸的方式併入機殼2702內，機殼2702安裝到印刷線路板2703中。根據包含面板2701的電子設備而適當地改變機殼2702的形狀和尺寸。將多個IC晶片安裝到印刷線路板2703上，該IC晶片對應於中央處理器(CPU)、控制器電路、電源電路、緩衝放大器、源極驅動器、和閘極驅動器中的一個或多個。模組是指印刷線路板2703安裝在面板上的狀態。
功能電路部分2710包含在前述實施例模式中說明的PLL電路以及用於控制圖素部分2709的驅動電路。該PLL電路具有使輸出訊號的頻率保持恒定以及控制輸出訊號的頻率的功能。例如，當該PLL電路增加訊號的頻率且頻率增大的該訊號被提供給驅動電路時，該驅動電路可以工作於更高的速度。該PLL電路還具有這樣的功能，即，即使輸入訊號的頻率不正確時，藉由使輸入訊號與平均頻率同步而輸出具有正確頻率的訊號。因此，即使當輸入訊號的頻率不正確時，也可向圖素部分2709和驅動電路提供具有正確頻率的訊號，由此可在圖素部分2709內顯示預期影像。因此，可以獲得具有強大功能、多功能、和高附加值的半導體裝置。
面板2701藉由連接薄膜2708連接到印刷線路板2703。面板2701、機殼2702、和印刷線路板2703連同操作按鈕2704及電池2705一起存放在機殼2700和2706內。面板2701內包含的圖素部分2709被排列成使得可以從機殼2700內提供的開口看到該圖素部分。
需要指出，機殼2700和2706顯示行動電話的外形的示例，根據本實施例的電子設備可以具有和功能及用法相關的各種模式。因此在下文中參考圖22A至22F說明這些電子設備的模式的示例。
作為便攜終端的行動電話包含圖素部分9102等(見圖22A)。作為便攜終端的便攜遊戲機包含圖素部分9801等(見圖22B)。數位攝影機包含圖素部分9701和9702等(見圖22C)。作為便攜資訊終端的PDA(個人數位助理)包含圖素部分9201等(見圖22D)。電視機包含圖素部分9301等(見圖22E)。顯示器裝置包含圖素部分9401等(見圖22F)。
本發明可以應用於各種電子設備，例如均為便攜終端的行動電話(也稱為行動電話裝置或簡稱行動電話)、PDA、電子筆記本、和便攜遊戲機，還可應用於例如電視機(也稱為TV或者電視接收器)、顯示器(也稱為顯示器裝置)、數位相機、數位攝影機、諸如汽車音響設備的音頻再生裝置、家庭遊戲機等。本實施例可以和其他實施例模式及實施例自由地組合。
儘管薄膜電晶體在上文中被示成組成電壓控制振盪器的元件，在本發明中組成電壓控制振盪器的元件並不限於薄膜電晶體，還可以使用諸如MOS電晶體的電晶體等等。
101．．．第三P型薄膜電晶體
102．．．第二P型薄膜電晶體
11．．．相位比較器
111．．．第三N型薄膜電晶體
112．．．第二N型薄膜電晶體
12．．．環路濾波器
120．．．電路
121．．．電路
122．．．電路
123．．．電路
13．．．電壓控制振盪器
131．．．第一P型薄膜電晶體
132．．．第一P型薄膜電晶體
133．．．第一P型薄膜電晶體
135．．．第一P型薄膜電晶體
14．．．除法器
141．．．第一N型薄膜電晶體
142．．．第一N型薄膜電晶體
143．．．第一N型薄膜電晶體
145．．．第一N型薄膜電晶體
200．．．反相器電路
201．．．NAND電路
202．．．NAND電路
204．．．NAND電路
206．．．NAND電路
208．．．反相器電路
21．．．單元電路
22．．．電阻器
221．．．NOR電路
222．．．電晶體
24．．．電容器
26．．．單元電路
2700．．．機殼
2701．．．面板
2702．．．機殼
2703．．．印刷線路板
2704．．．操作按鈕
2705．．．電池
2708．．．連接薄膜
2709．．．圖素部份
2710．．．功能電路部份
3．．．輸入端
4．．．輸入端
51．．．半導體裝置
6n．．．輸出端
610．．．基板
611．．．薄膜積體電路
612．．．導電層
614．．．薄膜電晶體
615．．．導電層
616．．．各向異性導電膠
620．．．基板
621．．．基板
623．．．圖素部份
624．．．薄膜積體電路
626．．．連接薄膜
628．．．薄膜積體電路
630．．．密封構件
631．．．導電層
634．．．導電層
635．．．導電層
640．．．各向異性導電膠
651．．．薄膜電晶體
652．．．導電層
653．．．各向異性導電膠
655．．．薄膜電晶體
656．．．導電層
657．．．各向異性導電膠
701．．．基板
702．．．分離層
703．．．絕緣層
704．．．非晶半導體層
705．．．閘極絕緣層
706．．．結晶半導體層
707．．．結晶半導體層
711．．．N型雜質區
712．．．P型雜質區
716．．．導電層
726．．．第二N型雜質區
727．．．雜質區
734．．．絕緣層
739．．．絕緣層
46，744，748．．．薄膜電晶體
745．．．P型薄膜電晶體
749．．．絕緣層
750．．．第二層絕緣層
751．．．第三層絕緣層
752．．．導電層
757．．．導電層
759．．．導電層
762．．．絕緣層
763．．．導電層
764．．．導電層
765．．．導電層
766．．．絕緣層
767．．．開口
771．．．導電層
772．．．絕緣層
773．．．開口
775．．．第二基板
776．．．第一基板
780．．．通道形成區
781．．．通道形成區
785．．．P型雜質區
786．．．導電層
787．．．層
789．．．記憶元件
790．．．記憶元件
791．．．薄膜積體電路
801．．．導電層
802．．．導電層
803．．．導電層
804．．．導電層
805．．．絕緣層
806．．．各向異性導電膠
807．．．導電層
808．．．導電層
809．．．基板
821．．．導電層
822．．．導電層
825．．．基板
9102．．．圖素部份
9201．．．圖素部份
9301．．．圖素部份
9401．．．圖素部份
9701．．．圖素部份
9801．．．圖素部份
圖1為顯示本發明的半導體裝置的結構的圖示。
圖2為顯示本發明的半導體裝置的結構的圖示。
圖3為顯示本發明的半導體裝置的結構的圖示。
圖4為顯示本發明的半導體裝置的結構的圖示。
圖5為顯示本發明的半導體裝置的結構的圖示。
圖6A和6B為分別顯示本發明的半導體裝置的結構的圖示。
圖7為顯示本發明的半導體裝置的結構的圖示。
圖8為顯示本發明的半導體裝置的結構的圖示。
圖9A至9C為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖10A和10B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖11A和11B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖12A和12B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖13為顯示本發明的半導體裝置的製造步驟的圖示。
圖14A和14B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖15為顯示本發明的半導體裝置的製造步驟的圖示。
圖16A和16B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖17A和17B為分別顯示本發明的半導體裝置的製造步驟的圖示。
圖18A至18D為分別顯示本發明的半導體裝置的結構的圖示。
圖19A和19B為分別顯示本發明的半導體裝置的結構的圖示。
圖20A至20E為分別顯示本發明的半導體裝置的結構的圖示。
圖21為顯示本發明的半導體裝置的結構的圖示。
圖22A至22F為分別顯示本發明的半導體裝置的結構的圖示。
1．．．輸入端
2．．．輸入端
23．．．電阻器
25．．．電容器
5．．．輸出端
6．．．輸出端
101．．．第三P型薄膜電晶體
102~106．．．第二P型薄膜電晶體
11．．．相位比較器
111．．．第三N型薄膜電晶體
112~116．．．第二N型薄膜電晶體
12．．．環路濾波器
120．．．電路
121．．．電路
122．．．電路
123．．．電路
13．．．電壓控制振盪器
131~135．．．第一P型薄膜電晶體
14．．．除法器
141~145．．．第一N型薄膜電晶體
21．．．單元電路
22．．．電阻器
24．．．電容器
26．．．單元電路
3．．．輸入端
4．．．輸入端

Claims (23)

  1. 一種半導體裝置，包含：低電位電源；高電位電源；和電壓控制振盪器，該電壓控制振盪器包含：第一電路，包含第一N型電晶體和一P型電晶體；第二電路，包含第二N型電晶體，其中該第一N型電晶體的源極和汲極之一電連接到該P型電晶體的源極和汲極之一，其中該第一N型電晶體的該源極和該汲極中另一個電連接到該第二N型電晶體的源極和汲極之一，其中該第二N型電晶體的該源極和該汲極中另一個電連接到該低電位電源，其中該P型電晶體的該源極和該汲極中另一個電連接到該高電位電源，其中該第二N型電晶體的通道長度短於該第一N型電晶體的通道長度，其中第一訊號輸入到該第二N型電晶體的閘極，和其中從該第一N型電晶體的該源極和該汲極之該一者和該P型電晶體的該源極和該汲極之該一者輸出第二訊號。
  2. 如申請專利範圍第1項的半導體裝置，其中該第二N型電晶體的臨界值電壓低於該第一N型電晶體的臨界值電壓。
  3. 如申請專利範圍第1項的半導體裝置，其中該第一N型電晶體包含含有第一通道形成區的第一半導體層，其中該第二N型電晶體包含含有第二通道形成區的第二半導體層，和其中在該第二通道形成區中之N型導電性的雜質元素的濃度高於在該第一通道形成區中之N型導電性的雜質元素的濃度。
  4. 如申請專利範圍第1項的半導體裝置，其中該第一N型電晶體包含含有第一通道形成區的第一半導體層，其中該第二N型電晶體包含含有第二通道形成區的第二半導體層，和其中在該第二通道形成區中之P型導電性的雜質元素的濃度低於在該第一通道形成區中之P型導電性的雜質元素的濃度。
  5. 一種半導體裝置，包含：低電位電源；高電位電源；和電壓控制振盪器，該電壓控制振盪器包含：第一電路，包含第一N型電晶體和第一P型電晶體；第二電路，包含第二N型電晶體；第三電路，包含第二P型電晶體；和第四電路，包含第三N型電晶體和第三P型電晶體， 其中該第一N型電晶體的源極和汲極之一電連接到該第一P型電晶體的源極和汲極之一，其中該第一N型電晶體的該源極和該汲極中另一個電連接到該第二N型電晶體的源極和汲極之一，其中該第一P型電晶體的該源極和該汲極中另一個電連接到該第二P型電晶體的源極和汲極之一，其中該第三N型電晶體的源極和汲極之一電連接到該第三P型電晶體的源極和汲極之一，其中該第二N型電晶體的該源極和該汲極中另一個和該第三N型電晶體的該源極和該汲極中另一個電連接到該低電位電源，其中該第二P型電晶體的該源極和該汲極中另一個和該第三P型電晶體的該源極和該汲極中另一個電連接到該高電位電源，其中第一訊號輸入到該第二P型電晶體的閘極和該第三P型電晶體的閘極，和其中從該第一N型電晶體的該源極和該汲極之該一者和該第一P型電晶體的該源極和該汲極之該一者輸出第二訊號。
  6. 如申請專利範圍第5項的半導體裝置，其中該第二P型電晶體的臨界值電壓高於該第一P型電晶體的臨界值電壓，和其中該第三P型電晶體的臨界值電壓高於該第一P型電晶體的臨界值電壓。
  7. 如申請專利範圍第5項的半導體裝置，其中該第二P型電晶體的通道長度短於該第一P型電晶體的通道長度，和其中該第三P型電晶體的通道長度短於該第一P型電晶體的通道長度。
  8. 如申請專利範圍第5項的半導體裝置，其中該第一P型電晶體包含含有第一通道形成區的第一半導體層，其中該第二P型電晶體包含含有第二通道形成區的第二半導體層，其中該第三P型電晶體包含含有第三通道形成區的第三半導體層，其中在該第二通道形成區中之P型導電性的雜質元素的濃度高於在該第一通道形成區中之P型導電性的雜質元素的濃度，和其中在該第三通道形成區中之P型導電性的雜質元素的濃度高於在該第一通道形成區中之P型導電性的雜質元素的濃度。
  9. 如申請專利範圍第5項的半導體裝置，其中該第一P型電晶體包含含有第一通道形成區的第一半導體層，其中該第二P型電晶體包含含有第二通道形成區的第二半導體層，其中該第三P型電晶體包含含有第三通道形成區的第 三半導體層，其中在該第二通道形成區中之N型導電性的雜質元素的濃度低於在該第一通道形成區中之N型導電性的雜質元素的濃度，和其中在該第三通道形成區中之N型導電性的雜質元素的濃度低於在該第一通道形成區中之N型導電性的雜質元素的濃度。
  10. 一種半導體裝置，包含：低電位電源；高電位電源；和電壓控制振盪器，該電壓控制振盪器包含：第一電路，包含N型電晶體和第一P型電晶體；和第二電路，包含第二P型電晶體，其中該第一P型電晶體的源極和汲極之一電連接到該N型電晶體的源極和汲極之一，其中該第一P型電晶體的該源極和該汲極中另一個電連接到該第二P型電晶體的源極和汲極之一，其中該第二P型電晶體的該源極和該汲極中另一個電連接到高電位電源，其中該N型電晶體的該源極和該汲極中另一個電連接到該低電位電源，其中該第二P型電晶體的通道長度短於該第一P型電晶體的通道長度，其中第一訊號輸入到該第二P型電晶體的閘極，和 其中從該N型電晶體的該源極和該汲極之該一者和該第一P型電晶體的該源極和該汲極之該一者輸出第二訊號。
  11. 如申請專利範圍第10項的半導體裝置，其中該第二P型電晶體的臨界值電壓高於該第一P型電晶體的臨界值電壓。
  12. 如申請專利範圍第10項的半導體裝置，其中該第一P型電晶體包含含有第一通道形成區的第一半導體層，其中該第二P型電晶體包含含有第二通道形成區的第二半導體層，和其中在該第二通道形成區中之P型導電性的雜質元素的濃度高於在該第一通道形成區中之P型導電性的雜質元素的濃度。
  13. 如申請專利範圍第10項的半導體裝置，其中該第一P型電晶體包含含有第一通道形成區的第一半導體層，其中該第二P型電晶體包含含有第二通道形成區的第二半導體層，和其中在該第二通道形成區中之N型導電性的雜質元素的濃度低於在該第一通道形成區中之N型導電性的雜質元素的濃度。
  14. 一種半導體裝置，包含：低電位電源； 高電位電源；和電壓控制振盪器，該電壓控制振盪器包含：第一電路，包含第一N型電晶體和第一P型電晶體；第二電路，包含第二N型電晶體；第三電路，包含第二P型電晶體；和第四電路，包含第三N型電晶體和第三P型電晶體，其中該第一N型電晶體的源極和汲極之一電連接到該第一P型電晶體的源極和汲極之一，其中該第一N型電晶體的該源極和該汲極中另一個電連接到該第二N型電晶體的源極和汲極之一，其中該第一P型電晶體的該源極和該汲極中另一個電連接到該第二P型電晶體的源極和汲極之一，其中該第三N型電晶體的源極和汲極之一電連接到第三P型電晶體的源極和汲極之一，其中該第二N型電晶體的該源極和該汲極中另一個和該第三N型電晶體的該源極和該汲極中另一個電連接到該低電位電源，其中該第二P型電晶體的該源極和該汲極中另一個和該第三P型電晶體的該源極和該汲極中另一個電連接到該高電位電源，其中第一訊號輸入到該第二N型電晶體的閘極和該第三N型電晶體的閘極，和其中從該第一N型電晶體的該源極和該汲極之該一者和該第一P型電晶體的該源極和該汲極之該一者輸出第 二訊號。
  15. 如申請專利範圍第14項的半導體裝置，其中該第二N型電晶體的臨界值電壓低於該第一N型電晶體的臨界值電壓，和其中該第三N型電晶體的臨界值電壓低於該第一N型電晶體的臨界值電壓。
  16. 如申請專利範圍第14項的半導體裝置，其中該第二N型電晶體的通道長度短於該第一N型電晶體的通道長度，和其中該第三N型電晶體的通道長度短於該第一N型電晶體的通道長度。
  17. 如申請專利範圍第14項的半導體裝置，其中該第一N型電晶體包含含有第一通道形成區的第一半導體層，其中該第二N型電晶體包含含有第二通道形成區的第二半導體層，其中該第三N型電晶體包含含有第三通道形成區的第三半導體層，其中在該第二通道形成區中之N型導電性的雜質元素的濃度高於在該第一通道形成區中之N型導電性的雜質元素的濃度，和其中在該第三通道形成區中之N型導電性的雜質元素的濃度高於在該第一通道形成區中之N型導電性的雜質元素的濃度。
  18. 如申請專利範圍第14項的半導體裝置，其中該第一N型電晶體包含含有第一通道形成區的第一半導體層，其中該第二N型電晶體包含含有第二通道形成區的第二半導體層，其中該第三N型電晶體包含含有第三通道形成區的第三半導體層，其中在該第二通道形成區中之P型導電性的雜質元素的濃度低於在該第一通道形成區中之P型導電性的雜質元素的濃度，和其中在該第三通道形成區中之P型導電性的雜質元素的濃度低於在該第一通道形成區中之P型導電性的雜質元素的濃度。
  19. 如申請專利範圍第1、5、10及14項中任一項的半導體裝置更包含相位比較器、環路濾波器、和除法器。
  20. 如申請專利範圍第1、5、10及14項中任一項的半導體裝置更包含相位比較器、環路濾波器、和除法器，其中在該環路濾波器產生該第一訊號，且將該第二訊號提供給該除法器。
  21. 如申請專利範圍第1、5、10及14項中任一項的半導體裝置更包含天線。
  22. 如申請專利範圍第1、5、10及14項中任一項的半導體裝置更包含包含多個圖素的圖素部分，其中該多個圖素中每一個均包含液晶元件或者發光元 件。
  23. 如申請專利範圍第1、5、10及14項中任一項的半導體裝置，其中該半導體裝置結合到選自由行動電話、PDA、電子筆記本、便攜遊戲機、電視機、顯示器、數位相機、數位攝影機、汽車音響設備、家庭遊戲機、和IC卡所組成的群組的電子設備中。
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