UA59400C2 - Напівпровідниковий запам'ятовуючий пристрій з енергонезалежними двотранзисторними запам'ятовуючими комірками - Google Patents
Напівпровідниковий запам'ятовуючий пристрій з енергонезалежними двотранзисторними запам'ятовуючими комірками Download PDFInfo
- Publication number
- UA59400C2 UA59400C2 UA2000010211A UA00010211A UA59400C2 UA 59400 C2 UA59400 C2 UA 59400C2 UA 2000010211 A UA2000010211 A UA 2000010211A UA 00010211 A UA00010211 A UA 00010211A UA 59400 C2 UA59400 C2 UA 59400C2
- Authority
- UA
- Ukraine
- Prior art keywords
- transistor
- channel
- output
- memory
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000005540 biological transmission Effects 0.000 claims description 48
- 101001130128 Arabidopsis thaliana Leucoanthocyanidin dioxygenase Proteins 0.000 claims description 11
- 101100135609 Arabidopsis thaliana PAP10 gene Proteins 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 9
- 101100064317 Arabidopsis thaliana DTX41 gene Proteins 0.000 claims description 4
- 210000004027 cell Anatomy 0.000 claims 6
- 230000005055 memory storage Effects 0.000 claims 1
- 210000000352 storage cell Anatomy 0.000 claims 1
- 230000009977 dual effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 5
- 101150075300 ASI1 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 239000012634 fragment Substances 0.000 description 2
- 101000693444 Homo sapiens Zinc transporter ZIP2 Proteins 0.000 description 1
- 102100025451 Zinc transporter ZIP2 Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Винахід стосується напівпровідникового запам'ятовуючого пристрою з енергонезалежними двотранзисторними запам'ятовуючими комірками, що містять n-канальний транзистор вибору і n-канальний запам'ятовуючий транзистор, причому передбачена схема керування з передавальним транзистором. У запам'ятовуючому пристрої передавальний транзистор виконано у вигляді р-канального транзистора, причому вивід каналу передавального транзистора з'єднаний з шиною рядка, що веде до запам'ятовуючої комірки. Завдяки цьому необхідні для програмування напруги можуть бути досягнуті з незначними технологічними витратами.
Description
Опис винаходу
Винахід стосується напівпровідникового запам'ятовуючого пристрою (ЗП), що містить щонайменше одну, 2 зокрема, енергонезалежну запам'ятовуючу комірку, яка характеризується такими ознаками: вона містить п-канальний транзистор вибору і п-канальний запам'ятовуючий транзистор, п-канальний транзистор вибору має вивід затвора, а також два виводи каналу, причому вивід затвора з'єднаний з шиною рядка, яка веде до запам'ятовуючої комірки, п-канальний запам'ятовуючий транзистор має вивід затвора або управляючий затвор, а також два виводи каналу, другий вивід каналу запам'ятовуючого транзистора і перший вивід каналу транзистора вибору з'єднані між собою, причому інший вивід каналу запам'ятовуючого транзистора та інший вивід каналу транзистора вибору з'єднані з шиною стовпця, що веде до запам'ятовуючої комірки, причому напівпровідниковий ЗП містить щонайменше один передавальний транзистор, що має перший і 72 другий виводи каналу, причому перший вивід каналу передавального транзистора з'єднано з виводом затвора запам'ятовуючого транзистора.
У напівпровідникових ЗП такого роду окремі транзистори виконані за польовою технологією на напівпровідниковій підкладці. При цьому запам'ятовуючий транзистор має плаваючий затвор, завдяки чому при подачі відповідних напруг на виводи каналу і вивід затвора він програмується таким чином, що може перебувати у бажаному стані тривалий час або незалежно від наявності напруги живлення.
Для зчитування даних із запам'ятовуючої комірки один вивід каналу запам'ятовуючого транзистора і один вивід каналу транзистора вибору з'єднані між собою, причому інший вільний вивід каналу запам'ятовуючого транзистора і інший вільний вивід каналу транзистора вибору з'єднано з шиною стовпця, що веде до запам'ятовуючої комірки. Якщо при подачі напруги на відповідну шину стовпця протікає струм, значить с запам'ятовуючий транзистор при програмуванні був переведений у стан "відкритий". Якщо ж при подачі цієї (У напруги на відповідну шину стовпця струм не протікає, значить запам'ятовуючий транзистор при програмуванні був переведений у стан "закритий", тобто дані були зітерті.
У напівпровідникових ЗП такого роду проблему становить той факт, що формування необхідних для програмування напруг пов'язано зі значними технологічними витратами. До того ж, при програмуванні о запам'ятовуючої комірки часто виникають помилки у інших запам'ятовуючих комірках, які під час даного процесу ав програмування не були вибрані для програмування.
У європейському патенті ЕР 0317 443 АТ описана двотранзисторна запам'ятовуюча комірка, що містить З транзистор вибору і транзистор із плаваючим затвором. Для керування транзистором із плаваючим затвором Ф формують спеціальну напругу.
Зо Тому в основу винаходу покладено задачу розробки запам'ятовуючої комірки із вказаними вище родовими о ознаками, а також напівпровідникового запам'ятовуючого пристрою із вказаними вище родовими ознаками, в якому з низькими технологічними витратами забезпечується бездефектне програмування.
Ця задача вирішена тим, що передавальний транзистор виконаний у вигляді р-канального транзистора, « причому другий вивід каналу передавального транзистора з'єднаний на відміну від рівня техніки не із зовнішнім З 50 джерелом управляючої напруги, а з шиною рядка, що веде до запам'ятовуючої комірки. с В основу винаходу покладено знання того факту, що у схемах вказаного вище роду має бути подолана з» втрата порогової напруги у транзисторі передачі, для чого має бути сформована більша напруга затвора передавального транзистора. Ця проблема може бути вирішена за рахунок виконання передавального транзистора у вигляді транзистора зі зниженою пороговою напругою, що, одначе, може бути досягнуто лише за рахунок збільшення технологічних витрат. і-й При реалізації структури і схеми під'єднання передавального транзистора для програмування (Те) запам'ятовуючого транзистора більше немає потреби у подоланні порогової напруги, завдяки чому з низькими технологічними витратами забезпечується бездефектне програмування. т- Крім того, в основу винаходу покладено знання того факту, що, за рівнем техніки, внаслідок особливої о 20 схеми під'єднання передавального транзистора напруга управляючих затворів запам'ятовуючих комірок, не залучених в даний момент до процесу програмування, має не визначене, довільне "плаваюче" значення, що с може призвести до ємнісних перехресних паразитних зв'язків між напругами програмування. Такі перехресні паразитні зв'язки у напівпровідниковому ЗП за винаходом відсутні, бо при програмуванні винайденого ЗП стан виводу затвора кожної запам'ятовуючої комірки задано однозначно. Згідно з винаходом, на вивід затвора 25 передавального транзистора може бути поданий логічний сигнал, перетворений у високу напругу. Доцільно для
ГФ) цього застосувати логічний сигнал, що використовується для керування станом запам'ятовуючої комірки під час юю програмування. При цьому, завдяки виконанню передавального | транзистора у вигляді р-канального транзистора, можна відмовитись від витратного у виготовленні інвертора для керування затвором передавального транзистора, оскільки р-канальний транзистор запирається при подачі сигналу на затвор і 60 навпаки. Одначе, в принципі передавальний транзистор може бути виконаний також п-канальним з інвертором.
При програмуванні ЗП за винаходом вся напруга програмування через канал передавального транзистора без втрат і без додаткових спеціальних заходів може бути передана на затвори запам'ятовуючих транзисторів.
Принагідне слід згадати, що винахід може бути реалізований також у ЗП, в яких транзистори вибору і транзистори пам'яті виконано р-канальними; при цьому передавальний транзистор має бути п-канальним. Хоча бо така структура скоріше не матиме застосування, вона може мати переваги, коли необхідно створити так званий
"діркопровід" для передачі носіїв заряду.
У вдосконаленому варіанті винаходу схема керування містить п-канальний розрядний транзистор, який має вивід затвора, а також перший і другий виводи розрядного каналу, причому перший вивід розрядного каналу З'єднаний з виводом затвора запам'ятовуючого транзистора, другий вивід розрядного каналу з'єднаний з корпусом, а вивід затвора з'єднаний з тією управляючою шиною, через яку здійснюється керування передавальним транзистором.
Такий розрядний транзистор під час програмування забезпечує подачу на затвор транзистора пам'яті заданого потенціалу, зокрема, потенціалу корпусу. Завдяки цьому, саме при запертому транзисторі передачі /о забезпечується перебування затвора запам'ятовуючого транзистора під потенціалом ОВ.
Напівпровідниковий ЗП за винаходом організований у рядки і стовпці, причому всередині рядків виводи затворів транзисторів вибору і виводи затворів запам'ятовуючих транзисторів кількох запам'ятовуючих комірок з'єднані паралельно і, причому всередині стовпців перші виводи каналів запам'ятовуючих транзисторів і другі виводи каналів транзисторів вибору з'єднані паралельно. Таким чином можна дуже просто організувати /5 винайдений ЗП у рядки і стовпці.
При цьому передбачений щонайменше один стовпець, схема керування яким містить передавальний транзистор, під'єднаний за винаходом. Додатково схема керування може містити по одному р-канальному транзистору вибору блока, що має вивід затвора вибору блока і два виводи каналу вибору блока, причому перший вивід каналу вибору блока з'єднаний з шиною рядка, що веде до запам'ятовуючої комірки, а другий вивід 2о каналу вибору блока з'єднаний з першим виводом каналу передавального транзистора. Завдяки цьому, напівпровідниковий ЗП для програмування може бути розділений на окремі блоки, що є особливо вигідним, оскільки більше немає потреби програмувати певні стани для всього рядка ЗП, а лише для одного блока, вибраного із цього рядка. Завдяки цьому, тепер є можливість, зокрема, стирати дані у окремому блоці. Для цього передбачена шина керування вибором блоків, з'єднана з виводами затворів транзисторів вибору блоків с ов таким чином, що керування транзисторами вибору блоків здійснюється через шину керування вибору блоків.
Винахід стосується також загалом схеми керування щонайменше однією запам'ятовуючою коміркою, що і) містить під'єднаний описаним вище чином передавальний транзистор.
Нижче винахід детальніше пояснюється на двох прикладах здійснення з використанням ілюстрацій, на яких зображені: о зо Фіг.1 схема першого варіанту напівпровідникового ЗП за винаходом;
Фіг.2 схема другого варіанту напівпровідникового ЗП за винаходом. о
На фіг1 зображена схема першого варіанту напівпровідникового ЗП за винаходом, виконаного на «г напівпровідниковій підкладці На фіг.1 зображено лише фрагмент напівпровідникового запам'ятовуючого пристрою, який містить запам'ятовуючі комірки 71, 272, 73 і 74. Управління запам'ятовуючими комірками 21, 72, ме) 73 і 74 може бути здійснене за допомогою двох шин рядків АС1, Ас і двох шин стовпців 5Р1, ЗР2. ю
Для керування запам'ятовуючими комірками 721, 22, 23 і 74 служить схема управління, що містить передавальний транзистор ТИ, розрядний транзистор ЕТ1, передавальний транзистор Т12, а також розрядний транзистор ЕТ2, керування якими здійснюється Через шину сигналу запису 5ХСНЕХ. На шину сигналу запису
ЗСНЕХ подано перетворений у високу напругу сигнал, сформований із логічного сигналу, який здійснює «
Керування процесом запису. в с Транзистор передачі ТТ1 і передавальний транзистор ТТ2 виготовлені за польовою технологією у вигляді р-канальних транзисторів, а розрядний транзистор ЕТ1 і розрядний транзистор ЕТ2 виготовлені за польовою ;» технологією у вигляді п-канальних транзисторів.
Запам'ятовуюча комірка 71 містить транзистор вибору АТІ1 і запам'ятовуючий транзистор 511. Транзистор вибору АТ1 виготовлений у вигляді звичайного польового п-канального транзистора, тоді як запам'ятовуючий с транзистор 511 виготовлений у вигляді п-канального транзистора із так званим "плаваючим затвором". Перший вивід каналу транзистора вибору АТ1 з'єднаний з шиною стовпця 5Р1, а другий вивід каналу транзистора вибору ік АТ з'єднаний з першим виводом каналу запам'ятовуючого транзистора 511. Другий вивід каналу їх запам'ятовуючого транзистора 511 з'єднаний зі спільною шиною Зоигсе.
Вивід затвора транзистора вибору АТ! з'єднаний із шиною рядка АСІ. До шини вибору рядка АС1 о під'єднаний також другий вивід каналу передавального транзистора ТТ1. Перший вивід каналу передавального о транзистора ТТ1 з'єднаний з виводом затвора КО1 запам'ятовуючого транзистора 511. При цьому відповідний виводові затвора КО1 затвор запам'ятовуючого транзистора 511 виконаний у вигляді так званого "плаваючого затвора".
Вивід затвора передавального транзистора ТТ1 з'єднаний з шиною сигналу запису ЗСНЕХ. Вивід затвора розрядного транзистора ЕТ1 також з'єднаний з шиною сигналу запису ЗСНЕХ. Перший вивід каналу розрядного
Ф) транзистора ЕТІ1 з'єднаний з виводом затвора КО1 запам'ятовуючого транзистора 511, а другий вивід каналу ка розрядного транзистора ЕТ1 безпосередньо з'єднаний з корпусом.
Запам'ятовуюча комірка 73 відносно шини рядка АС1 під'єднана паралельно запам'ятовуючій комірці 271. При бо цьому запам'ятовуюча комірка 73 містить транзистор вибору АТЗ, виконаний у вигляді звичайного польового п-канального транзистора, і запам'ятовуючий транзистор 513, виконаний у вигляді п-канального транзистора з "плаваючим затвором". Перший вивід каналу транзистора вибору АТЗ з'єднаний з шиною стовпця 5Р2, а другий вивід каналу транзистора вибору АТЗ з'єднаний з першим виводом каналу запам'ятовуючого транзистора 513.
Другий вивід каналу запам'ятовуючого транзистора ЗТЗ з'єднаний з шиною боигсе. Вивід затвора транзистора 65 вибору АТЗ під'єднаний паралельно виводу затвора транзистора вибору АТ і з'єднаний з шиною рядка АС1.
Вивід затвора запам'ятовуючого транзистора 513 під'єднаний паралельно виводу затвора запам'ятовуючого транзистора 511 і з'єднаний з другим виводом каналу передавального транзистора ТТ1. Внаслідок цього вивід затвора запам'ятовуючого транзистора 513 також з'єднаний з першим виводом каналу розрядного транзистора
ЕТ1. Запам'ятовуюча комірка 72 містить транзистор вибору АТ2 і запам'ятовуючий транзистор 512. Транзистор вибору АТ2 виконаний у вигляді звичайного польового п-канального транзистора, а запам'ятовуючий транзистор виконаний у вигляді п-канального транзистора з "плаваючим затвором". Перший вивід каналу транзистора вибору АТ2 з'єднаний з шиною стовпця ЗР, а другий вивід каналу транзистора вибору АТ2 з'єднаний з першим виводом каналу запам'ятовуючого транзистора ЗТ2. Другий вивід каналу запам'ятовуючого транзистора 512 з'єднаний зі спільною шиною Боигсе. 70 Вивід затвора транзистора вибору АТ2 з'єднаний з шиною рядка АС2. Другий вивід каналу передавального транзистора ТТ2 також з'єднаний з шиною рядка АС2. Перший вивід каналу передавального транзистора Т12 з'єднаний з виводом затвора КО2 запам'ятовуючого транзистора 512. При цьому відповідний виводу затвора
КО2 затвор запам'ятовуючого транзистора 512 виконаний у вигляді "плаваючого затвора".
Вивід затвора передавального транзистора Т12 і вивід затвора розрядного транзистора ЕТ2 з'єднані з /5 шиною сигналу запису ЗСНЕХ. Перший вивід каналу розрядного транзистора ЕТ2 з'єднаний з виводом затвора
КО2, а другий вивід каналу розрядного транзистора безпосередньо з'єднаний з корпусом. Комірка 74 відносно шини рядка АС2 під'єднана паралельно комірці 22. При цьому комірка 74 містить транзистор вибору АТА4, виконаний у вигляді звичайного польового п-канального транзистора, а також запам'ятовуючий транзистор 514, виконаний у вигляді транзистора з "плаваючим затвором". Перший вивід каналу транзистора вибору АТ4 з'єднаний з шиною стовпця 5Р2, а другий вивід каналу транзистора вибору АТ4 з'єднаний з першим виводом каналу запам'ятовуючого транзистора ЗТ4. Другий вивід каналу запам'ятовуючого транзистора 514 з'єднаний зі спільною шиною БЗоцгсе. Вивід затвора транзистора вибору АТ4 під'єднаний паралельно виводу затвора транзистора вибору АТ" і з'єднаний з шиною рядка АС2. Вивід затвора запам'ятовуючого транзистора 514 під'єднаний паралельно виводу затвора запам'ятовуючого транзистора 512 і з'єднаний з другим виводом каналу сч ов передавального транзистора Т12. Внаслідок цього вивід затвора запам'ятовуючого транзистора ЗТ4 також з'єднаний з першим виводом каналу розрядного транзистора ЕТ2. і)
Відносно шини стовпця ЗР1 комірки 21, 272 під'єднані паралельно, а комірки 23, 24 під'єднані паралельно відносно шини стовпця.
Нижче пояснюються три режими запам'ятовуючої комірки: "стирання", "запис" і "зчитування" для о зо Запам'ятовуючої комірки 21. При цьому, в режимі "стирання" на шину стовпця ЗР1 не подається жоден сигнал, оскільки для цього він не потрібен. Лише при записі і при зчитуванні вмісту комірки 71 на шину стовпця 5Р1 о подається сигнал. Одначе, в цьому описі цей процес детальніше не відображено, оскільки для суті винаходу він «г має другорядне значення.
У наведеній нижче таблиці відображені стани шин рядків АС1, АС2, виводів затворів КОСІ, КО2 і шини (22)
Зв сигналу запису ЗСНЕХ для окремих режимів: ю 7777 жеткотдоз| ко |вснях)
Ствання (Ор бро охир о
Зали юроо оо 05 « о Запусаня МО Шо ов о з с При цьому напруга "Ор" означає напругу програмування (наприклад, 188), напруга "ШІ" означає напругу :з» зчитування, а напруга "(Лр" означає додатне абсолютне значення порогової напруги р-канального транзистора (близько 18).
Як видно із таблиці, при стиранні рядка запам'ятовуючого пристрою, в якому знаходиться комірка 71, на сл 15 шину рядка АСІТ подають напругу програмування Ор. При цьому на перший вивід каналу передавального транзистора ТТ1 також подається напруга програмування р. На шину сигналу запису БСНЕАХ подають напругу (Се) ОВ, завдяки чому передавальний транзистор ТТ1 перебуває у провідному стані, оскільки він є р-канальним їз транзистором. | навпаки, розрядний транзистор ЕТ виконаний п-канальним, внаслідок чого подана на шину сигналу запису ЗСНЕКХ напруга ОВ, прикладена до його затвора, переводить його у непровідний стан. Внаслідок (ав) 20 цього на вивід затвора КОТ подається напруга програмування Ор, що переводить "плаваючий затвор" о запам'ятовуючого транзистора 511 у стан "дані зітерто".
На комірку 7272 процеси на шині рядка АС, а також на шині сигналу запису БСНЕХ не впливають, оскільки вивід затвора КО2 постійно перебуває під заданим потенціалом шини рядка АС2: ОВ Лр.
Оскільки комірки 23 і 74 відносно шин рядків АСІ1 і АбС2 під'єднані паралельно коміркам 71 і 22, у них відбуваються ті ж процеси, що й у комірках 71 і 72. Тому в режимі "стирання" здійснюється стирання даних у
ГФ) всіх тих комірках, що приводяться у дію шиною рядка АС. 7 Стирання даних у комірках 72 і 274 здійснюють аналогічно до комірок 71 і 273.
При записі даних у комірку 21 на шину рядка АСІ1 і на шину сигналу запису БСНКХ подають напругу Ор. во Завдяки такому стану шини: сигналу запису ЗСНЕХ, п-канальний розрядний транзистор ЕТ1 стає провідним, а р-канальний передавальний транзистор ТТ1 запирається. Внаслідок цього на виводі затвора КО1 присутній потенціал корпусу, а саме ОВ. Подачею потрібного сигналу на шину стовпця ЗР1 здійснюють запис інформації у запам'ятовуючий транзистор 511, оскільки транзистор вибору АТ, на затвор якого подано сигнал Ор, перебуває у провідному стані.
При цьому слід відмітити, що процеси у комірці 271 не впливають на комірку 22, оскільки вивід затвора КО2 бо через відкритий розрядний транзистор ЕТ2 постійно під'єднаний до заданої напруги ОВ (корпус).
При зчитуванні даних із комірки 21 на шину рядка АС1 подають напругу ШІ, а на шину сигналу запису сигнал 0. Завдяки цьому вивід затвора КО1 перебуває під заданим потенціалом ШІ, а транзистор вибору АТ1 перебуває у провідному стані. Стан запам'ятовуючого транзистора 5ЗТ1 може бути зчитаний шляхом подачі підхожої напруги на шину стовпця ЗР1.
У цьому режимі роботи шляхом подачі підхожої напруги на шину стовпця ЗР2 може бути зчитаний стан запам'ятовуючого транзистора 513 комірки 73, оскільки транзистор вибору АТЗ також перебуває у провідному стані. Стан комірок 72 і 274 не залежить від стану комірок 71 і 73, оскільки вивід затвора КО2 постійно перебуває під заданим потенціалом ОВ--ШІр, переданим через відкритий розрядний транзистор ЕТ2. 70 На шини стовпців 5РІ1 і 5Р2 як під час запису, так і під час зчитування подають відповідні стандартні значення напруги.
На фіг.2 зображена схема іншого напівпровідникового запам'ятовуючого пристрою за винаходом, виконаного на напівпровідниковій підкладинці. Наведено лише фрагмент ЗП, що охоплює чотири запам'ятовуючі комірки 711, 212, 2713 і 714. Управління комірками 711, 712, 713 і 714 здійснюється за допомогою двох шин рядків АС,
Аса2 і двох шин стовпців 5Р1, 5Р2.
Для керування комірками 711, 712, 713 ії 714 служить схема керування, що містить передавальний транзистор ТТ11, розрядний транзистор ЕТ11, передавальний транзистор Т112 і розрядний транзистор ЕТ12, керування якими здійснюється через шину сигналу запису ЗСНКХ. На шину сигналу запису ЗСНЕХ подають перетворений у сигнал високої напруги логічний сигнал, що управляє процесом запису. Крім того, схема
Керування містить транзистор вибору блока ВТ11 і транзистор вибору блока ВТ12. Виводи затворів транзисторів вибору блока з'єднані з шиною сигналу вибору блока ВІ КМ. На шину вибору блока подають перетворений у сигнал високої напруги логічний сигнал, що управляє поблочним програмуванням.
Транзистори передачі ТТ11 і ТТ12 і транзистори вибору блока ВТ11 і ВТ12 виготовлені як звичайні польові транзистори з р-каналом. с
Запам'ятовуюча комірка 7211 містить транзистор вибору АТ11 і запам'ятовуючий транзистор 5111.
Транзистор вибору АТ11 виготовлений як звичайний польовий транзистор з п-каналом, а запам'ятовуючий і) транзистор 5111 виготовлений у вигляді п-канального транзистора із так званим "плаваючим затвором". Перший вивід каналу транзистора вибору АТ11 з'єднаний з шиною стовпця ЗР, а другий вивід каналу транзистора вибору АТ11 з'єднаний з першим виводом каналу запам'ятовуючого транзистора 5111. Другий вивід каналу о зо Запам'ятовуючого транзистора 5111 з'єднаний зі спільною шиною Зоигсе.
Вивід затвора транзистора вибору АТ11 з'єднаний з шиною рядка АС1. З шиною рядка АС1 з'єднаний також о другий вивід каналу транзистора вибору блока ВТ11. Другий вивід каналу передавального транзистора Т111 «г з'єднаний з першим виводом каналу транзистора вибору блока ВТ11, а перший вивід каналу передавального транзистора ТТ11 з'єднаний з виводом затвора КО 11 запам'ятовуючого транзистора 5111. Відповідний виводу ме)
КО 11 затвор запам'ятовуючого транзистора 5111 виконаний у вигляді так званого "плаваючого затвора". Вивід ю затвора передавального транзистора ТТ11 з'єднаний з шиною сигналу запису ЗСНЕАХ.
Вивід затвора розрядного транзистора ЕТ11 з'єднаний з шиною сигналу запису ЗХСНЕХ. Перший вивід каналу розрядного транзистора ЕТ11 з'єднаний з виводом затвора Ко 11 запам'ятовуючого транзистора 5111, а другий вивід каналу розрядного транзистора ЕТ11 безпосередньо з'єднаний з корпусом. «
Відносно шини рядка АС1 запам'ятовуюча комірка 213 під'єднана паралельно комірці 211. Комірка 213 з с містить транзистор вибору АТ13, виконаний у вигляді звичайного п-канального польового транзистора, і запам'ятовуючий транзистор ЗТ13, виконаний у вигляді п-канального транзистора з "плаваючим затвором". ;» Перший вивід каналу транзистора вибору АТ13 з'єднаний з шиною стовпця 5Р2, а другий вивід каналу транзистора вибору АТ13 з'єднаний з першим виводом каналу запам'ятовуючого транзистора 513. Другий вивід каналу запам'ятовуючого транзистора ЗТЗ з'єднаний зі спільною шиною Зоицйгсе. Вивід затвора транзистора с вибору АТ1З під'єднаний паралельно до вводу затвора транзистора вибору АТ11 і з'єднаний з шиною рядка
АСІ1. Вивід затвора транзистора 5113 під'єднаний паралельно до вводу затвора транзистора 5111 і з'єднаний з ік другим виводом каналу передавального транзистора ТТ11. Внаслідок цього вивід затвора запам'ятовуючого їх транзистора 5113 також з'єднаний з першим виводом каналу розрядного транзистора ЕТ11.
Запам'ятовуюча комірка 7212 містить транзистор вибору АТ12 і запам'ятовуючий транзистор 5112. о Транзистор вибору АТІ12 виконаний у вигляді звичайного п-канального польового транзистора, а о запам'ятовуючий транзистор 5112 виконаний у вигляді п-канального транзистора з так званим "плаваючим затвором". Перший вивід каналу транзистора вибору АТ12 з'єднаний з шиною стовпця 5Р2, а другий вивід каналу транзистора вибору АТ12 з'єднаний з першим виводом каналу запам'ятовуючого транзистора 5112.
Другий вивід каналу запам'ятовуючого транзистора 5112 з'єднаний зі спільною шиною Боийгсе.
Вивід затвора транзистора вибору АТ12 з'єднаний з шиною рядка АС2. З шиною рядка АС2 з'єднаний також
Ф) другий вивід каналу транзистора вибору блока ВТ12. Другий вивід каналу передавального транзистора 7112 ка з'єднаний з першим виводом каналу транзистора вибору блока ВТ12, а перший вивід каналу передавального транзистора ТТ12 з'єднаний з виводом затвора КО 12 запам'ятовуючого транзистора 5112. При цьому во відповідний виводу затвора Ко12 затвор запам'ятовуючого транзистора 5112 виконаний у вигляді так званого "плаваючого затвора".
Вивід затвора транзистора з'єднаний з шиною сигналу запису ЗСНЕХ. Вивід затвора транзистора вибору блока ВТ12 з'єднаний з шиною вибору блока ВІ КМ.
Вивід затвора розрядного транзистора ЕТ12 з'єднаний з шиною сигналу запису ЗХСНЕХ. Перший вивід каналу 65 розрядного транзистора ЕТ12 з'єднаний з виводом затвора КО12 запам'ятовуючого транзистора, а другий вивід каналу розрядного транзистора ЕТ12 безпосередньо з'єднаний з корпусом.
Відносно шини рядка АС2 запам'ятовуюча комірка 7214 під'єднана паралельно до запам'ятовуючої комірки 712. Запам'ятовуюча комірка 714 містить транзистор вибору АТ14, виконаний за звичайною технологією у вигляді п-канального польового транзистора, а також запам'ятовуючий транзистор 5114, виконаний у вигляді 0 п-канального транзистора з "плаваючим затвором". Перший вивід каналу транзистора вибору АТ14 з'єднаний з шиною стовпця ЗР2, а другий вивід каналу транзистора вибору АТ14 з'єднаний з першим виводом каналу запам'ятовуючого транзистора 5114. Другий вивід каналу запам'ятовуючого транзистора 514 з'єднаний із спільною шиною Зоицгсе. Вивід затвора транзистора вибору АТ14 під'єднаний паралельно до виводу затвора транзистора вибору АТ12 і з'єднаний з шиною рядка АС2. Вивід затвора запам'ятовуючого транзистора 5114 70 під'єднаний паралельно до виводу затвора запам'ятовуючого транзистора 5112 і з'єднаний з другим виводом каналу передавального транзистора Т112. Внаслідок цього вивід затвора запам'ятовуючого транзистора 5114 також з'єднаний з першим виводом каналу розрядного транзистора ЕТ12.
Запам'ятовуючі комірки 211 ії 2712 під'єднані паралельно відносно шини стовпця 5Р1, а запам'ятовуючі комірки 213 і 214 під'єднані паралельно відносно шини стовпця 5Р2.
Нижче пояснюються три режими запам'ятовуючої комірки: "стирання", "запис" і "зчитування" для запам'ятовуючої комірки 211. При цьому, в режимі "стирання" на шину стовпця 5Р1 не подається жоден сигнал, оскільки для цього він не потрібен. Лише при записі і при зчитуванні вмісту комірки 2711 на шину стовпця ЗР1 подається сигнал. Одначе, в цьому описі цей процес детальніше не відображено, оскільки для суті винаходу він має другорядне значення.
У наведеній нижче таблиці відображені стани шин рядків АС1, АС2, виводів затворів КО11, КО 12 і шини сигналу запису ФСНЕАХ для окремих режимів: 7777 кеткопдозікота|вснях)
Стяряня Шрі про бле 0 сч зв За (06 ооо ов
Зчитування| ШІ) Щі | о Зоншрі о о
На шину сигналу вибору блока ВІ КМ - в залежності від того, вибрано чи ні блок, у якому знаходяться комірки 211-214, - подають напруги ОВ ("вибрано") або Ор ("не вибрано").
При цьому напруга "Ор" означає напругу програмування (наприклад, 188), напруга "ШО!" означає напругу о 3о зчитування, а напруга "Шір" означає додатне абсолютне значення порогової напруги р-канального транзистора (ав) (близько 18).
Для подальшого опису принципу роботи напівпровідникового ЗП приймається, що шина сигналу запису ч
ЗСНЕХ постійно перебуває під потенціалом ОВ, внаслідок чого канали транзисторів вибору блока перебуваютьу Ф) провідному стані і сигнали, подані на шини рядків, передаються на канали транзисторів передачі ТТ11 і Т712.
Як видно із таблиці, при стиранні рядка запам'ятовуючого пристрою, в якому знаходиться комірка 711, на й шину рядка АСІТ подають напругу програмування Ор. При цьому на перший вивід каналу передавального транзистора ТТ11 також подається напруга програмування Ор. На шину сигналу запису БСНЕКХ подають напругу ОВ, завдяки чому передавальний транзистор ТТ11 перебуває у провідному стані, оскільки він є « дю р-канальним транзистором. | навпаки, розрядний транзистор ЕТ11 виконаний п-канальним, внаслідок чого -о подана на шину сигналу запису ЗСНЕХ напруга ОВ, прикладена до його затвора, переводить його у непровідний с стан. Внаслідок цього на вивід затвора КО11 подається напруга програмування Ор, що переводить "плаваючий :з» затвор" запам'ятовуючого транзистора 5111 у стан "дані стерто".
На комірку 212 процеси на шині рядка АС, а також на шині сигналу запису ЗСНЕКХ не впливають, оскільки вивід затвора КО 12 постійно перебуває під заданим потенціалом шини рядка АС2: ОВ--(Лр. сл 75 Оскільки комірки 213 і 214 відносно шин рядків АС1 і АС2 під'єднані паралельно коміркам 7211 і 212, у них відбуваються ті ж процеси, що й у комірках 711 і 712. Тому в режимі "стирання" здійснюється стирання даних у (Се) всіх тих комірках, що приводяться у дію шиною рядка АС1. 1» Стирання даних у комірках 2712 і 714 здійснюють аналогічно до комірок 211 і 213.
При записі даних у комірку 211 на шину рядка АС і на шину сигналу запису БЗСНЕХ подають напругу Ор. (ав) 50 Завдяки такому стану шини сигналу запису ЗСНЕХ, п-канальний розрядний транзистор ЕТІ1 стає провідним, а о р-канальний передавальний транзистор ТТ11 запирається. Внаслідок цього на виводі затвора КО 11 присутній потенціал корпусу, а саме ОВ. Подачею потрібного сигналу на шину стовпця ЗР1 здійснюють запис інформації у запам'ятовуючий транзистор ЗТ11, оскільки транзистор вибору АТ11, на затвор якого подано сигнал Ор, перебуває у провідному стані.
При цьому слід відмітити, що процеси у комірці 211 не впливають на комірку 212, оскільки вивід затвора КО
ГФ) 12 через відкритий розрядний транзистор ЕТ12 постійно під'єднаний до заданої напруги ОВ (корпус). 7 При зчитуванні даних із комірки 211 на шину рядка АСІ1 подають напругу ШІ, а на шину сигналу запису
ЗСНЕХ - сигнал 0. Завдяки цьому вивід затвора КОС11 перебуває під заданим потенціалом ШІ, а транзистор вибору АТ11 перебуває у провідному стані. Стан запам'ятовуючого транзистора 5111 може бути зчитаний 60 шляхом подачі підхожої напруги на шину стовпця 5РІ1.
У цьому режимі роботи шляхом подачі підхожої напруги на шину стовпця ЗР2 може бути зчитаний стан запам'ятовуючого транзистора ЗТ13 комірки 7213, оскільки транзистор вибору АТ13 також перебуває у провідному стані. Стан комірок 212 і 2714 не залежить від стану комірок 211 і 2713, оскільки вивід затвора КО 12 постійно перебуває під заданим потенціалом ОВ-ШІр, переданим через відкритий розрядний транзистор 65 ТІ».
На шини стовпців 5РІ1 і 5Р2 як під час запису, так і під час зчитування подають відповідні стандартні значення напруги.
Claims (6)
1. Напівпровідниковий запам'ятовуючий пристрій, що містить щонайменше одну запам'ятовуючу комірку, яка характеризується такими ознаками: 70 - вона містить п-канальний транзистор (АТ1, АТ2; АТ11, АТ12) вибору і п-канальний запам'ятовуючий транзистор (511, 512; 5111, 5112), - п-канальний транзистор (АТ1, АТ2; АТ11, АТ12) вибору має вивід затвора, а також два виводи каналу, причому вивід затвора з'єднаний з шиною рядка (АС), яка веде до запам'ятовуючої комірки (71, 72; 711, 712), - п-канальний запам'ятовуючий транзистор (511, 512; 5111, 5712) має вивід затвора (КО1, КО2; КО 11, КО 12), а також два виводи каналу, - другий вивід каналу запам'ятовуючого транзистора і перший вивід каналу транзистора вибору з'єднані між собою, причому перший вивід каналу запам'ятовуючого транзистора та другий вивід каналу транзистора вибору з'єднані з відповідною шиною (5Р1) стовпця, що веде до запам'ятовуючої комірки (21, 22; 211, 2712), причому напівпровідниковий запам'ятовуючий пристрій містить щонайменше один передавальний транзистор (ТТ1, Т12; ТТ11, ТТ12), що має перший і другий виводи каналу, причому перший вивід каналу передавального транзистора з'єднано з виводом (КО1, КО2; КО11, КОо12) затвора запам'ятовуючого транзистора, який відрізняється тим, що - передавальний транзистор (ТТ1, ТТ2; ТТ11, ТТ12) виконаний у вигляді р-канального польового транзистора, - другий вивід каналу передавального транзистора з'єднаний з шиною (АС1, Ас2; АС 11, АС12) рядка, що сч веде до запам'ятовуючої комірки (21, 22; 211, 212).
2. Напівпровідниковий запам'ятовуючий пристрій за п. 1, який відрізняється тим, що він містить шину (о) керування (5СНЕХ), з'єднану з затвором передавального транзистора (ТТ1, Т12; ТТ11, ТТ12) таким чином, що керування передавальним транзистором може бути здійснене через шину керування (ЗСНЕХ).
3. Напівпровідниковий запам'ятовуючий пристрій за п. 2, який відрізняється тим, що він містить п-канальний о зо розрядний транзистор (ЕТ1, ЕТ2; ЕТ11, ЕТ12), який має затвор, а також перший і другий виводи каналу, причому перший вивід каналу розрядного транзистора з'єднаний з виводом (КО1, КО2; КО 11, КО 12) затвора о запам'ятовуючого транзистора, другий вивід каналу розрядного транзистора з'єднаний з корпусом, а затвор « розрядного транзистора з'єднаний з шиною керування (ЗСНЕХ).
4. Напівпровідниковий запам'ятовуючий пристрій за будь-яким із попередніх пунктів, який відрізняється тим, (є) з5 ЩО він виконаний у вигляді рядків і стовпців, причому всередині рядків ю - виводи затворів транзисторів вибору групи запам'ятовуючих комірок (71, 273; 72, 74; 711, 2713; 2712, 714) з'єднані паралельно, - виводи затворів запам'ятовуючих транзисторів групи запам'ятовуючих комірок (21, 23; 22, 74; 211, 713; 2712, 214) з'єднані паралельно, причому всередині стовпців перші виводи каналів запам'ятовуючих транзисторів і « 20 другі виводи каналів транзисторів вибору з'єднані паралельно. з с
5. Напівпровідниковий запам'ятовуючий пристрій за п. 4, який відрізняється тим, що він має схему керування щонайменше одним стовпцем, яка містить по одному р-канальному транзистору (ВТ11, ВТ12) вибору блока, що :з» має вивід затвора вибору блока і два виводи каналу вибору блока, причому перший вивід каналу вибору блока з'єднаний з шиною (АС1, АС2) рядка, що веде до запам'ятовуючої комірки, і другий вивід каналу вибору блока з'єднаний з першим виводом каналу передавального транзистора. сл
6. Напівпровідниковий запам'ятовуючий пристрій за п. 5, який відрізняється тим, що він містить шину керування вибором блока, з'єднану із затворами транзисторів вибору блока таким чином, що керування ре) транзисторами (ВТ11, ВТ12) вибору блока може бути здійснене через шину (ВІ КМ) керування вибором блока. щ» о 50 (42) Ф) іме) 60 б5
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19730116A DE19730116C2 (de) | 1997-07-14 | 1997-07-14 | Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen |
| PCT/DE1998/001970 WO1999004399A1 (de) | 1997-07-14 | 1998-07-14 | Halbleiterspeicher mit nicht-flüchtigen zwei-transistor-speicherzellen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA59400C2 true UA59400C2 (uk) | 2003-09-15 |
Family
ID=7835651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA2000010211A UA59400C2 (uk) | 1997-07-14 | 1998-07-14 | Напівпровідниковий запам'ятовуючий пристрій з енергонезалежними двотранзисторними запам'ятовуючими комірками |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US6266274B1 (uk) |
| EP (1) | EP0995197B1 (uk) |
| JP (1) | JP2001510926A (uk) |
| KR (1) | KR100392539B1 (uk) |
| CN (1) | CN1134020C (uk) |
| AT (1) | ATE214510T1 (uk) |
| BR (1) | BR9810890A (uk) |
| DE (2) | DE19730116C2 (uk) |
| ES (1) | ES2174480T3 (uk) |
| RU (1) | RU2213380C2 (uk) |
| UA (1) | UA59400C2 (uk) |
| WO (1) | WO1999004399A1 (uk) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19730116C2 (de) | 1997-07-14 | 2001-12-06 | Infineon Technologies Ag | Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen |
| US6449188B1 (en) * | 2001-06-19 | 2002-09-10 | Advanced Micro Devices, Inc. | Low column leakage nor flash array-double cell implementation |
| FR2826496A1 (fr) * | 2001-06-25 | 2002-12-27 | St Microelectronics Sa | Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces |
| GB2409537B (en) | 2002-02-27 | 2006-02-08 | Hydro Int Plc | A vortex valve |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US6862223B1 (en) * | 2002-07-05 | 2005-03-01 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US6850438B2 (en) * | 2002-07-05 | 2005-02-01 | Aplus Flash Technology, Inc. | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations |
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| US7723228B2 (en) * | 2003-05-20 | 2010-05-25 | Applied Materials, Inc. | Reduction of hillocks prior to dielectric barrier deposition in Cu damascene |
| US20080074922A1 (en) * | 2006-09-21 | 2008-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | 2-transistor nonvolatile memory cell |
| US7505325B2 (en) * | 2006-09-28 | 2009-03-17 | Chingis Technology Corporation | Low voltage low capacitance flash memory array |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP5169773B2 (ja) * | 2008-11-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
| US8982625B2 (en) | 2012-08-31 | 2015-03-17 | Micron Technology, Inc. | Memory program disturb reduction |
| US9142306B2 (en) * | 2013-01-11 | 2015-09-22 | Atmel Corporation | Selecting memory cells using source lines |
| FR3021803B1 (fr) * | 2014-05-28 | 2017-10-13 | Stmicroelectronics Rousset | Cellules memoire jumelles accessibles individuellement en lecture |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1405575A1 (ru) * | 1986-06-04 | 1994-12-30 | В.И. Овчаренко | Матричный накопитель для постоянного запоминающего устройства |
| FR2623650B1 (fr) * | 1987-11-20 | 1992-10-16 | Sgs Thomson Microelectronics | Composant electronique monolithique muni d'un decodeur commun pour sa memoire morte et sa memoire de traitement |
| EP0332274B1 (en) * | 1988-03-09 | 1994-06-22 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
| JP3544743B2 (ja) * | 1995-04-17 | 2004-07-21 | 株式会社東芝 | 半導体記憶装置 |
| US5621690A (en) * | 1995-04-28 | 1997-04-15 | Intel Corporation | Nonvolatile memory blocking architecture and redundancy |
| FR2735896B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Memoire eeprom programmable et effacable par effet de fowler-nordheim |
| DE19730116C2 (de) | 1997-07-14 | 2001-12-06 | Infineon Technologies Ag | Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen |
-
1997
- 1997-07-14 DE DE19730116A patent/DE19730116C2/de not_active Expired - Fee Related
-
1998
- 1998-07-14 EP EP98943695A patent/EP0995197B1/de not_active Expired - Lifetime
- 1998-07-14 DE DE59803351T patent/DE59803351D1/de not_active Expired - Lifetime
- 1998-07-14 JP JP2000503531A patent/JP2001510926A/ja not_active Ceased
- 1998-07-14 WO PCT/DE1998/001970 patent/WO1999004399A1/de not_active Ceased
- 1998-07-14 AT AT98943695T patent/ATE214510T1/de active
- 1998-07-14 BR BR9810890-5A patent/BR9810890A/pt not_active IP Right Cessation
- 1998-07-14 CN CNB988072270A patent/CN1134020C/zh not_active Expired - Lifetime
- 1998-07-14 KR KR10-2000-7000423A patent/KR100392539B1/ko not_active Expired - Fee Related
- 1998-07-14 RU RU2000103268/09A patent/RU2213380C2/ru not_active IP Right Cessation
- 1998-07-14 UA UA2000010211A patent/UA59400C2/uk unknown
- 1998-07-14 ES ES98943695T patent/ES2174480T3/es not_active Expired - Lifetime
-
2000
- 2000-01-14 US US09/483,734 patent/US6266274B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6266274B1 (en) | 2001-07-24 |
| WO1999004399A1 (de) | 1999-01-28 |
| EP0995197B1 (de) | 2002-03-13 |
| KR100392539B1 (ko) | 2003-07-28 |
| BR9810890A (pt) | 2000-09-26 |
| ES2174480T3 (es) | 2002-11-01 |
| KR20010021859A (ko) | 2001-03-15 |
| DE59803351D1 (de) | 2002-04-18 |
| DE19730116A1 (de) | 1999-01-21 |
| RU2213380C2 (ru) | 2003-09-27 |
| ATE214510T1 (de) | 2002-03-15 |
| CN1134020C (zh) | 2004-01-07 |
| DE19730116C2 (de) | 2001-12-06 |
| CN1264488A (zh) | 2000-08-23 |
| JP2001510926A (ja) | 2001-08-07 |
| EP0995197A1 (de) | 2000-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| UA59400C2 (uk) | Напівпровідниковий запам'ятовуючий пристрій з енергонезалежними двотранзисторними запам'ятовуючими комірками | |
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| US5245570A (en) | Floating gate non-volatile memory blocks and select transistors | |
| US8081522B2 (en) | Page buffer circuit for electrically rewritable non-volatile semiconductor memory device and control method | |
| US5388069A (en) | Nonvolatile semiconductor memory device for preventing erroneous operation caused by over-erase phenomenon | |
| JP3741735B2 (ja) | 不揮発性メモリ装置 | |
| US5359571A (en) | Memory array having a plurality of address partitions | |
| US20080144378A1 (en) | Nonvolatile semiconductor memory device having reduced electrical stress | |
| US4999812A (en) | Architecture for a flash erase EEPROM memory | |
| US20020114188A1 (en) | Bit line setup and discharge circuit for programming non-volatile memory | |
| US4858194A (en) | Nonvolatile semiconductor memory device using source of a single supply voltage | |
| US5523971A (en) | Non-volatile memory cell for programmable logic device | |
| IE64921B1 (en) | Block erasing an electrically erasable and electrically programmable memory | |
| EP0840930B1 (en) | Programmable non-volatile bidirectional switch for programmable logic | |
| US5241507A (en) | One transistor cell flash memory assay with over-erase protection | |
| US5978263A (en) | Negative voltage switch architecture for a nonvolatile memory | |
| US5450357A (en) | Level shifter circuit | |
| US4630087A (en) | Nonvolatile semiconductor memory device | |
| KR100338548B1 (ko) | 반도체 메모리 장치의 부스팅 회로 | |
| JPH0146949B2 (uk) | ||
| US5625600A (en) | Flash memory array with self-limiting erase | |
| KR100277600B1 (ko) | 비휘발성 반도체 기억 장치 | |
| US4805150A (en) | Programmable semiconductor memory device having grouped high voltage supply circuits for writing data | |
| US5070480A (en) | Nonvolatile associative memory system | |
| KR100328373B1 (ko) | 비휘발성메모리 |