WO1987005441A1 - Dispositif semi-conducteur et procede de production - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device and a method for removing the same.
  • the present invention relates to a method for manufacturing a semiconductor device that achieves flattening based on bran.
  • the etching method is not appropriate.
  • a for so-called bran thinning a so-called plasma or etching method using ions generated by gas plasma instead of a pharmaceutical agent, or an anti-ion ion etching method are considered.
  • the ability of the compound semiconductor to remove the etching material is low, and there is the same ravage as the jet * etching method.
  • the lift-off method is also used to form the Xiao-Gu and wiring; if a is used, burrs 30 are generated on the gate S-pole 2 as shown in, for example, the third (3)) and (4). If such hiring wiring is carried out with such a paris left, a short circuit phenomenon will occur due to the cause of cracks in the parent between S and electric field concentration between the upper and lower se lines due to the part of Paris However, there is a leap in that the yield of the integrated circuit is reduced. In addition, 21 of 3j3 ⁇ 4 (A) also indicates photoresist.
  • Fig. 4 (A :)-03) The following multilayer resist method has been used.
  • the multi-layer resist method is intended to prevent the occurrence of paris by increasing the thickness of the resist used for lift-off and making the cross-sectional shape of the resist simultaneous;
  • it is indispensable to etch the lower layer resist from the viewpoint of the formation of a sleeve.
  • the multiple eyebrow resist method has many drawbacks and is complex, resulting in poor controllability and reproducibility, and low intuition.
  • 21 and 23 are photoresists
  • 22 is Nakauhiro
  • 2 is a gate electrode.
  • FIG. 5 (A) to (D) also shows an outline of the manufacturing process, and there is the Mona O (Susa) lift-off method.
  • the ap component of the lower layer resist of the multilayer resist method is also changed by a ui, which has an advantage that the bark is flattened after lift-off.
  • the reactive ion etching is used in the processing of Hakakisa, damage to the surface of the semiconductor substrate is still an issue.
  • a field effect transistor is formed on a GaAs substrate by a phosphor-trip method using silicon nitride as a carbon dioxide. If you also create a star (FET), It was confirmed that the threshold pressure at £ 3 (variation of ⁇ ⁇ 1 became large).
  • the present invention provides a semiconductor device and a method for manufacturing the same, which can solve all of the above problems a) of the various technologies. That is, the semiconductor device g of the present invention has the same chemical or poor thickness on the surface of the semiconductor substrate with the same thickness as or more than the electrodes and the lower electrodes, the S-bars and the lower wires just above the semiconductor substrate. It is configured to be embedded in an opening provided in a two-square ridge formed of the material of another small parent. With this structure, the upper and lower layers of the rubber are formed on the surface of the compound semiconductor substrate from a small amount of material, and a new photoresist pattern is formed on the upper rubber.
  • the photoresist pattern as a mask, reactively etch the rubber film of the hired employee, and use the photoresist pattern and the film of the upper eyebrow as a mask to etch and etch the lower layer of the liquid crystal.
  • the same openings as the photoresist 'pattern are formed in both the upper and lower ⁇ , and then the metal of the electrode and the lower layer is deposited and lifted off.
  • the semiconductor device g obtained according to the present invention has a Embedded state] » and a flat structure can be obtained, and the shoes can be processed more precisely than the highly anisotropic anti-batch ion etching. Since the edge / ching stops at the bottom of the debris, the surface of the semiconductor is debated from damage due to ion bombardment.
  • FIG. 2 is a sectional view of a rubber transfer illustrating the structure of the present invention.
  • FIGS. 2 (A) to 2 (G) are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • Figs. 3 ( ⁇ ) and ( ⁇ ) show 0, which also shows the formation of «3 ⁇ 4 by the conventional rip-thump method.
  • Fig. 4;)-(D) are diagrams explaining the multi-employed registration method.
  • Figure 5 (A) ⁇ (D) are conventional
  • FIG. 6 shows an embodiment of a field-effect transistor fabricated according to the present invention.
  • FIG. 4 is a distribution diagram of threshold pressure in a two-way rubber wafer having the characteristics of ⁇ >.
  • Fig. 7 shows the S-effect transformer by the conventional cipher lift-off method.
  • FIG. 3 is a distribution characteristic diagram of threshold voltage of a transistor (FET).
  • FIG. 1 is a sectional view showing the construction of the present invention.
  • the surface of the semiconductor substrate 1 is polished with two different types of chemicals, i.e., ⁇ 1 22, and ⁇ 2, 12, ⁇ 1 and 22. It is Motomino that embeds Kumagama pole 3 and the 12th calendar line 4.
  • Figure 2 ( ⁇ :) ⁇ (in s this real flags example showing Kazumi ⁇ manufacturing the leading frame method of a semiconductor instrumentation S of the present invention and C, the electric field Ko ⁇ on GaAs Mototeko 1 For example our semiconductor base ⁇ The case of creating a transistor (FET) is also shown.
  • the first port 12 of the lower calendar for example, SiO, (oxidation plan) 12 It is kneaded and formed by plasma GVD method to enjoy the well-known second sled rubber 11 made of the material of the pond, for example, Si-N (silicon iodide i 13 ⁇ 43500 ⁇ ). : (Fig. 2 ( ⁇ )).
  • the photoresist pattern 21 and the above Si—N—l 1 are also used as masks, for example, by gate * etching, for example, etching for 30 seconds in the town of Tongji, and the opening in the 310 Provide 32: (No. D)).
  • an alloy of Au-GeZNiZAu is deposited to a thickness of 4000 ⁇ , and then rib-topped;
  • FIG. 6 shows an example of the distribution of the pressure at the time of ET) implantation.
  • PET PET film transistor
  • FIGS. 5 (A :) to (D) were used.
  • a typical example of the distribution of the threshold voltage of the meeting is exaggerated in Fig. 7.
  • the vertical axis represents the threshold voltage Vth (of the field effect transistor or ET).
  • VoU) is a performance factor K factor (aA / V a ) which means the current excitation capability of a field effect transistor (FET).
  • Fig. 8 and Fig. 7 ⁇ It is clear that the surface of the semiconductor substrate is damaged when anti-S The characteristics of the field effect transistor (FET) are also described by Jin Sai, confirming the evening effect of the present invention.
  • the upper layer and the lower layer each have an etching selectivity with respect to the reactive ion etching of the upper layer and the lower layer of the wet etching. It is essence.
  • the etching of the lower 16 eyebrow basins serves the purpose of the present invention as long as the semiconductor substrate is not damaged.
  • the etching is not limited to the etching and etching shown in the present embodiment. , Etching, etc .; It is of course possible to use them.
  • the combination of the materials of the two-layer film is not limited to the actual flag, but any combination such as Si—N / PIQ or PIQ / Sio »is possible. is there.
  • the thickness of Si O i ⁇ was also reduced to 100 OA in order to etch the report from the bottom of the report.
  • the precision of fine processing was improved, it was obvious that the thickness could be arbitrarily deviated according to the required precision.
  • the structure of the semiconductor concealment becomes a flag with the electrodes and the lower eyebrows buried therein during the continuation of the notification, and a flat structure is obtained.
  • the anisotropic s3 ⁇ 4 ions with high anisotropy and the etching process are used to form a thick film, it is possible to perform high-precision texturing. Since it stops at the lower layer of the ion etching, the surface of the compound semiconductor substrate is protected from the damage caused by the ascent of the surface.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

明 辆 脔
明の名称
半導体 ¾¾&びその製造方法 本発明は半導体装鼠およびその »逸方法に 1«し、 とくに集费回路 お いてリフトオフ法を通用して電極 ·下屬¾錶*高 ^留まりで形成し、 か つ多眉 Κ糠に邋した平坦化奁実現する半導体装霞おょぴその製 ¾方法に 関するものである。
背景技術
化合物半導体基拔上に電界効梟トランジスタ Ε Τ)ゃ集糁回路を製 作する場合において、 基梃表面上への各種 ¾¾や下層 ¾缄の形成はリフ トオフ法を用いることが一般的である。 S i L S Iの製造で汎用されて いるウエッ ト ，エッチング法、 すなわち ¾極金覉ゃ下層 ¾捩金厲も酸性 ないし塲基性の蓽¾でェ チングする方法を化合物半導体基扳に適用す ると、 菜欲が基板と化学反応を起こすという問摩が生じるおめである。 さらに S i超 L S Iと同程度の歡钿加工が要求される点からもゥエツ ト ,ェ チング法は不 ¾当である a 糠細化に対しては、 藥¾の代わりにガ スプラズマで発生したイオンを用いる a いわゆるプラズマ，エッチング 法や、 反 ιε性イオン ·エッチング法が考えられているが、 袪ェ チング 材に対する化合物半導体基拔の 性が低く、 ゥエツ ト *エ チング法 と同じ閼扈がある。 加えて、 プラズマ照射やイオン衝撃によ て化合物 半導体基扳にダメージが印加されるという不可避な藺 aが残る。
明の開示
集糖回路の後钿化に対して亀極、 s線の電気抵抗も小さくするおめに ほ、 ¾極および ¾箨金属の庫さも增加する必要がある。 の場合、 霄極, 配耩の形成にリフトオフ法も; a用すると、 たとえば第 3 ¾ Α) , (Β )に 示すようにバリ 3 0がゲート S極 2に発生する。 このようなパリ^残し て多雇配線を行うと、 パリの郁分で S間铯緣親に割れが生じたり、 上下 se線間に電界集中が生じたりすることが康因で短絡現象が発生し、 集穑 回路の歩留まりが低下するという閏駡がある。 なお第 3 j¾(A)の 2 1は フォ トレジストも示す。
上述のパリもなくすために、 たとえば第 4図（A：)〜 03 )に ¾邋ェ捏概 示す多層レジスト法が弒みられている。 の多層レジスト法ほ、 リ フトオフに用いるレジストを厚くし、 同時 レジスト断面形状を逭合形 にすることでパリの発生を防ぐ;：とを狙ったものである。 しかしながら、 の多層レジスト法では撇袖化の点からも最下層 レジスト奁反^性ィ オン♦エ チングすることがー投的であり、 半導体表面のダメージが » 念される。 加えて、 多眉レジスト法はェ箨が多くかつ複維なため、 制御 性、 再現性が ¾く歩资まり、 生慮性が低いという欠点がある。 なお第 4 図で 2 1 , 2 3はフォトレジスト.、 2 2は中閭廣、 2はゲート電極も示 す
上述しお問 を解决する方法として、 おとえば第 5図（A )〜（D )に製 逸工程の概要も示しお艳檬澳（スぺーサ）リフトオフ法がある。 多層レジ スト法の下層レジストの ap分も铯緣 ®u iで aき替えたもので、 リフ ト オフ後 形吠が平坦化されるという利点を持っている。 しかしながら、 箱椽狭の加工には^応性イオン ·エ チングを邋用するため、 やはり半 導体基坂表面のダメージが問 ¾となる。 たとえば辑緣澳として窒化珐素 厲も用いたスぺ一サ * リプ トォプ法で G aA s基 «上に電界効果トランジ スタ（F E T )も作成すると、 ？£3でのしきぃ镶¾圧（\^1 のばらっきが 大きくなることが確 ¾された。
本発明は， 以上^ぺぉ各種技術の問 a点もすぺて解決する半導体装 » およびその製造方法を提供するものである。 すなわち本発明の半導体装 gは、 半導体基板直上に電極およぴ下眉 £橡^、 れら S棒および下屙 配線と同じかまたはそれ以上の厚みで半導体基坂表面に互いに化学的性 貧の鹨なるニ氇親の艳緣材料で形成した二 sの 鎵蹊に設けた開口茚に 埋め込んだ構成としている。 かかる構成は、 化合物半導体基板表面に二 毽額の铯鎵材料 より、 上、 下二雇の铯橡胰も形成し、 上 橡臟上に 新定のフォ トレジスト ·パターン杏形威して、 このフォトレジスト バ ターンをマスクとして上雇の铯橡膜を反応性イオン ·エッチングし、 いでフ矛トレジスト ·パタ ンと上眉の铯緣膜もマスクとして下層の絶 椽驟をゥエツ ト ，エッチングすることにより上、 下 βの両艳鎵鹛にプォ トレジスト 'パターンと同一の開口部を形成した後 ¾極および下層艇錄 の金羼を蒸着し、 リフトオフする工程により得られる。
本発明により得られた半導体装 gは、 二眉艳椽膜中に筲棰、 下履 K輳 が埋め込まれた状 ]»となり、 平坦な構遣が得られるととも 、 上履 ½縿 瀵を異方性の高い反 倥イオン ·エッチング より ¾精¾に後钿加工し. かつ ¾応性イオン♦ェ¾ /チングは下屑 辑臓の郁分で停止するので半導 体 ¾扳表面はイオン衝擎によるダメージから保議される。
i¾面の簡単な説明
第〖図は本発明の 成を锐明する橡遣断面図である。
第 2図（A)—（G )は本発明の半導体装置の一実施例の製逸方法を示す 図である。
第 3図（Α) , (Β )は従来 リプ ト才プ法 よる «¾形成も锐明する 0 である。
第 4図 ；)〜（D )は徙来の多雇レジスト法も説明する図である。
第 5図（A)~(D )は従来の |fe難虞（スぺ サ）リフトオフ法を銳明する 図である β
第 6図は本発明による実施例で作成しお電界効果トランジスタ
Τ〉の特性の二眉艳橡親ウェハにおけるしきい靝 圧の分布図である。 第 7図は従来の櫞緣瘋（スぺ一サ）リフトオフ法による S 効果トラン ジスタ（F E T)のしきい像 ¾圧の分布特性図である。
発明^実施するための聂良の形饞
以下 本発明の笑施例も図面を参照して詳細 锐明する。
第 1図に本発明の裤成奁锐明する構遣断面図を示す。 半導体基梃 1の 表面に二種の化学的性 ¾の異なる維緣澳 1 1.1 2を稜磨し、 この二届 耱梂澳 1 ί , 1 2 形成した開口節内にゲート ¾極 2、 ォーミ ク竃極 3および下暦 12線 4を埋め込む とが本箕である。
第 2図（Α：)〜（C に本発明の半導体装 Sの一実旛例の製遣方法を示す s 本実旗例では、 半導体基扳おとえば GaAs基梃 1上に電界効枭トラン ジスタ（FET)を作成する場合も^示する。
まず、 導電雇 5を形成した GaAs基坂 1の表面に通常の GVD法によ り下暦の第 1の港緣蹊 1 2、 たとえば SiO, (酸化珐案)廣 1 2を 100(3人 の厚さに形成し、 練いてプラズマ GVD法により池の ¾掾材料からなる 上届の第 2の橇橡臏 1 1、 たとえば Si— N (望化珪 蹺 i 1¾3500Λ の享さに形成する。 ： （第 2図（Α))。
この二肩 IS緣胰 1 1 , 12の上に新定のクオ トレジスト ·パターン を形成する。 ： （第 2図（B))。
のプオトレジスト *パターン 2 i¾マスクとして、 たとえば CF* ガス ' プラズマを用いた反応性イオン *ェ チング（ガス圧： 5X10 Torr、 バウ一： 100W、 時間； 2分）で上眉の Si - N繞 1 1をエ チングし、 フォ トレジスト ·パターン 21と同じ開 !□部 31を ける。 このとき、 下雇の SlO^^l 2のエッチング速 ¾は上屑の Si— N膜 11 の 1ノ 5であり、 反 性イオン ·エ チングほ実質上、 下屬の Si 0,虞 i 2のところで停止する。 ； （第 2IS(C)：)。
次いで、 このプオトレジスト ·パターン 21と上腼の Si— N¾l 1 もマスクとして、 たとえばゥェ yト *エッチング、 判えば竊街弗 »狭で 30秒エッチングし下雇の 310«臟1 2に開口部 32を設ける ： (第 D))。
上纪工程の直後に、 たとえば Au— GeZNiZAuの合金を 4000 Λ の膜厚に蒸着しリブトォプする；：とによりォーミ ツク t¾3も形成す ： (第 2図（E)：)。
次いで、 450。Cめ熱処理の後、 プラズマ C VD法により 3000人 の厚さに上眉の Si— NH iと同じ材料の艳蟓隳の Si - NT厲 13¾形 成する。 ： （第 2図（F))e
鍰後に、 上 SBェ蘀と全く同棣のェ稳 より、 二層の艳緣虞、 すなわち 下層の SiOi膜 1 2および上層も形成する Si— NSU i , 13に 成し た開口邳に、 たとえば Ti/Au合金^ 7000 Α®厚さに蒸着し、 リフ トオフすることによりゲート鬼極 2および下層 |≥線 4も形成する。 (第 2図（G))。
本実施例により二雇艳掾膜ウェハに作成した電界効杲トランジスタ
E T)のしきぃ植竄圧の分布を第 6図に例示する。 比較のため下層の艳 铼膜の無い状態で、 第 5図（A：)〜（D)に示した従来の铯掾臟 (スぺ サ） リフト才プ法により作成した楚界効果トランジスタ（PET〕の場会のし きい値電圧の分布の典型的な例を第 7図に忝す。 第 6図,第 7図におい て楫軸は電界効果トランジスタお? E T)のしきい値電圧 Vth(VoU)、 鞣軸は電界効果トランジスタ（F E T)の電流躯励能力を意味する性能攒 数 Kファクタ（aA/Va)である。 第 8図および第 7図^ 校してみると、' 明らかに反 S性イオン ·ェ-ノチングも行うと半導体基板表面にダメージ を与え、 «界効果トランジスタ（F E T )の特性に患彩謇ももおらしてお り、 本発明の宵効性が確璲される。
本発明は、 上層の 緑蹊の反応性イオン ·ェ チングと下層の铯緣胰 のウェジ ト ·エ チングに対し、 上層、 下層の铯縿 ¾がそれぞれエッチ ングの逢択性を搀っことが本質である。 また下眉の 16緣驟のエッチング は、 半導体基板にダメージを与えなければ本発明の目的を逢するもので あり、 本実施例に示したゥェ ト ，エッチングに限定されるものでなく、 プラズマ，ェ チングなどの方法を；！用することも勿掄可锥である。 こ の意味で二屑铯緣膜の材料の組み合わせは何ら実旗剁に限定されるもの ではなく、 たとえば S i— N/ P I Qや P I Q / S i O »など任意の組み 会わせが可锥である。
また、 本実施判でほ下届の糇緣瘐をゥェ'ノ ト ♦エ チングするにあた り S i O i胰の厚さも 1 0 0 O Aと薄くし、 サイド，ェ《ノチンダを小きく して敏細加工の精度の向上を図ったが、 必要とする精度に応じて麋厚を 任意に逸びうもことは首うまでもない。
発明の効一某 ^上述べたとおり、 本発明によれば、 半導体装匿の構造はあたか ί>二 届の絶铼瀵中に電極、 下眉 ¾線が埋め込まれた伏旗となり、 かづ平坦な 構造が得られる。 加えて、 異方性の高い s¾性イオン，エ チングによつ て厚い上屬の艳縁膜^加工しているため、'高精度な教細加工が可餱であ り、 かっこの ^応性イオン ·エッチングほ下層の艳縁澳の郎分で停止す るため、 化合物半導体基檨表面ほィォン衝攀によるダメージから保諷さ れる。 さらに、 下届の! &橡腱もゥェ ト *エ チングする；：とは、 エ チング後の滑浄な表面に電極および下眉配線の金薦材料を蒸着するとい う劫杲奁宵する。

Claims

靖举の韓囲
(1) 半導体 ¾坂直上に電極および下 «ΪΒ線が、 該半導体 表面に互 いに化学的性 ¾の具なる二穠繚の铯緣材科により ¾¾極およぴ珐下雇 §5 橡と同等以上の厚さに形成した二層¾緣囊に設けた開ロ郞に埋め込まれ てなる半導体装置。
(2) ftflE二属槔縁虞の下展 緣餽が酸化珐索、 上屬撬緣旗が g化珪索 で樽成されてなる蹐求の ISS第〖項記載の半導体装 *β
(3) 前 SB二屑 fS棒腹の下屬艳»親が »化珐索、 上 «艳椽厲がポリイミ ド榭賸で構成されてなる猜求のお囲第 I項記載の半導体装霞。
C4) 莳 IE二磨艳緑膜の下眉艳椽壤を構成する酸化珐素が 2 0 0 0人以 下の厚さとしてなる講求の IS囲第 2項または讃求の範囲第 3項^敏の半 導体装置。
C5) 化合物半導体基板表面に二種親の铯縁材料でそれぞれ構成する下 層の第 iの铯縁縢およぴ上屑の第 2の 緣澳からなる二層艉を形成し、 該第 2の艳緣賸上に所定 プォ トレジスト ·パターン ¾形成し、 ¾フォ トレジスト ·パターンもマスクとして該第 2の艳蟓臟を反応性イオン * エ チングし、 次いで ¾プォトレジスト ·バターンと該笫 2の HHt展を マスクとして铵第 1の維緣胰^ウェジ ト *エ チングする；：とにより該 フォ トレジスト ·パターンと同一の開口部を該第 1および第 2の艳緣厲 からなる二屬餍に形成し、 しかる後電極および下雇^線を形成する金厲 蒸着し、 リフトオフする各工程からなる半導体装置の製遣方法。
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